JP3566938B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、埋め込み酸化膜上のシリコン層（ＳＯＩ：シリコンＳｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ以下、ＳＯＩと示す）基板を用いた半導体装置の製造方法に関し、表面シリコン層膜厚の異なる素子を同一基板上に形成する際の素子分離方法及び素子活性領域への不純物導入方法に関するものである。
【０００２】
【従来の技術】
ＳＯＩ基板を用いた半導体装置において、表面シリコン層膜厚の異なる素子を同一基板上に形成する製造方法が、例えば特開平１１−７４５３１に示されている。
【０００３】
以下、図１４及び図１５を用いて、埋め込み酸化膜上の表面シリコン層の膜厚の異なる素子を同一基板上に形成する半導体装置における素子分離形成方法について説明する。
【０００４】
表面シリコン層１００、埋め込み酸化膜１０１、支持シリコン基板１０２より構成されるＳＯＩ基板に酸化膜１０３を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜１０４を１００ｎｍ形成し、フォトリソグラフィー技術およびドライエッチング技術により表面シリコン層の薄い素子領域Ｂの窒化膜１０４を除去する。表面シリコン層１００の初期膜厚は１１５ｎｍである（図１４（１）参照）。
【０００５】
次に、熱酸化を１３５ｎｍ行い、選択的に表面シリコン層１００の薄い素子領域Ｂに酸化膜１０５を形成する（図１４（２）参照）。
【０００６】
次に、熱リン酸と５％ＨＦ液により窒化膜１０４、酸化膜１０３、１０５を除去する。従って、素子活性領域Ａの表面シリコン層１００の膜厚は１１０ｎｍ、素子活性領域Ｂの表面シリコン層１００の膜厚は６０ｎｍになる（図１４（３）参照）。
【０００７】
その後、熱酸化法により酸化膜１０６を１０ｎｍ形成しＬＰＣＶＤ法により窒化膜１０７を１００ｎｍ形成し、フォトリソグラフィー技術及びドライエッチング技術により素子分離領域Ａ−ｃ、Ｂ−ｃの窒化膜１０７を除去する（図１４（４）参照）。
【０００８】
続いて、熱酸化を２６０ｎｍ行い、素子分離としての酸化膜１０８を形成する（図１４（５）参照）。
【０００９】
次に、熱リン酸により窒化膜１０７を除去した後、ＮＭＯＳ活性領域Ａ−ａ、Ｂ−ａにフォトリソグラフィー技術及びイオン注入技術によりＮ型不純物を導入し、熱処理（処理温度９５０度、処理時間３０分）を行うことにより不純物を活性化する。ここにおいて、必要に応じて、表面シリコン層の厚い素子と表面シリコン層の薄い素子でフォトリソグラフィー工程およびイオン注入工程を各々行いイオン注入の深さや不純物濃度を変えても構わない（図１５（１）参照）。
【００１０】
最後に、周知の半導体製造プロセス技術を用いて各々の厚さを有する表面シリコン層に素子を形成する。
【００１１】
ここでは、表面シリコン層の厚い素子は完全空乏型素子として、表面シリコン層の薄い素子を部分空乏型素子として動作する（図１５（２）参照）。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した製造方法によると、埋め込み酸化膜上に厚いシリコン層及び薄いシリコン層を形成した後に、窒化膜をマスク材として選択酸化を行い素子分離絶縁膜を形成しているので、各々のシリコン層に形成される素子分離絶縁膜は同時に形成されるため、表面シリコン層の薄い素子の分離領域が過剰に酸化されてしまう。
【００１３】
例えば、表面シリコン層の厚い素子及び表面シリコン層の薄い素子の表面シリコン層の膜厚が各１００ｎｍ、５０ｎｍの場合、表面シリコン層の薄い素子の素子分離に必要な酸化量は１５０ｎｍであるが２６０ｎｍの酸化を行うこととなる。そのことにより、シリコン層の反り（薄いシリコン層の方は先にシリコン層がなくなるため過剰な酸化を行った場合には縦方向へは酸化膜は形成されないが、横方向の酸化が増えるため、反りが生じる）が大きくなり、結晶欠陥が増加し、素子の製造歩留まりが悪くなるとともにｐ−ｎ接合リーク電流が増加による素子のオフ電流が増加してしまうという問題が生じてしまう。
【００１４】
また、バーズビークが大きくなることにより、分離面積の増大化につながり、素子の微細化が困難であるという問題が生じてしまう。
【００１５】
さらに、素子分離絶縁膜をゲート酸化膜とした寄生トランジスタが形成されやすくなり、素子内で異電位がかかった場合にそこに電流が流れてしまい、スタンバイ電流の増加の原因となってしまう。
【００１６】
この対策としては、薄いシリコン層に形成される素子間を分離する絶縁膜の膜厚を素子分離に最適な値とすることも考えられるが、厚いシリコン層に形成する素子間の分離が不可能である。
【００１７】
さらに、チャネル領域に導入される不純物が、バーズビークに吸い込まれてしまい、素子のチャネル領域端部付近においては不純物濃度が低下してしまうため、バーズビークによる寄生トランジスタが形成されやすくなり、所望の素子特性を示さずに閾値特性にハンプ現象が生じてしまい、結果として素子のオフ電流が大きくなり、スタンバイ電流を増加してしまうという問題が生じてしまう。
【００１８】
この対策としては、特開平６−２０４３３４に示されるように、素子分離形成時の窒化膜をマスク材とし、不純物の注入をチャネル領域端部に選択的に行い、不純物の低下を補償するという技術があるが、工程数増加によるコスト高および製造歩留まりの低下という問題が生じてしまう。
【００１９】
そこで、本発明は、ＳＯＩ基板上に表面シリコン層膜厚の異なる素子を形成する半導体装置の製造方法において、製造工程数を増加することなく、さらに良好な素子分離の形成を実現することによりスタンバイ電流を低減することを可能とする半導体装置の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決する為に、本発明は、埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を形成する工程と、前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、前記第１の窒化膜及び前記第２の酸化膜を除去する工程と、前記基板上に第３の酸化膜を形成し、素子形成領域に第２の窒化膜を形成する工程と、前記第２の窒化膜をマスク材として選択熱酸化により厚い表面シリコン層及び薄い表面シリコン層に形成される素子を分離する絶縁膜を同時に形成する工程と、前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２１】
また、埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を堆積する工程と、前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、前記第２の酸化膜を除去した後、さらに露出したシリコン層を選択的に酸化し第３の酸化膜を形成する工程と、前記基板上に第２の窒化膜を堆積する工程と、前記第２の窒化膜をパターニングした後、厚い表面シリコン層と薄い表面シリコン層に形成する素子を分離する絶縁膜を同時に形成する工程と、前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２２】
また、埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、ＳＯＩ基板を構成する埋め込み酸化膜上のシリコン層を、厚いシリコン層と薄いシリコン層とにパターニングすると同時に厚い表面シリコン層における素子を分離する領域を前記薄い表面シリコン層と同程度の膜厚となるようにパターニングする工程と、前記基板上に第１の酸化膜を形成した後に、素子形成領域に窒化膜を堆積する工程と、前記窒化膜をマスク材として選択熱酸化により厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、前記窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２３】
また、埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、ＳＯＩ基板を構成する埋め込み酸化膜上のシリコン層を、厚い表面シリコン層と薄い表面シリコン層とにパターニングすると同時に厚い表面シリコン層における素子を分離する領域を薄い表面シリコン層と同程度の膜厚となるようにパターニングする工程と、前記厚い表面シリコン層における素子形成領域に第１の酸化膜及び第１の窒化膜を形成する工程と、さらに露出しているシリコン層を酸化する工程と、前記基板上に第２の窒化膜を形成する工程と、素子形成領域上以外の窒化膜を除去する工程と、前記第１の窒化膜又は前記第２の窒化膜をマスク材として選択熱酸化により厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、前記第１の窒化膜及び前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２４】
また、埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を形成する工程と、前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、前記第２の酸化膜を除去した後、選択的に不純物を導入する工程と、さらに露出したシリコン層を選択的に酸化し第３の酸化膜を形成する工程と、前記基板上全面に第２の窒化膜を堆積する工程と、前記第２の窒化膜をパターニングした後、厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、前記第２の窒化膜を除去し、表面シリコン層に不純物を注入する工程と、を含むことを特徴とする半導体装置の製造方法である。
【００２５】
上述した方法によると、表面シリコン層の厚い素子と表面シリコン層の薄い素子に形成する素子分離形成前の表面シリコン層の膜厚がほぼ同じであるため、素子分離形成の際の酸化量は各々の表面シリコン層に対して最適な量とすることが可能となる。
【００２６】
そのため、シリコン層の反りによる結晶欠陥が発生しないので、素子の製造歩留まりが向上し、さらにｐ−ｎ接合リーク電流が減少し、スタンバイ電流の低減が可能となる。
【００２７】
また、バーズビークが減少するので、素子の分離面積が減少し、素子の微細化が可能となるとともにバーズビークによる寄生トランジスタが形成されにくくなり、スタンバイ電流の低減が可能となる。
【００２８】
さらに、必要以上の膜厚が形成されることによる、素子分離絶縁膜をゲート酸化膜とした寄生トランジスタが形成されにくくなり、スタンバイ電流の低減が可能となる。
【００２９】
また、厚い表面シリコン層における素子を分離する領域と薄い表面シリコン層領域を同一の窒化膜により規定しているため、自己整合的に行うことができ、さらには分離面積を増大することがない。
【００３０】
また、前記第２の窒化膜をパターニングする際において、厚い表面シリコン層における素子形成領域を規定している前記第１の窒化膜にフォトレジストパターンを残すことを特徴とした半導体装置の製造方法である。
【００３１】
この方法によると、第１の窒化膜の膜減り、パターニング時におけるエッチングの終点検出の誤動作を防止することが可能となる。
【００３２】
また、前記フォトレジストパターンは厚い表面シリコン層における素子領域を規定している前記第１の窒化膜よりも内側に形成されることを特徴とする半導体装置の製造方法である。
【００３３】
この方法によると、第１の窒化膜の膜減りがパターン周辺部のみに限定され第２の窒化膜のエッチング終了時における第１の窒化膜の露出を最小限に抑えることが可能となり、より終点検出の精度の向上が可能となる。
【００３４】
また、前記第１の窒化膜をマスク材として薄い表面シリコン層の素子形成領域に不純物を導入すると同時に厚い表面シリコン層における素子を分離する領域及び素子形成領域端部にも不純物を導入することを特徴とする半導体装置の製造方法である。
【００３５】
この方法によると、表面シリコン層の薄い素子のチャネル領域への不純物注入と表面シリコン層の厚い素子のチャネル領域の端部への不純物注入を同時に行うことができるので、フォトリソグラフィー工程及び不純物注入工程を増加することなく表面シリコン層の厚い素子領域の端部にい選択的に不純物を導入することができるので、狭チャネル効果により閾値電圧の低下を抑えることが可能となる。
【００３６】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００３７】
尚、図面はこの発明が理解できる程度に、各構成成分の寸法、形状および配設位置を概略的に示しているにすぎない。又、以下の説明では、特定の材料および特性の数値的条件を挙げて説明するが、これら材料および条件は単なる好適例にすぎず、従ってこれらに何ら限定されるものではない。
（実施形態１）
図１は本発明の製造方法を経時的に示す摸式断面図である。表面シリコン層１、埋め込み酸化膜２、支持シリコン基板３から構成されるＳＯＩ基板に、熱酸化法により酸化膜４を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜５は１００ｎｍ形成し、フォトリソグラフィー技術およびドライエッチング技術を用い表面シリコン層１の薄い素子領域Ｂおよび表面シリコン層の厚い素子間分離領域Ａ−ｃの窒化膜５を除去する。表面シリコン層１の初期膜厚は１１５ｎｍである（図１（１）参照）。
【００３８】
続いて、熱酸化を１３５ｎｍ行い、選択的に表面シリコン層１の薄い素子領域Ｂ及び表面シリコン層１の厚い素子間分離領域Ａ−ｃに酸化膜６を形成する（図１（２）参照）。
【００３９】
その後、熱リン酸と５％ＨＦ液により窒化膜５、酸化膜４，６を除去する。よって、素子形成領域Ａ−ａ、Ａ−ｂの表面シリコン層１の膜厚は１１０ｎｍ、表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃの表面シリコン層１の膜厚は６０ｎｍになる（図１（３）参照）。
【００４０】
次に、熱酸化法により酸化膜７を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜８を１００ｎｍ形成し、フォトリソグラフィー技術およびドライエッチング技術により素子間分離領域Ａ−ｃ、Ｂ−ｃの窒化膜８を除去する（第１図（４）参照）。
【００４１】
続いて、熱酸化法を１５０ｎｍ行い、素子分離の酸化膜９を形成する。従来法の２６０ｎｍに比べ酸化量は大きく減り、表面シリコン層１の薄い素子のオーバーロコス量は１３５ｎｍから２５ｎｍへと減少する（図２（１）参照）。
【００４２】
熱リン酸により窒化膜を８を除去した後、素子形成領域Ａ−ａ、Ｂ−ａにフォトリソグラフィー技術及びイオン注入法によりＰ型不純物を導入し、続いて素子形成領域Ａ−ｂ、Ｂ−ｂにフォトリソグラフィー技術およびイオン注入法によりＮ型不純物を導入し、処理温度が９５０℃、処理時間３０分の熱処理を行い不純物を活性化させる。ここにおいて、表面シリコン層の厚い素子と薄い素子でフォトリソグラフィー、イオン注入を別工程とし注入深さ、不純物濃度を必要に応じて変えても構わない（図２（２）参照）。
【００４３】
この後、周知のＳＯＩ素子のプロセス工程により表面シリコン層１の厚い素子と薄い素子を形成する。この段階では表面シリコン層の厚さは部分空乏素子が１００ｎｍ、完全空乏素子が５０ｎｍである（図２（３）参照）。
【００４４】
なお、上述においては素子の表面シリコン層の膜厚は２水準であるが、それ以上に対しても第１図の（１）から（３）を繰り返し行うことにより対応することが可能となる。
（実施形態２）
図３は本発明の別の実施形態である製造工程を経時的に示す概略断面図である。表面シリコン層２０、埋め込み酸化膜２１、支持シリコン基板２２から構成されるＳＯＩ基板に、熱酸化法により酸化膜２３を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜２４は１００ｎｍ形成し、フォトリソグラフィー技術およびドライエッチング技術により表面シリコン層の薄い素子領域Ｂおよび素子間分離領域Ａ−ｃの窒化膜２４を除去する。表面シリコン層２０の初期膜厚は１１５ｎｍである（図３（１）参照）。
【００４５】
次に、熱酸化を１３５ｎｍ行い、選択的に表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃに酸化膜２５を形成する（図３（２）参照）。
【００４６】
次に、５％ＨＦ液により酸化膜２５を除去する。よって、素子形成領域Ａ−ａ、Ａ−ｂの表面シリコン層２０の膜厚は１１０ｎｍ、表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃの表面シリコン層の膜厚は６０ｎｍとなる（図３（３）参照）。
【００４７】
その後、熱酸化法により酸化膜２６を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜２７を１００ｎｍ形成し、フォトリソグラフィー技術を用いて素子形成領域Ａ−ａ、Ａ−ｂ、Ｂ−ａ、Ｂ−ｂにフォトレジストパターン２８を形成する。その際、素子形成領域Ａ−ａ、Ａ−ｂには図３（１）で形成したパターンの内側にフォトレジストパターン２８を形成する。従って、分離パターンエッジは図３（１）で形成したパターンにより決定される（図３（４）参照）。
【００４８】
素子形成領域Ａ−ａ、Ａ−ｂにはフォトパターンはなくても構わない。図５（１）にフォトパターンがない場合のフォト後の概略断面図を、図５（２）にはにエッチング後の概略断面図が示されている。
【００４９】
次に、ドライエッチング法により素子間分離領域Ａ−ｃ、Ｂ−ｃの窒化膜２７を除去する（図４（１）参照）。
【００５０】
続いて、フォトレジスト２８を除去した後、熱酸化を１５０ｎｍ程度行い、素子分離の酸化膜２９を形成する。従来法の２６０ｎｍに比べ酸化量は大きく減り、表面シリコン層２０の薄い素子のオーバーロコス量は従来法の１３５ｎｍから２５ｎｍへと減少している（図４（２）参照）。
【００５１】
次に、熱リン酸により窒化膜２４、２７を除去した後、素子形成領域Ａ−ａ、Ｂ−ａにフォトリソグラフィー技術及びイオン注入法によりＮ型不純物を導入し、続いて素子形成領域Ａ−ｂ、Ｂ−ｂにフォトリソグラフィー技術及びイオン注入法によりＮ型不純物を導入し、９５０℃の温度で時間３０分の熱処理を行い不純物を活性化させる。必要に応じては表面シリコン層２０の厚い素子と表面シリコン層２０の薄い素子でフォトリソグラフィー技術およびイオン注入を別々で行うことによりイオン注入の深さや不純物濃度を変えても構わない（図４（３）参照）。この後、通常のＳＯＩ素子のプロセス工程により表面シリコン層２０の厚い素子と薄い素子を形成する。ここでは、部分空乏素子の表面シリコン層２０の厚さは１００ｎｍで、完全空乏素子の表面シリコン層２０の厚さは５０ｎｍである（図４（４）参照）。
【００５２】
本実施形態では素子の表面シリコン層の膜厚は２水準としているが、それ以上の水準としても図３（１）から（３）を繰り返し行うことにより対応することができる。
（実施形態３）
図６は本発明の別の実施形態である製造工程の概略断面図である。１１０ｎｍの膜厚を有する表面シリコン層３０、埋め込み酸化膜３１、支持シリコン基板３２から構成されるＳＯＩ基板において、フォトリソグラフィー技術及びドライエッチング技術により表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃの表面シリコン層３０の膜厚を６０ｎｍとなるように薄膜化する。ここにおいて、エッチング法はドライエッチングに限らずウエットエッチング法を用いても構わない（図６（１）参照）。
【００５３】
その後、熱酸化法により酸化膜３３を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜３４は１００ｎｍ形成し、フォトリソグラフィー技術およびドライエッチング技術により素子間分離領域Ａ−ｃ及びＢ−ｃの窒化膜３４を除去する（図６（２）参照）。
【００５４】
次に、熱酸化を１５０ｎｍ行い、素子分離の酸化膜３５を形成する。ここにおいては、従来法の酸化量の２６０ｎｍに比べて大きく減り、表面シリコン層３０の薄い素子のオーバーロコス量は従来法の１３５ｎｍから２５ｎｍへと減少している（図６（３）参照）。
【００５５】
次に、熱リン酸により窒化膜３４を除去した後、素子形成領域Ａ−ａ、Ｂ−ａにフォトリソグラフィー法及びイオン注入法によりＮ型不純物濃度を導入し、９５０℃の温度で時間３０分の熱処理を行い不純物の活性化を行う。ここにおいて、必要に応じては表面シリコン層３０の厚い素子と薄い素子とでフォトリソグラフィー工程及びイオン注入工程を各々行いイオン注入の深さや不純物濃度を変えるようにしても構わない（図６（４）参照）。
【００５６】
この後、通常のＳＯＩ素子のプロセス工程により表面シリコン層３０の厚い素子と薄い素子を形成する。ここにおける表面シリコン層３０の厚さは部分型空乏素子では１００ｎｍ、完全空乏型素子では５０ｎｍである。
【００５７】
本実施形態では素子の表面シリコン層の膜厚は２水準としているが、それ以上の水準としても図６（１）を繰り返し行うことにより対応することができる。
（実施形態４）
図７は本発明の別の実施形態である製造工程の概略断面図である。１１５ｎｍの膜厚を有する表面シリコン層４０、埋め込み酸化膜４１、支持シリコン基板４２から構成されるＳＯＩ基板において、熱酸化法により酸化膜４３を１０ｎｍ形成し、さらにＬＰＣＶＤ法により窒化膜４４を１００ｎｍ堆積する。その後、フォトリソグラフィー技術及びドライエッチング技術により表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃの窒化膜４４と酸化膜４３を除去するとともに表面シリコン層４０を６０ｎｍへと薄膜化する。ここにおいて、エッチング法はドライエッチング技術に限らずウェットエッチング技術を用いても構わない（図７（１）参照）。
【００５８】
その後、熱酸化法により酸化膜４５を１０ｎｍ堆積し、ＬＰＣＶＤ法により窒化膜４６を１００ｎｍ堆積し、フォトリソグラフィー技術により素子形成領域Ｂ−ａ、Ｂ−ｂにフォトレジストパターン４７を形成する。その際には、素子形成領域Ａ−ａ、Ａ−ｂにおけるフォトレジストパターン４７は窒化膜４４の内側に形成する。これは窒化膜４６をエッチングする際には窒化膜４４もエッチングされることを防止するためである。このことより分離パターンエッジは図７（１）で形成したパターンにより決定される（図７（２）参照）。
【００５９】
なお、素子形成領域Ａ−ａ、Ａ−ｂにはフォトレジストパターン４７はなくても構わない。この場合の工程断面図を図９図（（１）フォト後、（２）エッチング処理後）に示している。
【００６０】
次に、ドライエッチング法により素子間分離領域Ａ−ｃ、Ｂ−ｃの窒化膜４６を除去する（図７（３）参照）。
【００６１】
さらに、フォトレジストパターン４７を除去した後、熱酸化を１５０ｎｍ行い、素子分離としての酸化膜４８を形成する。ここにおいては、従来法の酸化量の２６０ｎｍに比べ大きく減り、表面シリコン層４０の薄い素子のオーバーロコス量は従来法の１３５ｎｍから２５ｎｍへと減少している（図８（１）参照）。
【００６２】
次に、熱リン酸により窒化膜４４、４６を除去した後、素子形成領域Ａ−ａ、Ｂ−ａにフォトリソグラフィー技術およびイオン注入技術によりＰ型不純物を導入し、続いて素子形成領域Ａ−ｂ、Ｂ−ｂにフォトリソグラフィー技術およびイオン注入技術によりＮ型不純物を導入し、９５０℃、３０分の熱処理を行い不純物の活性化処理を施す。ここにおいて、必要に応じて表面シリコン層４０の厚い素子と薄い素子でのフォトリソグラフィー工程、イオン注入工程をそれぞれ行いイオン注入の深さや不純物濃度を変えても構わない。
【００６３】
この後、通常のＳＯＩ素子のプロセス工程により表面シリコン層４０の厚い素子と薄い素子を形成する。ここにおける表面シリコン層３０の厚さは部分空乏型素子では１００ｎｍ、完全空乏型素子では５０ｎｍである。
【００６４】
本実施形態では素子の表面シリコン層の膜厚は２水準としているが、それ以上の水準としても図７（１）を繰り返し行うことにより対応することができる。
（実施形態５）
図１０は本発明の別の実施形態である製造工程の概略断面図である。１１５ｎｍの膜厚を有する表面シリコン層５０、埋め込み酸化膜５１、支持シリコン基板５２から構成されるＳＯＩ基板において、熱酸化法により酸化膜５３を１０ｎｍ形成し、さらにＬＰＣＶＤ法により窒化膜５４を１００ｎｍ形成する。。その後、フォトリソグラフィー技術及びドライエッチング技術により表面シリコン層の薄い素子領域Ｂ及び素子間分離領域Ａ−ｃの窒化膜５４を除去する。
【００６５】
次に、熱酸化を１３５ｎｍ行い、選択的に素子間分離領域Ａ―ｃ及び表面シリコン層の厚い素子領域Ｂの表面シリコン層５０が酸化されて酸化膜５５が形成される（図１０（２）参照）。
【００６６】
次に、５％ＨＦ液により酸化膜５５を除去する。よって、素子形成領域Ａ−ａ、Ａ−ｂの表面シリコン層５０の膜厚は１１０ｎｍ、表面シリコン層の薄い素子領域Ｂ、素子間分離領域Ａ−ｃの表面シリコン層の膜厚は６０ｎｍとなる（図１０（３）参照）。
【００６７】
次に、フォトリソグラフィー技術により素子形成領域Ａ−ａ、Ｂ−ａを開口し、イオン注入を行う。ここにおいて、イオン注入は斜め注入法を用いるのがよい。これにより、表面シリコン層５０の薄いＮＭＯＳ素子のチャネル領域の不純物濃度が決定され、同時に表面シリコン層の厚いＮＭＯＳ素子にはチャネル領域エッジ部のみ選択的に不純物が導入される（図１０（４）参照）。
【００６８】
次に、フォトレジストパターン６０を除去した後、フォトリソグラフィー技術を用いて素子形成領域Ａ−ｂ、Ｂ−ｂを開口し、イオン注入を行う。ここでも、イオン注入は斜め注入法を用いる方がよい。これにより、表面シリコン層５０の薄いＰＭＯＳ素子のチャネル領域の不純物濃度が決定され、同時に表面シリコン層５０の厚いＰＭＯＳ素子にはチャネル領域エッジ部のみ選択的に不純物が導入される（図１１（１）参照）。
【００６９】
次に、フォトレジストパターン５６を除去した後、熱酸化法により酸化膜５７を１０ｎｍ形成し、ＬＰＣＶＤ法により窒化膜５８を１００ｎｍ形成し、フォトリソグラフィー技術により素子形成領域Ａ−ａ、Ａ−ｂ、Ｂ−ａ、Ｂ−ｂにフォトレジストパターン５９を形成する。その際、素子形成領域Ａ−ａ、Ａ−ｂにおけるフォトレジストパターン５９は窒化膜５４のパターンの内側に形成することにより、分離パターンエッジは図１０（１）で形成されたパターンにより決定されることとなる（図１１（２）参照）。
【００７０】
なお、表面シリコン層５０の厚い素子の素子形成領域Ａ−ａ、Ａ−ｂにはフォトレジストパターン５９はなくても構わない。この場合の工程断面図を図１３図（（１）フォト後、（２）エッチング処理後）に示している。
【００７１】
続いて、ドライエッチング技術により素子間分離領域Ａ―ｃ、Ｂ−ｃの窒化膜５８を除去する（図１１（３）参照）。
【００７２】
次に、フォトレジスト５９を除去した後、熱酸化法を１５０ｎｍ行い素子分離としての酸化膜５９を形成する。ここにおいては、従来法の酸化量の２６０ｎｍに比べ大きく減り、表面シリコン層５０の薄い素子のオーバーロコス量は従来法の１３５ｎｍから２５ｎｍへと減少している（図１２（１）参照）。
【００７３】
次に、熱リン酸により窒化膜５４、５８を除去した後、素子形成領域Ａ−ａにフォトリソグラフィー技術およびイオン注入技術によりＰ型不純物を導入し、続いて素子形成領域Ａ−ｂにフォトリソグラフィー技術およびイオン注入技術によりＮ型不純物を導入し、９５０℃、３０分の熱処理を行い不純物の活性化処理を施す（図１２（２）参照）。
【００７４】
この後、通常のＳＯＩ素子のプロセス工程により表面シリコン層５０の厚い素子と薄い素子を形成する。ここにおける表面シリコン層５０の厚さは部分空乏型素子では１００ｎｍ、完全空乏型素子では５０ｎｍである（図１２（３）参照）。
【００７５】
本実施形態では素子の表面シリコン層の膜厚は２水準としているが、それ以上の水準としても図１０（１）から（３）を繰り返し行うことにより対応することができる。
（実験結果）
図１６及び図１７には本発明及び従来法を用いて製造した表面シリコン層の薄い素子のソース／ドレイン間の耐圧歩留まりが示されている。図１６はＮＭＯＳトランジスタで、図１７はＰＭＯＳトランジスタのものが示されている。
【００７６】
評価対象は、ゲート長０．３５μｍ、ゲート幅１μｍのトランジスタ素子が１万個から１００万個並列接続されたものであり、評価方法は、ソース／ドレイン間に１．５Ｖ印加した際において、ソース／ドレイン間の電流値が１０^−９アンペア／μｍ以下を良品とする。
【００７７】
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに従来法においては１０万個以上のトランジスタを並列接続したものにおいて耐圧歩留まりの劣化が観測されるが、本発明を実施すると１００万個並列接続のトランジスタでも耐圧歩留まりの劣化は観測されない。
【００７８】
また、良品トランジスタのソース／ドレイン間の電流値も従来法に比べ、ＮＭＯＳでは１桁低下しており寄生トランジスタは抑制され、オフ電流は低減されている。
【００７９】
さらに、本発明の実施形態５及び従来法（図１４，１５においてチャネル領域エッジに不純物が注入されていない場合）で製造した表面シリコン層の厚い素子のしき値電圧のゲート幅依存性が図１８及び図１９に示されている。なお、ゲート長は０．３５μｍで、図１８にはＮＭＯＳトランジスタが、図１９にはＰＭＯＳトランジスタが対象となっている。さらに、従来法の活性領域のイオン注入は表面シリコン層の厚い素子と薄い素子で別々に行っており、表面シリコン層の厚い素子のイオン注入及び熱処理の条件は実施形態５と同じである。
【００８０】
図１８及び図１９より本発明を実施して製造したトランジスタは従来法により製造したトランジスタに比べ狭チャネルでのしきい値電圧低下が改善されていることが分かる。
【００８１】
【発明の効果】
本発明によると、表面シリコン層の厚い素子と薄い素子の分離領域の表面シリコン層膜厚が同じであるため素子分離の際の酸化量が両者に対して適切な量となるため、結晶欠陥が発生せず、ＬＳＩの歩留まりが向上し、スタンバイリークが低減することが可能となる。
【００８２】
また、バーズビークが増大しないので、素子の微細化が可能となるとともにバーズビークによる寄生トランジスタも形成されにくくなるので、スタンバイ電流を低減することが可能となる。
【００８３】
また、表面シリコン層の厚い素子の素子分離絶縁膜がＳＯＩ基板の埋め込み酸化膜まで達している為、表面シリコン層の厚い素子も完全に分離される。
【００８４】
また、表面シリコン層の厚い素子の分離領域表面シリコン層の薄膜化と素子分離を同一の窒化膜をマスク材として行うため、自己整合的に行うことができ、分離面積の増大化を防止できる。
【００８５】
さらに、表面シリコン層の薄い素子の活性領域を規定する第２の窒化膜をパターニングのオーバーエッチの際、表面シリコン層の厚い素子の活性領域を規定している第１の窒化膜パターンが露出することに起因する第１の窒化膜の膜減りを防止することができる。
【００８６】
また、第２の窒化膜エッチング終了後も第１の窒化膜が露出していることによるエッチング終点検出の誤動作を防止すること可能となる。
【００８７】
さらに、第１の窒化膜の膜減りはパターン周辺部のみに限定され第２の窒化膜エッチング終了後の第１の窒化膜の露出は最小限に抑えられ、終点検出の誤動作を防止することが可能となる。
【００８８】
また、表面シリコン層の薄い素子のチャネル領域へのイオン注入と表面シリコン層の厚い素子のチャネル領域エッジ部へのイオン注入を兼ねて行うため、フォトリソグラフィー、イオン注入工程数の増加なしに表面シリコン層の厚い素子の活性領域のエッジ部に選択的に不純物の導入が可能となるため、狭チャネルでの閾値電圧の低下を抑えることが可能となる。
【００８９】
また、本発明の方法によると、同一ＳＯＩ基板上において、完全空乏型のトランジスタと部分空乏型のトランジスタ各々の素子分離を同時に行うことが可能となるため、フォト工程を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す製造工程の概略断面図である。
【図２】本発明の実施形態１を示す製造工程の概略断面図である。
【図３】本発明の実施形態２を示す製造工程の概略断面図である。
【図４】本発明の実施形態２を示す製造工程の概略断面図である。
【図５】本発明の実施形態２を示す製造工程の概略断面図である。
【図６】本発明の実施形態３を示す製造工程の概略断面図である。
【図７】本発明の実施形態４を示す製造工程の概略断面図である。
【図８】本発明の実施形態４を示す製造工程の概略断面図である。
【図９】本発明の実施形態４を示す製造工程の概略断面図である。
【図１０】本発明の実施形態５を示す製造工程の概略断面図である。
【図１１】本発明の実施形態５を示す製造工程の概略断面図である。
【図１２】本発明の実施形態５を示す製造工程の概略断面図である。
【図１３】本発明の実施形態５を示す製造工程の概略断面図である。
【図１４】従来技術の製造工程の概略断面図である。
【図１５】従来技術の製造工程の概略断面図である。
【図１６】本発明の効果を示す図である。
【図１７】本発明の効果を示す図である。
【図１８】本発明の効果を示す図である。
【図１９】本発明の効果を示す図である。
【符号の説明】
１、２０、３０、４０、５０ 表面シリコン層
２、２１、３１、４１、５１ 埋め込み酸化膜
３、２２、３２、４２、５２ 支持シリコン基板
４、２３、３３、４３、５３ 酸化膜
５、２４、３４、４４、５４ 窒化膜
６、２５、３５、４５、５５ 酸化膜
７、２６、５７ 酸化膜
８、４６、５８ 窒化膜
９ 酸化膜
１０ ゲート酸化膜
１１、１２、１３、１４ ゲート電極
１５、１６、１７、１８ ソース／ドレイン
１９ サイドウォール
２８、５９、６０ フォトレジストパターン
Ａ 表面シリコン層の厚い素子領域
Ｂ 表面シリコン層の薄い素子領域
Ａ−ａ、Ａ−ｂ、Ｂ−ａ、Ｂ−ｂ 素子形成領域
Ａ−ｃ、Ｂ−ｃ 素子間分離領域

Claims (8)

1. 埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、
   ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を形成する工程と、
   前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、
   前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、
   前記第１の窒化膜及び前記第２の酸化膜を除去する工程と、
   前記基板上に第３の酸化膜を形成し、素子形成領域に第２の窒化膜を形成する工程と、
   前記第２の窒化膜をマスク材として選択熱酸化により厚い表面シリコン層及び薄い表面シリコン層に形成される素子を分離する絶縁膜を同時に形成する工程と、
   前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、
   ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を堆積する工程と、
   前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、
   前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、
   前記第２の酸化膜を除去した後、さらに露出したシリコン層を選択的に酸化し第３の酸化膜を形成する工程と、
   前記基板上に第２の窒化膜を堆積する工程と、
   前記第２の窒化膜をパターニングした後、厚い表面シリコン層と薄い表面シリコン層に形成する素子を分離する絶縁膜を同時に形成する工程と、
   前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. 埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、
   ＳＯＩ基板を構成する埋め込み酸化膜上のシリコン層を、厚いシリコン層と薄いシリコン層とにパターニングすると同時に厚い表面シリコン層における素子を分離する領域を前記薄い表面シリコン層と同程度の膜厚となるようにパターニングする工程と、
   前記基板上に第１の酸化膜を形成した後に、素子形成領域に窒化膜を堆積する工程と、
   前記窒化膜をマスク材として選択熱酸化により厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、
   前記窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、
   ＳＯＩ基板を構成する埋め込み酸化膜上のシリコン層を、厚い表面シリコン層と薄い表面シリコン層とにパターニングすると同時に厚い表面シリコン層における素子を分離する領域を薄い表面シリコン層と同程度の膜厚となるようにパターニングする工程と、
   前記厚い表面シリコン層における素子形成領域に第１の酸化膜及び第１の窒化膜を形成する工程と、
   さらに露出しているシリコン層を酸化する工程と、
   前記基板上に第２の窒化膜を形成する工程と、
   素子形成領域上以外の窒化膜を除去する工程と、
   前記第１の窒化膜又は前記第２の窒化膜をマスク材として選択熱酸化により厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、
   前記第１の窒化膜及び前記第２の窒化膜を除去し、厚い表面シリコン層と薄い表面シリコン層に不純物を注入する工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 埋め込み酸化膜上に厚い表面シリコン層と薄い表面シリコン層とを有する半導体装置の製造方法において、
   ＳＯＩ基板上に第１の酸化膜を形成し、その上に第１の窒化膜を形成する工程と、
   前記第１の窒化膜を厚い表面シリコン層における素子形成領域を規定すると同時に表面シリコン層の薄い領域を規定するようにパターニングする工程と、
   前記第１の窒化膜をマスク材として選択熱酸化により第２の酸化膜を形成する工程と、
   前記第２の酸化膜を除去した後、選択的に不純物を導入する工程と、
   さらに露出したシリコン層を選択的に酸化し第３の酸化膜を形成する工程と、
   前記基板上全面に第２の窒化膜を堆積する工程と、
   前記第２の窒化膜をパターニングした後、厚い表面シリコン層と薄い表面シリコン層における素子を分離する絶縁膜を同時に形成する工程と、
   前記第２の窒化膜を除去し、表面シリコン層に不純物を注入する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第２の窒化膜をパターニングする際において、厚い表面シリコン層における素子形成領域を規定している前記第１の窒化膜にフォトレジストパターンを残すことを特徴とした請求項１、２、４又は５記載の半導体装置の製造方法。
7. 前記フォトレジストパターンは厚い表面シリコン層における素子領域を規定している前記第１の窒化膜よりも内側に形成されることを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記第１の窒化膜をマスク材として薄い表面シリコン層の素子形成領域に不純物を導入すると同時に厚い表面シリコン層における素子を分離する領域及び素子形成領域端部にも不純物を導入することを特徴とする請求項１、２、４、５、６又は７記載の半導体装置の製造方法。

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