JPH11289092A

JPH11289092A - 半導体装置及びその製造方法

Info

Publication number: JPH11289092A
Application number: JP8844798A
Authority: JP
Inventors: Seiji Kaneko; 誠二金子
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-04-01
Filing date: 1998-04-01
Publication date: 1999-10-19
Anticipated expiration: 2018-04-01
Also published as: JP3439652B2

Abstract

(57)【要約】【課題】ＳＯＩ基板を用いて作製された耐圧特性の劣
化の防止される、特に該基板の埋め込み酸化膜の耐圧特
性の劣化の防止される半導体装置等を提供する。【解決手段】埋め込み酸化膜の上に上部半導体層を有
するＳＯＩ基板上で、前記上部半導体層の素子分離領域
により分離された不純物拡散層である活性領域を有し、
前記活性領域は膜厚の厚い領域と薄い領域を有し、前記
活性層と前記素子分離領域の上において、前記素子分離
領域と前記活性領域との境界の近傍の上更には前記薄い
領域の上にシリサイド防止膜を有し、前記活性領域には
前記厚い領域ではシリサイド化された部分を有し、前記
薄い領域では該領域を覆うよう形成されたシリサイド防
止膜に対面する高融点金属と未反応の部分とされ、前記
シリサイドと前記埋め込み酸化膜との間に前記境界の近
傍の領域の下で高融点金属と未反応の領域を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ基板を用い
た半導体装置、詳しくはシリサイドの部分を有する半導
体及びＳＯＩ基板を用いる半導体装置の製造方法、特に
シリサイド化が選択的に形成される半導体装置の製造方
法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の高速化、低消費電力
化にともない、活性領域、ゲートに自己整合的に高融点
金属とシリコンとの反応層（シリサイド層）を形成す
る、いわゆるサリサイドプロセスの要求が高まってい
る。しかしながら、半導体装置をいわゆるバルク（Bul
k)基板を用い作成すると、この際、ロコスによる素子分
離を含むプロセスにこのサリサイドプロセスを適用する
場合、シリコンと高融点金属とのシリサイド反応が進む
と、フィールド酸化膜領域と活性領域の境界付近、例え
ば拡散層の浅い領域で、ジャンクションリークが発生す
る要因となるという問題を有している。これは、バルク
基板ではトランジシタ単体がそれぞれ完全には分離され
難いことが要因である。一方、バルク基板によるジャン
クションリークの問題を解決する方法が、例えば特開平
８−５１０８６号公報に提案されており、これにつき図
５を参照し説明する。シリコン基板１にフィールド酸化
膜２を形成し、その間に不純物拡散による拡散層３を形
成し、更にシリサイド防止用のカーボン膜（シリサイド
防止膜）４を堆積し、その上にレジストパターン５をフ
ィールド酸化膜２と拡散層３との境界付近に選択的に形
成する（図５（ａ）参照）。

【０００３】次に、このレジストパターンを用い選択的
にエッチングし、シリサイド防止膜４を前記境界付近に
残す（図５（ｂ）参照）。その後、レジストパターン５
を剥離し、次に、高融点金属を堆積し、熱処理してシリ
サイド反応をさせて拡散層３の上部にシリサイド層６を
形成し、未反応の高融点金属を除去する（図５（ｃ）参
照）。ここで、フィールド酸化膜２と拡散層３との境界
付近に位置しているシリサイド防止膜４により、高融点
金属の拡散が抑制されてシリサイド反応が防止されるこ
とにより、拡散層３のエッジ部分でのシリサイド層が形
成されにくくなり、ひいてはジャンクションリークが低
減される。

【０００４】

【発明が解決しようとする課題】さて、ＳＯＩ基板を用
いた半導体装置に関しては、バルク基板を用いたものと
状況が異なっている。ＳＯＩ基板は、下部半導体層、埋
め込み酸化膜及び上部半導体層から構成されていること
から、埋め込み酸化膜を有することでバルク基板と大き
く異なっている。ＳＯＩ基板を用いた半導体装置に関し
ては、バルク基板を用いた半導体装置のようなウエル構
造はなく、例えば、トランジシタ単体が他のトランジシ
タと完全に絶縁膜(素子分離絶縁膜と埋め込み酸化膜）
で素子分離すると考えられる。従って、上記バルク基板
のような問題とは無縁のように考えられる。即ち、シリ
サイドプロセスを、下部半導体層、埋め込み酸化膜及び
上部半導体層からなるＳＯＩ基板に適用する場合、この
基板については、素子分離酸化膜に加えて埋め込み酸化
膜の存在があり、完全に絶縁膜で素子分離されてトラン
ジスタが位置していることから、ジャンクションリーク
がトランジスタ間のリークの要因としては問題にならな
いと考えられる。

【０００５】ところで、ＳＯＩ基板を用いて半導体装置
を作製するに際しシリサイドプロセスを適用すると次の
ようなことが生じた。半導体装置としては、同じ基板に
特性の異なるトランジスタを作製することがある。例え
ば、特性として速度の異なる高速のものと低速のものと
を作製することがある。このような半導体装置を作成す
る場合について以下に説明する。

【０００６】ＳＯＩ基板の上部半導体層に、熱酸化によ
るパッド酸化膜及びＳｉＮ膜を形成し、フォトリソグラ
フィー技術によりマスクを形成し、熱酸化処理、更には
酸化により形成された酸化膜の除去を行い、その上部半
導体層の厚さの厚い領域と薄い領域を形成する。その
後、前記ＳｉＮ膜と熱酸化膜を除去し、更に熱酸化によ
るパッド酸化膜及びＳｉＮ膜を形成し、パターニングの
後、ロコス法によりこの厚い領域と薄い領域の間に形成
されたパッド酸化膜のフィールド酸化膜の部分で上部半
導体層の素子分離領域の形成を行ない、ＳｉＮ膜を除去
する。その後パッド酸化膜を介し不純物イオンを閾値制
御用に注入し、上部半導体層のフィールド酸化膜の間の
活性層とされるべき領域にチャンネル領域となる例えば
Ｐ型不純物によるイオン注入層を形成する。次いで、パ
ッド酸化膜を除去後、ゲート酸化膜を形成し、更にポリ
シリコン膜を堆積した後パターニングしゲート領域（ゲ
ート電極）を形成する。次に、シリコン酸化膜を堆積
し、異方性エッチングによりサイドウオールをゲート領
域の側部に形成する。その後、サイドウオールをマスク
としてＮ型不純物を注入し、ソース、ドレイン領域であ
るＮ型不純物層及びＮ型ゲート電極を形成する。次に、
適宜、高融点金属例えばＴｉの堆積と、熱処理を行い、
活性層とゲート電極にシリサイド層を形成する。

【０００７】こうして作製したトランジスタでは望むよ
うな特性を得ることが困難であった。例えば、トランジ
スタの耐圧性能について不都合が生じた。トランジスタ
の中には耐圧特性、例えば埋め込み酸化膜の耐圧特性の
劣っているものがあった。

【０００８】そこで、本発明は、ＳＯＩ基板を用いて作
製された耐圧特性の劣化の防止される、特に該基板の埋
め込み酸化膜の耐圧特性の劣化の防止される半導体装置
とその製造方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
埋め込み酸化膜の上に上部半導体層を有するＳＯＩ基板
上で、前記上部半導体層の素子分離領域により分離され
た不純物拡散層である活性領域と、多結晶シリコン層で
あるゲート領域との少なくともいずれかに高融点金属と
シリコンとの化合物であるシリサイドを有する半導体装
置であって、前記活性層と前記素子分離領域の上におい
て、少なくとも前記素子分離領域と前記活性領域との境
界の近傍の上にシリサイド防止膜を有し、前記活性領域
には前記シリサイドと前記埋め込み酸化膜との間に前記
境界の近傍の下で高融点金属と未反応の領域を有するこ
とを特徴とする。

【００１０】本発明の半導体装置は、好ましくは、前記
ゲート領域の側部に位置するサイドウオールの上に前記
ゲート領域と前記活性領域との間においてシリサイド防
止膜を有するものとすることができる。

【００１１】本発明の半導体装置は、好ましくは、前記
活性領域は膜厚の厚い領域と薄い領域を有し、前記厚い
領域では所定の開口部を有するよう選択的に形成されて
いるシリサイド防止膜に対向して前記開口部に対面する
シリサイド化された部分を有し、前記薄い領域では該領
域を覆うよう形成されたシリサイド防止膜に対面する前
記高融点金属と未反応の部分とすることができる。

【００１２】本発明の半導体装置の製造方法は、埋め込
み酸化膜の上に上部半導体層を有するＳＯＩ基板の前記
上部半導体層に素子分離のためのロコス酸化を行なった
後、前記上部半導体層に素子分離領域の間にチャネル領
域とそれを挟むソース領域、ドレイン領域からなる活性
領域と、前記チャネル領域に対向するゲート領域の側部
にサイドウオールを形成する工程と、前記活性層と前記
素子分離領域の上であって、前記素子分離領域と前記活
性領域との境界の近傍の上にシリサイド防止膜を選択的
に形成する工程と、高融点金属を堆積した後熱処理を行
い、前記シリサイド防止膜の間に対向する前記活性領域
の部分をシリサイド化する工程を有することを特徴とす
る。

【００１３】本発明の半導体装置の製造方法は、好まし
くは、前記上部半導体層は、前記素子分離領域間の異な
る領域にその厚さを異ならせて、厚い領域と薄い領域と
を形成する工程を有し、前記シリサイド防止膜を選択的
に形成する工程が、前記活性層の上であって前記薄い領
域に対向する領域を覆うようにシリサイド防止膜を形成
することを含むものとすることができる。

【００１４】本発明の半導体装置の製造方法は、好まし
くは、前記シリサイド防止膜を選択的に形成する工程が
サイドウオールの上にシリサイド防止膜を形成すること
を含むものとすることができる。

【００１５】本発明の半導体装置の製造方法は、更に好
ましくは、前記シリサイド化する工程は、ゲート領域の
シリサイド化を含むものとすることができる。

【００１６】本発明の作用を以下に説明する。本発明の
半導体装置は、少なくとも前記素子分離領域と前記活性
領域との境界の近傍の上にシリサイド防止膜を有し、前
記活性領域には前記シリサイドと前記埋め込み酸化膜と
の間に前記境界の近傍の下で高融点金属と未反応の領域
を有するものであるから、ＳＯＩ基板の埋め込み酸化膜
がその製造過程等によりたとえ前記境界の近傍の下の近
くに欠陥等が生じ、耐圧特性に影響を及ぼすようなもの
であっても、この未反応領域によりその耐圧特性のさら
なる劣化を防止することが可能となる。

【００１７】本発明の半導体装置は、前記ゲート領域の
側部に位置するサイドウオールの上に前記ゲート領域と
前記活性領域との間においてシリサイド防止膜を有する
ものであることから、半導体装置のソース、ドレインと
ゲート間のブリッジショートを低減することができる。

【００１８】本発明の半導体装置は、前記活性領域は膜
厚の厚い領域と薄い領域を有し、前記厚い領域では所定
の開口部を有するよう選択的に形成されているシリサイ
ド防止膜に対向して前記開口部に対面するシリサイド化
された部分を有し、前記薄い領域では該領域を覆うよう
形成されたシリサイド防止膜に対面する高融点金属と未
反応の（シリサイド化されない）部分とするものである
ことから、ＳＯＩ基板の埋め込み酸化膜の耐圧特性の劣
化を防止することができる。詳しくは、ＳＯＩ基板の埋
め込み酸化膜がその製造過程等によりたとえ前記薄い領
域の下の近くに欠陥等が生じ、耐圧特性に影響を及ぼす
ようなものであっても、前記未反応の領域によりその耐
圧特性のさらなる劣化を防止することが可能となる。

【００１９】本発明の半導体装置の製造方法は、前記活
性層と前記素子分離領域の上であって、前記素子分離領
域と前記活性領域との境界の近傍の上にシリサイド防止
膜を選択的に形成する工程と、高融点金属を堆積した後
熱処理を行い、前記シリサイド防止膜の間に対向する前
記活性領域の部分をシリサイド化する工程を有するもの
であるから、更には、前記シリサイド防止膜を選択的に
形成する工程が前記活性層の上であって前記薄い領域に
対向する領域を覆うようにシリサイド防止膜を形成する
ことを含むものとすることができるものであるから、前
記活性領域には、前記シリサイドと前記埋め込み酸化膜
との間で、前記境界の近傍の下で、更には前記薄い領域
の下でそれぞれ高融点金属と未反応の領域を有するもの
とできる。

【００２０】従って、耐圧特性の改善された半導体装
置、特に埋め込み酸化膜の耐圧特性の劣化の防止されう
る半導体装置の提供に寄与する。そして、ひいてはＳＯ
Ｉ基板の埋め込み酸化膜がその製造過程等によりたとえ
前記境界の領域の下の近傍や、前記薄い領域の下で欠陥
等が生じ、耐圧特性に影響を及ぼすようなものであって
も、この未反応領域によりその耐圧特性のさらなる劣化
を防止することが可能となるので、ＳＯＩ基板として全
く欠陥のないもののみしか用いられないといったＳＯＩ
基板の品質に対する要求を緩和できる可能性がある。

【００２１】本発明の半導体装置の製造方法は、前記シ
リサイド防止膜を選択的に形成する工程がサイドウオー
ルの上にシリサイド防止膜を形成することを含むことに
よって、ゲートとドレイン或いはソースとのブリッジシ
ョートを防止することができる。

【００２２】

【発明の実施の形態】上記のように、ＳＯＩ基板を用
い、シリサイドプロセスを適用して作製された半導体装
置について、特性に問題の生じたことは上述の通りであ
るが、その点について以下に説明する。このようにして
作製された半導体装置について、その概略構成として、
その断面を図６に示す。尚、この例は、ＳＯＩ基板とし
ては、シリコン基板に酸素をイオン注入することによ
り、埋め込み酸化膜２０を上部半導体層１０と下部半導
体層３０の間に形成して作製されたものを用いた。この
図６において、１０は上部半導体層であり、チャンネル
領域１０−１、ソース／ドレイン領域１０−２、シリサ
イド層１０−３として形成されている。６０はフィール
ド酸化膜による素子分離領域、７０はゲート酸化膜、８
０はサイドウオール、８０−１はブリッジショート、９
０はゲート領域、９０−１はシリサイド層である。この
図において、上部半導体層１０の厚く形成された厚い領
域で作製されたトランジスタは左側に、薄い領域で作製
されたトランジスタは右側にそれぞれ表示している。

【００２３】この図において、厚い領域に形成されたト
ランジスタに着目すると、シリサイド層１０−３は、素
子分離領域６０の近傍で埋め込み酸化膜２０に達してい
るが、それから遠ざかるチャンネル領域１０−１側では
埋め込み酸化膜２に達していない。ここで、ソース、ド
レイン領域１０−２は素子分離領域６０に近付くほど薄
くなっている。そして、薄い領域に形成されたトランジ
スタに着目すると、シリサイド層１０−３は埋め込み酸
化膜２０に全ての領域で達している。そして、シリサイ
ド層１０−３は素子分離領域６０に近付くほど薄くなっ
ている。この薄くなっている程度は、両者において同様
である。

【００２４】これは、次のように考えられる。ＳＯＩ基
板の上部半導体層１０に素子分離領域６０であるフィー
ルド酸化膜を形成するとき、酸化に必要な酸素は、上部
半導体層１０のマスクとしてパターニングされたＳｉＮ
膜の開口部から供給される。ここで、素子分離領域形成
用のロコス酸化量は、必ず素子分離を達成するため、上
部半導体層１０のＳｉ換算量よりもオーバー酸化する。
例えば、上部半導体層１０が５０ｎｍの場合、ちょうど
酸化するときの酸化量は、ＳｉＯ₂膜厚で１１０ｎｍ必
要とするが、実際に処理する場合、１５〜２０％のオー
バー酸化を行う。このオーバー酸化によって、オーバー
している間の酸素の供給に伴う酸化されるＳｉの供給元
として、素子分離領域６０端の上部半導体層１０界面の
Ｓｉと、素子分離領域６０下の下部半導体層３０のＳｉ
が使用される。このため、上部半導体層１０の酸化され
ないままの活性領域は素子分離領域６０に近付くほど薄
くなる。この結果、上部半導体層１０の酸化されないま
まの活性領域は、素子分離領域６０に近付くほど中央領
域に比べて薄くなる。

【００２５】このような状態のＳＯＩ基板に、シリサイ
ド工程を適用した場合、上部半導体層（活性領域）１０
はある程度薄くなったところからシリサイド層が埋め込
み酸化膜２０まで達してしまう。この結果、シリサイド
層１０−３が、前記厚い領域では素子分離領域６０の近
傍で、前記薄い領域ではそのほぼ全面が埋め込み酸化膜
２０に達する。

【００２６】このトランジスタは、埋め込み酸化膜２０
の存在によりシリサイド層１０−３と下部半導体層３０
が絶縁されている。ところが、トランジスタの間に相互
に動作に影響のあること、ひいてはトランジスタが下部
半導体層３０に対し耐圧特性に問題のあるものが存在し
た。これから、埋め込み酸化膜２０に問題のあることが
要因であると考えた。その要因として次のことが考えら
れる。

【００２７】ＳＯＩ基板において、その埋め込み酸化膜
２０中に残留シリコン層や欠陥等が点在して存在するこ
とがある。この場合、前記残留シリコン層や欠陥が、例
えば上部半導体層１０側の近傍に点在し、上部半導体層
１０に対し埋め込み酸化膜２０により充分に分離されて
いないと、上述のようにシリサイド層１０−３が埋め込
み酸化膜２０に達するような状況においては、前記高融
点金属により埋め込み酸化膜２０中の前記残留シリコン
層がシリサイド化され、前記欠陥が侵食される。この結
果、埋め込み酸化膜２０の耐圧の劣化もしくは上部半導
体層１０と下部半導体層３０とのショートの要因となる
と考えられる。

【００２８】ＳｉＯ基板は、欠陥がないものを常に厳選
して使用することにより対応しておれば、このような要
因には気付き難い。ＳＯＩ基板を、特には厳選しないで
使用したいという要求と、それに応えたいという提案を
する場合には、上記のような半導体装置の耐圧に問題が
生じ、それに対する解決策が求められる。

【００２９】本発明者は、上述のようなＳＯＩ基板の問
題について着目し、本発明を創作するに至ったものであ
る。

【００３０】そこで、本発明は、ＳＯＩ基板において、
上部半導体層に素子分離を行った後シリサイド化する前
に、素子分離領域の形成プロセス上で部分的に上部半導
体層の膜厚が薄くなる領域、例えば素子分離領域とその
間に位置する活性領域との境界の近傍の上に、更には、
上部半導体層の膜厚の薄くなる領域、例えば図３で右側
のトランジスタを形成する領域のように意識的に膜厚を
薄くした領域の上に、シリサイド防止膜を形成し、その
後シリサイド化することにより、埋め込み酸化膜にシリ
サイド層が達しないようにすることが可能となること、
その結果として、上記のＳＯＩ基板における問題の解決
の可能な半導体装置を得るものである。そして、ゲート
領域の側部に形成されたサイドウオールの上にシリサイ
ド防止膜を形成することにより、さらに特性の改善され
た半導体装置を得るものである。

【００３１】（実施の形態）本発明の半導体装置の実施
の形態について、その製造工程を模式的に示す図１及び
２を参照し、以下に説明する。ＳＯＩ基板として、厚さ
例えば６００μｍの下部半導体層３０、厚さ例えば１０
０ｎｍの埋め込み酸化膜２０及び厚さ例えば５０〜６０
ｎｍの上部半導体層１０の順に積層したものを用いる。
尚、ここで、このＳＯＩ基板はシリコン基板に酸素をイ
オン注入した後熱処理し、埋め込み酸化膜２０を形成し
作製したものである。

【００３２】ＳＯＩ基板にＳｉＯ₂膜を厚さ例えば７ｎ
ｍ堆積した後、さらに減圧ＣＶＤ法により、ＳｉＮ膜を
厚さ例えば８５ｎｍに形成する。フォエッチング工程に
より、フォトレジストを薄い領域を形成する部分を開口
するようパターニングし、更に、ＳｉＮ膜及びＳｉＯ₂
膜をエッチング後、熱酸化を行い上部半導体層１０に表
面酸化膜を形成し、まずＳｉＮ膜をリン酸等のエッチャ
ントを用いて除去し、更にその表面酸化膜をＨＦ等の酸
化膜エッチャントを用いて除去する（図１（ａ）参
照）。こうして、上部半導体層１０には、薄い領域とそ
れに比べて厚い領域が存在するよう膜厚が調整される。
ここで、薄い領域は膜厚が例えば４０ｎｍとされてお
り、この領域は図示していない。

【００３３】次に、熱酸化を行いパッド酸化膜４０を厚
さ例えば７ｎｍに形成し、更に減圧ＣＤＶ法によりＳｉ
Ｎ膜５０を厚さ例えば８５ｎｍに形成する（（図１
（ｂ）参照。）。次いで、素子分離領域と活性領域を決
定するためのフォトエッチング工程を行い、ＳｉＮ膜５
０をパターニングする（図１（ｃ）参照）。尚、ここで
ＳｉＮ膜は素子分離領域に対向する部分に開口される。

【００３４】次に、ロコス法を用い、素子分離領域６０
を形成する（図１（ｄ）参照）。尚、このロコス法によ
る酸化は、ドライＯ₂酸化で、基板温度が１１００℃、
時間が９０分で行う。このとき、上部半導体層１０の酸
化されないままの領域（活性領域）は、素子分離領域６
０に近付くほど中央領域に比べて薄くなる。これは、活
性領域のエッジ部分においては、熱酸化時に上部半導体
層１０の表面及び埋め込み酸化膜２０の界面にバーズビ
ークが入るため、活性領域を形成している上部半導体層
１０の膜厚が薄くなるからである。ここで、素子分離領
域形成用のロコス酸化量は、必ず素子分離を達成するた
め、上部半導体層のＳｉ換算量よりもオーバー酸化す
る。例えば、上部半導体層が５０ｎｍの場合、ちょうど
酸化するときの酸化量は、ＳｉＯ₂膜厚で１１０ｎｍ必
要とするが、実際の処理の場合、１５〜２０％のオーバ
ー酸化を行う。

【００３５】ここで、上部半導体層１０は、その中央部
分の厚みは例えば約５０ｎｍであり、素子分離領域６０
の近傍の最も薄い部分は例えば約４５ｎｍである。上部
半導体層１０は、その素子分離領域６０の近傍では中央
部分に比べて例えば約５ｎｍ薄くなり、その中央部は元
の厚に比べて例えば殆ど薄くなっていない或いは約５ｎ
ｍ薄くなっている。

【００３６】次に、ＳｉＮ膜５０をリン酸等のエッチャ
ントを用いて除去する。素子分離領域６０に囲まれた活
性領域となる上部半導体層１０に、パッド酸化膜４０を
介して、Ｐ型の不純物イオンを閾値制御用として半導体
基板の法線方向から注入する（図１（ｅ）参照）。ここ
で、例えば、パッド酸化膜４０が５〜１０ｎｍである場
合、Ｐ型不純物によるイオン注入条件は、上部半導体の
中央部にピークを作るように¹¹Ｂ⁺イオンを５〜１５Ｋ
ｅＶ、又は⁴⁹ＢＦ₂ ⁺イオンを２０〜７０ＫｅＶ、注入量
を０．２〜１×１０¹³ions／ｃｍ²で行う。

【００３７】次いで、パッド酸化膜４０を除去後、活性
領域にシリコン酸化膜であるゲート絶縁膜７０を堆積す
る。ここで、ゲート絶縁膜７０は、作製すべきトランジ
スタのチャンネル長さが０．３５μｍならば７〜１０ｎ
ｍとする。次に、ポリシリコン膜を厚さ２００ｎｍに減
圧ＣＶＤ法を用いてゲート絶縁膜７０の全面に形成した
後、フォトエッチング工程によりパターニングし、ゲー
ト領域（ゲート電極）９０を形成する。更に、半導体基
板の全面にＣＶＤ法等によってシリコン酸化膜を堆積
し、異方性エッチングを用いてゲート領域の側面にサイ
ドウオール８０を形成する。

【００３８】次に、半導体基板の表面全体に、半導体基
板の法線方向から、ゲート領域９０及びサイドウオール
８０をマスクとしてＮ型不純物である³¹Ｐ＋イオンを注
入し、ソース／ドレイン領域であるＮ型不純物拡散層１
０−２及びゲート領域（ゲート電極）９０を形成する
（図２（ｆ）参照）。

【００３９】次いで、シリサイド化を防止するための膜
（シリサイド防止膜）として、ＣＶＤ法によって、半導
体基板の表面全体にシリコン酸化膜１００を、例えば厚
さ２０〜５０ｎｍでよいが、この例では約５００Å堆積
する（図２（ｇ）参照）。尚、シリサイド防止膜として
は、シリコン酸化膜に限らずＳｉＯ₂及びＳｉＮ膜の２
重構造等を挙げることができ、その厚さは例えばＳｉＯ
₂膜が厚さ５〜１０ｎｍで、ＳｉＮ膜が厚さ１０〜４０
ｎｍでよい。要するに、シリコン酸化膜のようにウエッ
トエッチングが可能で、シリサイド防止可能であればよ
い。

【００４０】その後、フォトエッチング工程により、シ
リサイド化する領域（シリサイド化領域）を開口するよ
うフォトレジスト１１０をパターニングする（図２
（ｈ）参照）。この開口は、ゲート領域、ソース／ドレ
インに対向して形成される。このパターニングを行う
際、活性領域と素子分離領域の境界の近傍の上において
は以後のエッチング工程でシリコン酸化膜１００が少な
くともエッチングされないように、活性領域及び素子分
離領域６０の上においてフォトレジスト１１０が残るよ
うにパターニングを行う。

【００４１】このとき、上部半導体層１０の前記薄い領
域、更にはサイドウオール８０の上においてもフォトレ
ジスト１１０が残るようにパターニングされる。ここ
で、サイドウオール８０の上にもフォトレジスト１１０
を残すのは、ソース／ドレイン領域形成のために上述の
ようにイオン注入を行っているので、サイドウオール８
０部の酸化膜にはダメージが入っており、後の工程のＨ
Ｆ等の酸化膜エッチングレートがシリサイド防止膜より
も速くなることから、ゲート領域のシリサイド化時に、
サイドウオール８０が充分にゲート領域とソース／ドレ
イン領域のブリッジショート防止のための膜厚を確保す
ることが困難となる可能性が高いためである。尚、半導
体基板の上部半導体層１０に抵抗素子やバイポーラ素子
等を得る領域を設ける場合、それらの素子の為にはシリ
サイド化されると不都合な領域についてもフォトレジス
ト１１０が残される。

【００４２】次いで、ＨＦ等の酸化膜エッチャントを用
い、フォトレジスト１１０をマスクとしてシリサイド防
止膜であるシリコン酸化膜１００をエッチングする（図
１（ｈ）参照）。このとき、シリサイド化領域に対向
し、このシリコン酸化膜１００をエッチングし、続い
て、サイドウオール用酸化膜の残膜及び、ゲート酸化膜
７０であるシリコン酸化膜に対しても上部半導体層１０
に到達するまでエッチングする。ここで、シリサイド防
止膜であるシリコン酸化膜１００のエッチング方法とし
ては、ドライエッチングで行うと、上部半導体層１０の
表面にダメージを与え、更に完全シリサイド防止膜を除
去するためにはオーバーエッチングが必要であり、オー
バーエッチング相当の厚さで上部半導体層１０が薄膜化
され、後工程のシリサイド化の反応バラツキ又はシリサ
イドが埋め込み酸化膜２０まで到達してしまうこと、更
には上部半導体層１０の薄膜化により、後のコンタクト
ホール形成工程のエッチングにおいて上部半導体層１０
を突き抜ける可能性がある。そのため、シリサイド化領
域を開口するエッチングは、ダメージのないウエットエ
ッチングで行う。

【００４３】次に、フォトレジスト１１０を除去した
後、高融点金属であるＴｉをスパッタし、高融点金属層
１２０を堆積する（図２（ｉ）参照）。例えば、上部半
導体層１０の元の厚さが５０〜６０ｎｍで前記薄い領域
の厚さが約４０ｎｍの場合、この半導体層が完全にシリ
サイド化されないために高融点金属層の厚さは１５〜２
５ｎｍとする。尚、シリサイド化のための高融点金属と
してＴｉの例を挙げたが、これに限らず例えばＣｏやＮ
ｉ等を用いてもよい。

【００４４】続いて、ＳｉとＴｉとを反応させるため
に、ランプアニール装置にて６５０℃で４０秒程度熱処
理を行い、ゲート領域上部、及びソース／ドレイン領域
のシリサイド化領域にそれぞれチタンとシリコンのシリ
サイド化によるシリサイド層９０’及び、シリサイド層
１０−２’を形成する。次に、未反応のＴｉの除去のた
めに、アンモニア過水処理を行う。さらに、シリサイド
層の相変化を行うことを目的として８５０℃１０秒程度
のアニールを行い、これらシリサイド層を低抵抗化をさ
せる（図２（ｊ）参照）。

【００４５】図２（ｊ）では、上部半導体層１０の厚い
領域に対応する領域に関して図示しているので、厚い領
域と薄い領域を合わせて図３に示す。この図において、
厚い領域に形成されているトランジスタを左側に、薄い
領域に形成されているトランジスタを右側にそれぞれ示
している。厚い領域に形成されたトランジスタに着目す
ると、活性領域が素子分離領域６０との境界近傍で薄く
なっているが、その活性層の形成されたシリサイド層１
０−２’は該境界の近傍においても埋め込み酸化膜２０
に到達していない。このシリサイド層１０−２’の厚さ
は、例えば３０ｎｍ程度である。

【００４６】ここで、上部半導体層１０の厚い領域の元
の厚さが例えば５０〜６０ｎｍでは、シリサイド層１０
−２’の素子分離領域６０側の端部が素子分離領域６０
から例えば０．２μｍ程度の距離にあるが、例えば０．
１μｍ程度以上であれば足りる。尚、ここで０．１μｍ
以下とした場合シリサイド防止膜１００のウエットエッ
チング時のプロセスばらつきにより、十分なシリサイド
防止膜幅を得ることができない等のデメリット等があ
る。そのためには、上記シリサイド防止膜１００は、上
述のように活性層と素子分離領域６０との境界の近傍の
上に設けられるが、その境界よりゲート領域９０側の方
向に例えば０．２μｍの長さにされており、例えば０．
１μｍ以上程度にしてもよい。尚、ここで０．１μｍ以
下とした場合シリサイド防止膜のウエットエッチング時
のプロセスばらつきにより、十分なシリサイド防止膜幅
を得ることができない等のデメリット（不都合）等があ
る。尚、シリサイド防止膜１００は、前記境界よりこの
方向と反対の方向に長さ例えば０．２μｍとすることも
でき、０．１μｍ以上としてもよい。尚、ここで０．１
μｍ以下とした場合シリサイド防止膜のウエットエッチ
ング時のプロセスばらつきにより、十分なシリサイド防
止膜幅を得ることができない等のデメリット（不都合）
等がある。また、薄い領域に形成されたトランジスタに
着目すると、活性層にはシリサイド層が形成されていな
い。

【００４７】そして、両者のトランジスタにおいて、ゲ
ート領域９０の上部にシリサイド層９０’が形成されて
いる。また、サイドウオール８０の上には、シリサイド
防止膜１００の存在により、ソース／ドレイン領域１０
−２からゲート領域９０へのシリサイドのはい上がりが
ないことからブリッジショートが形成されてない。

【００４８】このように、活性層であるソース／ドレイ
ン領域１０−２は、埋め込み酸化膜２０との間にＴｉと
Ｓｉの未反応である、シリサイド化されていないままの
状態で残されている。このため、埋め込み酸化膜２０の
残留シリコンはシリサイド化されることが防止されてい
るばかりでなく、埋め込み酸化膜２０の欠陥が侵食され
ることも防止される。

【００４９】この後、公知技術により、これらのシリサ
イド層にコンタクトが形成されトランジスタが構成され
るのはいうまでもない。

【００５０】この実施の形態のトランジスタにおける埋
め込み酸化膜の耐圧特性を図４に示す。この図におい
て、横軸は電圧、縦軸は電流を示し、本発明の図３に示
すトランジスタの特性を丸印で、図６に示すトランジス
タの特性を四角印でそれぞれ示す。この図より、本発明
の実施の形態のトランジスタの埋め込み酸化膜の耐圧特
性が優れていることが分かる。

【００５１】上記例においては、シリサイド防止膜をゲ
ートサイドウオール形成後に再度堆積した場合について
説明したが、本発明はこれに限定されるものではなく、
ゲートサイドウオール用の酸化膜そのものをシリサイド
防止膜として使用することも可能であり、それは例えば
ゲートサイドウオール形成時の異方性エッチング時に、
活性領域上のシリコン酸化膜を、後工程のシリサイド防
止膜となるよう約５００〜６００Åの残すことにより実
現できる。

【００５２】

【発明の効果】本発明によれば、半導体装置において、
ＳＯＩ基板の埋め込み酸化膜の耐圧特性の劣化を防止す
ることがで可能であり、さらには、ゲートとソース／ド
レイン間のブリッジショートを防止されたものとするこ
とが可能であり、半導体装置の製造方法によれば、ＳＯ
Ｉ基板に特有の埋め込み酸化膜中の残留シリコンの存在
もしくは欠陥が存在した場合においても、埋め込み酸化
膜中の残留シリコンがシリサイド化されず、また欠陥部
においては高融点金属が侵食することもなく、埋め込み
酸化膜の耐圧劣化もしくは上部半導体層と下部半導体層
のショートが防止される半導体装置の提供に寄与する。

【図面の簡単な説明】

【図１】本発明の半導体装置の実施の形態の製造工程を
模式的に説明する断面図である。

【図２】本発明の半導体装置の実施の形態の製造工程を
模式的に説明する断面図である。

【図３】本発明の半導体装置の実施の形態の構成を模式
的に説明する断面図である。

【図４】本発明の半導体装置の実施の形態の埋め込み酸
化膜の耐圧特性図である。

【図５】従来の半導体装置の実施の形態の製造工程を模
式的に説明する断面図である。

【図６】本発明の適用前の半導体装置の構成を模式的に
説明する断面図である。

【符号の説明】

１０上部半導体層２０埋め込み酸化膜３０下部半導体層４０パッド酸化膜５０ＳｉＮ膜６０素子分離領域７０ゲート絶縁膜８０サイドウオール９０ゲート領域９０’ シリサイド層１０シリサイド防止膜１０−１チャンネル領域１０−２ソース／ドレイン領域１０−２’ シリサイド層１２０高融点金属

Claims

【特許請求の範囲】

【請求項１】埋め込み酸化膜の上に上部半導体層を有
するＳＩＯ基板上で、前記上部半導体層の素子分離領域
により分離された不純物拡散層である活性領域と、多結
晶シリコン層であるゲート領域との少なくともいずれか
に高融点金属とシリコンとの化合物であるシリサイドを
有する半導体装置であって、前記活性層と前記素子分離領域の上において、少なくと
も前記素子分離領域と前記活性領域との境界の近傍の上
にシリサイド防止膜を有し、前記活性領域には前記シリサイドと前記埋め込み酸化膜
との間に前記境界の近傍の領域の下で高融点金属と未反
応の領域を有することを特徴とする半導体装置。
【請求項２】前記ゲート領域の側部に位置するサイド
ウオールの上に前記ゲート領域と前記活性領域との間に
おいてシリサイド防止膜を有することを特徴とする請求
項１に記載の半導体装置。
【請求項３】前記活性領域は膜厚の厚い領域と薄い領
域を有し、前記厚い領域では所定の開口部を有するよう
選択的に形成されているシリサイド防止膜に対向して前
記開口部に対面するシリサイド化された部分を有し、前
記薄い領域では該領域を覆うよう形成されたシリサイド
防止膜に対面する高融点金属と未反応の（シリサイド化
されない）部分とされていることを特徴とする請求項１
又は２に記載の半導体装置。
【請求項４】埋め込み酸化膜の上に上部半導体層を有
するＳＩＯ基板の前記上部半導体層に素子分離のための
ロコス酸化を行なった後、前記上部半導体層に素子分離
領域の間にチャネル領域とそれを挟むソース領域、ドレ
イン領域からなる活性領域と、前記チャネル領域に対向
するゲート領域の側部にサイドウオールを形成する工程
と、前記活性層と前記素子分離領域の上であって、前記素子
分離領域と前記活性領域との境界の近傍の上にシリサイ
ド防止膜を選択的に形成する工程と、高融点金属を堆積した後熱処理を行い、前記シリサイド
防止膜の間に対向する前記活性領域の部分をシリサイド
化する工程を有することを特徴とする半導体装置の製造
方法。
【請求項５】前記上部半導体層は、前記素子分離領域
間の異なる領域にその厚さを異ならせて、厚い領域と薄
い領域とを形成する工程を有し、前記シリサイド防止膜を選択的に形成する工程が前記活
性層の上であって前記薄い領域に対向する領域を覆うよ
うにシリサイド防止膜を形成することを含むことを特徴
とする請求項４に記載の半導体装置の製造方法。
【請求項６】前記シリサイド防止膜を選択的に形成す
る工程がサイドウオールの上にシリサイド防止膜を形成
することを含むことを特徴とする請求項４に記載の半導
体装置の製造方法。
【請求項７】前記シリサイド化する工程は、ゲート領
域のシリサイド化を含むことを特徴とする請求項５に記
載の半導体装置の製造方法。