JPH0684939A - Ｍｉｓ電界効果半導体装置の製造方法 - Google Patents
Ｍｉｓ電界効果半導体装置の製造方法Info
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- JPH0684939A JPH0684939A JP23553992A JP23553992A JPH0684939A JP H0684939 A JPH0684939 A JP H0684939A JP 23553992 A JP23553992 A JP 23553992A JP 23553992 A JP23553992 A JP 23553992A JP H0684939 A JPH0684939 A JP H0684939A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
-
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Abstract
(57)【要約】
【目的】 ＭＩＳ電界効果半導体装置の製造方法に関
し、短チャネル効果を抑制する為、ソース領域及びドレ
イン領域を基板上に「かさ上げ」した構造を採りなが
ら、ソース領域及びドレイン領域とメタルのソース電極
及びドレイン電極との電気的なコンタクトをフィールド
絶縁膜上で行なうことを可能にする。 【構成】 フィールド絶縁膜２２が形成され且つ活性領
域が表出された基板２１に多結晶又はアモルファスのシ
リコン半導体層部分２３Ｐと単結晶シリコン半導体層部
分２３Ｓからなるシリコン半導体層２３を成長し、単結
晶シリコン半導体層部分２３Ｓにゲート電極２５を含む
ゲート部分を形成し、ゲート部分を間に挟んで単結晶シ
リコンのソース領域２８Ｓ及びドレイン領域２８Ｄと該
各領域に連なる多結晶又はアモルファスの引き出し線２
８Ｐを選択成長し、フィールド絶縁膜２２上で引き出し
線２８Ｐと接続するソース電極３０とドレイン電極３１
を形成する。
し、短チャネル効果を抑制する為、ソース領域及びドレ
イン領域を基板上に「かさ上げ」した構造を採りなが
ら、ソース領域及びドレイン領域とメタルのソース電極
及びドレイン電極との電気的なコンタクトをフィールド
絶縁膜上で行なうことを可能にする。 【構成】 フィールド絶縁膜２２が形成され且つ活性領
域が表出された基板２１に多結晶又はアモルファスのシ
リコン半導体層部分２３Ｐと単結晶シリコン半導体層部
分２３Ｓからなるシリコン半導体層２３を成長し、単結
晶シリコン半導体層部分２３Ｓにゲート電極２５を含む
ゲート部分を形成し、ゲート部分を間に挟んで単結晶シ
リコンのソース領域２８Ｓ及びドレイン領域２８Ｄと該
各領域に連なる多結晶又はアモルファスの引き出し線２
８Ｐを選択成長し、フィールド絶縁膜２２上で引き出し
線２８Ｐと接続するソース電極３０とドレイン電極３１
を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ソース領域及びドレイ
ン領域を基板上に形成した構造のＭＩＳ（ｍｅｔａｌ
ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電
界効果半導体装置を製造するのに好適な方法に関する。
ン領域を基板上に形成した構造のＭＩＳ（ｍｅｔａｌ
ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電
界効果半導体装置を製造するのに好適な方法に関する。
【０００２】一般に、ＭＩＳ電界効果半導体装置を小型
化した場合、短チャネル効果が発生するので、それを抑
制する為の手段が種々開発されている。その一つの手段
として、ソース領域及びドレイン領域を基板表面から基
板内にかけて形成するのではなく、「かさ上げ」と称し
て基板上に形成することが行なわれている。然しなが
ら、実験室段階ではともかく、実際には製造上に問題が
あり、製造ラインにのせて多量に生産するには改良され
なければならない点がある。
化した場合、短チャネル効果が発生するので、それを抑
制する為の手段が種々開発されている。その一つの手段
として、ソース領域及びドレイン領域を基板表面から基
板内にかけて形成するのではなく、「かさ上げ」と称し
て基板上に形成することが行なわれている。然しなが
ら、実験室段階ではともかく、実際には製造上に問題が
あり、製造ラインにのせて多量に生産するには改良され
なければならない点がある。
【０００３】
【従来の技術】図９は従来例を解説する為のＭＩＳ電界
効果半導体装置を表す要部切断側面図である。図に於い
て、１はｐ型シリコン（Ｓｉ）半導体基板、２はＳｉＯ
2 からなるフィールド絶縁膜、３はＳｉＯ2 からなるゲ
ート絶縁膜、４は多結晶シリコンからなるゲート電極、
５はＳｉＮからなる絶縁膜、６はＳｉＯ2 からなるサイ
ド・ウォール絶縁膜、７はｎ+ −ソース領域、８はｎ+
−ドレイン領域、９はＳｉＯ2からなる層間絶縁膜、１
０はソース電極、１１はドレイン電極をそれぞれ示して
いる。
効果半導体装置を表す要部切断側面図である。図に於い
て、１はｐ型シリコン（Ｓｉ）半導体基板、２はＳｉＯ
2 からなるフィールド絶縁膜、３はＳｉＯ2 からなるゲ
ート絶縁膜、４は多結晶シリコンからなるゲート電極、
５はＳｉＮからなる絶縁膜、６はＳｉＯ2 からなるサイ
ド・ウォール絶縁膜、７はｎ+ −ソース領域、８はｎ+
−ドレイン領域、９はＳｉＯ2からなる層間絶縁膜、１
０はソース電極、１１はドレイン電極をそれぞれ示して
いる。
【０００４】図から判るように、ｎ+ −ソース領域７及
びｎ+ −ドレイン領域８がｐ型Ｓｉ半導体基板１上に
「かさ上げ」されている。この構造は、ｎ+ −ソース領
域７及びｎ+ −ドレイン領域８を構成する為のＳｉ層を
選択成長法で成長させることで得られ、フィールド絶縁
膜２上には当該Ｓｉ層は成長されない。
びｎ+ −ドレイン領域８がｐ型Ｓｉ半導体基板１上に
「かさ上げ」されている。この構造は、ｎ+ −ソース領
域７及びｎ+ −ドレイン領域８を構成する為のＳｉ層を
選択成長法で成長させることで得られ、フィールド絶縁
膜２上には当該Ｓｉ層は成長されない。
【０００５】ここで、ｎ+ −ソース領域７及びｎ+ −ド
レイン領域８をＳｉ層の選択成長で形成する理由は、通
常の成長法で形成した場合、Ｓｉ層がゲート部分などに
も形成されることから、そのパターニングが厄介なこと
になり、また、その位置合わせ余裕が必要となるから素
子が大型化するなどの問題が発生することに依る。
レイン領域８をＳｉ層の選択成長で形成する理由は、通
常の成長法で形成した場合、Ｓｉ層がゲート部分などに
も形成されることから、そのパターニングが厄介なこと
になり、また、その位置合わせ余裕が必要となるから素
子が大型化するなどの問題が発生することに依る。
【０００６】
【発明が解決しようとする課題】図９に見られる構造の
ＭＩＳ電界効果半導体装置に於いては、メタルのソース
電極１０及びドレイン電極１１の電気的なコンタクトを
ｎ+ −ソース領域７及びｎ+ −ドレイン領域８上でとら
なければならず、その為の位置合わせが必要となること
から、ｎ+ −ソース領域７及びｎ+ −ドレイン領域８を
微細化することは難しい。
ＭＩＳ電界効果半導体装置に於いては、メタルのソース
電極１０及びドレイン電極１１の電気的なコンタクトを
ｎ+ −ソース領域７及びｎ+ −ドレイン領域８上でとら
なければならず、その為の位置合わせが必要となること
から、ｎ+ −ソース領域７及びｎ+ −ドレイン領域８を
微細化することは難しい。
【０００７】本発明は、短チャネル効果を抑制する為、
ソース領域及びドレイン領域を基板上に「かさ上げ」し
た構造を採りながら、ソース領域及びドレイン領域とメ
タルのソース電極及びドレイン電極との電気的なコンタ
クトをフィールド絶縁膜上で実施することを可能にしよ
うとする。
ソース領域及びドレイン領域を基板上に「かさ上げ」し
た構造を採りながら、ソース領域及びドレイン領域とメ
タルのソース電極及びドレイン電極との電気的なコンタ
クトをフィールド絶縁膜上で実施することを可能にしよ
うとする。
【０００８】
【課題を解決するための手段】図１は本発明の原理を解
説する為のＭＩＳ電界効果半導体装置を表す要部切断側
面図である。図に於いて、２１はｐ型Ｓｉ半導体基板、
２２はＳｉＯ2 からなるフィールド絶縁膜、２３はノン
ドープＳｉ半導体層、２３ＳはノンドープＳｉ半導体層
２３に於ける単結晶Ｓｉ半導体層部分、２３Ｐはノンド
ープＳｉ半導体層２３に於ける多結晶Ｓｉ半導体層部
分、２４はＳｉＯ2 からなるゲート絶縁膜、２５は多結
晶Ｓｉからなるゲート電極、２６はＳｉ3 Ｎ4 からなる
絶縁膜、２７はＳｉＯ2からなるサイド・ウォール絶縁
膜、２８は選択成長したＳｉ半導体層、２８Ｓはｎ+ −
ソース領域、２８Ｄはｎ+ −ドレイン領域、２８Ｐはｎ
+ −引き出し線、２９はＳｉＯ2 からなる絶縁膜、３０
はＴｉからなるソース電極、３１はＴｉからなるドレイ
ン電極、Ｓは電極コンタクト幅をそれぞれ示している。
説する為のＭＩＳ電界効果半導体装置を表す要部切断側
面図である。図に於いて、２１はｐ型Ｓｉ半導体基板、
２２はＳｉＯ2 からなるフィールド絶縁膜、２３はノン
ドープＳｉ半導体層、２３ＳはノンドープＳｉ半導体層
２３に於ける単結晶Ｓｉ半導体層部分、２３Ｐはノンド
ープＳｉ半導体層２３に於ける多結晶Ｓｉ半導体層部
分、２４はＳｉＯ2 からなるゲート絶縁膜、２５は多結
晶Ｓｉからなるゲート電極、２６はＳｉ3 Ｎ4 からなる
絶縁膜、２７はＳｉＯ2からなるサイド・ウォール絶縁
膜、２８は選択成長したＳｉ半導体層、２８Ｓはｎ+ −
ソース領域、２８Ｄはｎ+ −ドレイン領域、２８Ｐはｎ
+ −引き出し線、２９はＳｉＯ2 からなる絶縁膜、３０
はＴｉからなるソース電極、３１はＴｉからなるドレイ
ン電極、Ｓは電極コンタクト幅をそれぞれ示している。
【０００９】本発明のＭＩＳ電界効果半導体装置では、
図から明らかなように、ｎ+ −ソース領域２８Ｓ及びｎ
+ −ドレイン領域２８Ｄが「かさ上げ」構造になってい
て、しかも、Ａｌからなるソース電極３０及びドレイン
電極３１とは、フィールド絶縁膜２２の上方に在るｎ+
−引き出し線２８Ｐを介して導電接続されるようになっ
ていて、ｎ+ −ソース領域２８Ｓ及びｎ+ −ドレイン領
域２８Ｄに直接コンタクトする構成はとっていない。
図から明らかなように、ｎ+ −ソース領域２８Ｓ及びｎ
+ −ドレイン領域２８Ｄが「かさ上げ」構造になってい
て、しかも、Ａｌからなるソース電極３０及びドレイン
電極３１とは、フィールド絶縁膜２２の上方に在るｎ+
−引き出し線２８Ｐを介して導電接続されるようになっ
ていて、ｎ+ −ソース領域２８Ｓ及びｎ+ −ドレイン領
域２８Ｄに直接コンタクトする構成はとっていない。
【００１０】前記したところから、本発明に依るＭＩＳ
電界効果半導体装置に於いては、 （１）通常のフィールド絶縁膜（例えばフィールド絶縁
膜２２）が形成され且つ活性領域が表出された基板（例
えばｐ型Ｓｉ半導体基板２１）に前記フィールド絶縁膜
上では多結晶或いはアモルファスのシリコン半導体層
（例えば多結晶Ｓｉ半導体層部分２３Ｐ）であると共に
前記活性領域上では単結晶シリコン半導体層（例えば単
結晶Ｓｉ半導体層部分２３Ｓ）であるシリコン半導体層
（例えばＳｉ半導体層２３）を成長させる工程と、次い
で、前記活性領域上の単結晶シリコン半導体層にゲート
部分（例えばゲート絶縁膜２４、ゲート電極２５、絶縁
膜２６、サイド・ウォール絶縁膜２７）を形成してから
シリコン選択成長法を適用することに依って前記ゲート
部分を間に挟んで単結晶シリコンからなるソース領域
（例えばソース領域２８Ｓ）とドレイン領域（例えばド
レイン領域２８Ｄ）及びその各領域に対応して一体に連
なる多結晶或いはアモルファスのシリコンからなる引き
出し線（例えば引き出し線２８Ｐ）を形成する工程と、
次いで、前記フィールド絶縁膜上に在る多結晶或いはア
モルファスのシリコンからなる引き出し線とコンタクト
するソース電極（例えばソース電極３０）並びにドレイ
ン電極（例えばドレイン電極３１）を形成する工程とが
含まれてなることを特徴とするか、或いは、
電界効果半導体装置に於いては、 （１）通常のフィールド絶縁膜（例えばフィールド絶縁
膜２２）が形成され且つ活性領域が表出された基板（例
えばｐ型Ｓｉ半導体基板２１）に前記フィールド絶縁膜
上では多結晶或いはアモルファスのシリコン半導体層
（例えば多結晶Ｓｉ半導体層部分２３Ｐ）であると共に
前記活性領域上では単結晶シリコン半導体層（例えば単
結晶Ｓｉ半導体層部分２３Ｓ）であるシリコン半導体層
（例えばＳｉ半導体層２３）を成長させる工程と、次い
で、前記活性領域上の単結晶シリコン半導体層にゲート
部分（例えばゲート絶縁膜２４、ゲート電極２５、絶縁
膜２６、サイド・ウォール絶縁膜２７）を形成してから
シリコン選択成長法を適用することに依って前記ゲート
部分を間に挟んで単結晶シリコンからなるソース領域
（例えばソース領域２８Ｓ）とドレイン領域（例えばド
レイン領域２８Ｄ）及びその各領域に対応して一体に連
なる多結晶或いはアモルファスのシリコンからなる引き
出し線（例えば引き出し線２８Ｐ）を形成する工程と、
次いで、前記フィールド絶縁膜上に在る多結晶或いはア
モルファスのシリコンからなる引き出し線とコンタクト
するソース電極（例えばソース電極３０）並びにドレイ
ン電極（例えばドレイン電極３１）を形成する工程とが
含まれてなることを特徴とするか、或いは、
【００１１】（２）前記（１）に於いて、選択成長法を
適用して形成されるソース領域とドレイン領域及びその
各領域に対応して一体に連なる引き出し線がシリコン及
びゲルマニウムの混晶からなることを特徴とするか、或
いは、
適用して形成されるソース領域とドレイン領域及びその
各領域に対応して一体に連なる引き出し線がシリコン及
びゲルマニウムの混晶からなることを特徴とするか、或
いは、
【００１２】（３）前記（１）或いは（２）に於いて、
選択成長されたソース領域とドレイン領域及びその各領
域に対応して一体に連なる引き出し線上にシート抵抗を
低下させる為のメタル或いはそのシリサイドからなる被
膜を形成する工程が含まれてなることを特徴とする。
選択成長されたソース領域とドレイン領域及びその各領
域に対応して一体に連なる引き出し線上にシート抵抗を
低下させる為のメタル或いはそのシリサイドからなる被
膜を形成する工程が含まれてなることを特徴とする。
【００１３】
【作用】前記手段を採ることに依り、ソース領域及びド
レイン領域は選択成長に依って「かさ上げ」して形成さ
れ、従って、短チャネル効果を抑制できるのは勿論のこ
と、メタルのソース電極及びドレイン電極はフィールド
絶縁膜上に延在する引き出し線とコンタクトさせること
で前記選択成長したソース領域及びドレイン領域との導
電接続を行なうことができるから、ソース領域及びドレ
イン領域はコンタクトに関する制約を受けずに限界まで
小面積化することが可能である。
レイン領域は選択成長に依って「かさ上げ」して形成さ
れ、従って、短チャネル効果を抑制できるのは勿論のこ
と、メタルのソース電極及びドレイン電極はフィールド
絶縁膜上に延在する引き出し線とコンタクトさせること
で前記選択成長したソース領域及びドレイン領域との導
電接続を行なうことができるから、ソース領域及びドレ
イン領域はコンタクトに関する制約を受けずに限界まで
小面積化することが可能である。
【００１４】前記した電極コンタクト幅Ｓを０．４〔μ
ｍ〕とし、フィールド絶縁膜２２を形成した際に設けた
合わせマークに対する合わせ余裕が０．２５〔μｍ〕で
あるとすると、従来技術に依った場合には、ソース領域
或いはドレイン領域の幅として１．１５〔μｍ〕を必要
とするのであるが、本発明では０．６５〔μｍ〕である
に過ぎない。その結果、基板に対するソース領域及びド
レイン領域の接合容量は５７〔％〕に低減される。
ｍ〕とし、フィールド絶縁膜２２を形成した際に設けた
合わせマークに対する合わせ余裕が０．２５〔μｍ〕で
あるとすると、従来技術に依った場合には、ソース領域
或いはドレイン領域の幅として１．１５〔μｍ〕を必要
とするのであるが、本発明では０．６５〔μｍ〕である
に過ぎない。その結果、基板に対するソース領域及びド
レイン領域の接合容量は５７〔％〕に低減される。
【００１５】
【実施例】本発明の原理を解説する為に用いた図１のＭ
ＩＳ電界効果半導体装置を製造する工程を実施例として
説明する。図２乃至図８は本発明一実施例を解説する為
の工程要所に於けるＭＩＳ電界効果半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ詳
細に説明する。
ＩＳ電界効果半導体装置を製造する工程を実施例として
説明する。図２乃至図８は本発明一実施例を解説する為
の工程要所に於けるＭＩＳ電界効果半導体装置を表す要
部切断側面図であり、以下、これ等の図を参照しつつ詳
細に説明する。
【００１６】図２参照 ２−（１）通常の選択的熱酸化法（ｌｏｃａｌ ｏｘｉ
ｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）を
適用することに依り、面指数が（１００）、抵抗率が１
０〔Ω・cm〕のｐ型Ｓｉ半導体基板２１上に厚さが例え
ば５００〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜
２２を形成する。 ２−（２）選択的熱酸化を行なった際の耐酸化性マスク
として用いたＳｉ3 Ｎ4 膜などを剥離してＳｉ半導体基
板２１の活性領域を表出させる。
ｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）を
適用することに依り、面指数が（１００）、抵抗率が１
０〔Ω・cm〕のｐ型Ｓｉ半導体基板２１上に厚さが例え
ば５００〔ｎｍ〕のＳｉＯ2 からなるフィールド絶縁膜
２２を形成する。 ２−（２）選択的熱酸化を行なった際の耐酸化性マスク
として用いたＳｉ3 Ｎ4 膜などを剥離してＳｉ半導体基
板２１の活性領域を表出させる。
【００１７】図３参照 ３−（１）減圧気相エピタキシャル成長法を適用するこ
とに依って、厚さ例えば１００〔ｎｍ〕のノンドープＳ
ｉ半導体層２３を成長させる。尚、ここで成長させたＳ
ｉ半導体層２３は、Ｓｉ半導体基板２１上に成長された
単結晶Ｓｉ半導体層部分２３Ｓ及びフィールド絶縁膜２
２上に成長された多結晶Ｓｉ半導体層部分２３Ｐからな
っている。また、半導体層部分２３はアモルファスＳｉ
であっても良い。
とに依って、厚さ例えば１００〔ｎｍ〕のノンドープＳ
ｉ半導体層２３を成長させる。尚、ここで成長させたＳ
ｉ半導体層２３は、Ｓｉ半導体基板２１上に成長された
単結晶Ｓｉ半導体層部分２３Ｓ及びフィールド絶縁膜２
２上に成長された多結晶Ｓｉ半導体層部分２３Ｐからな
っている。また、半導体層部分２３はアモルファスＳｉ
であっても良い。
【００１８】図４参照 ４−（１）イオン注入法を適用することに依り、閾値電
圧Ｖthの制御用として、ノンドープＳｉ半導体層２３に
ホウ素イオンの打ち込みを行なう。このときの条件は、
加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例え
ば１×１０12〔cm-2〕とする。
圧Ｖthの制御用として、ノンドープＳｉ半導体層２３に
ホウ素イオンの打ち込みを行なう。このときの条件は、
加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例え
ば１×１０12〔cm-2〕とする。
【００１９】４−（２）熱酸化法を適用することに依
り、全面に厚さ例えば７〔ｎｍ〕のＳｉＯ2 からなるゲ
ート絶縁膜２４を形成する。 ４−（３）化学気相堆積法（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用すること
に依り、厚さ例えば１００〔ｎｍ〕の不純物含有多結晶
Ｓｉ膜を形成する。
り、全面に厚さ例えば７〔ｎｍ〕のＳｉＯ2 からなるゲ
ート絶縁膜２４を形成する。 ４−（３）化学気相堆積法（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）を適用すること
に依り、厚さ例えば１００〔ｎｍ〕の不純物含有多結晶
Ｓｉ膜を形成する。
【００２０】４−（４）ＣＶＤ法を適用することに依
り、厚さ例えば１００〔ｎｍ〕のＳｉ3 Ｎ4 からなる絶
縁膜２６を形成する。 ４−（５）リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをＣＨＦ3 （Ｓｉ3 Ｎ4 用）、
ＣＣｌ4 （多結晶Ｓｉ用）、ＣＨＦ3 （ＳｉＯ2 用）と
する反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、絶縁膜２６、工程４−（３）で形成した不純物多結
晶Ｓｉ膜、ゲート絶縁膜２４のエッチングを行なってゲ
ート・パターンを形成する。 尚、この工程を経ると、
工程４−（３）で形成した不純物含有多結晶Ｓｉ膜がゲ
ート電極２５となる。
り、厚さ例えば１００〔ｎｍ〕のＳｉ3 Ｎ4 からなる絶
縁膜２６を形成する。 ４−（５）リソグラフィ技術に於けるレジスト・プロセ
ス及びエッチング・ガスをＣＨＦ3 （Ｓｉ3 Ｎ4 用）、
ＣＣｌ4 （多結晶Ｓｉ用）、ＣＨＦ3 （ＳｉＯ2 用）と
する反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉ
ｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用することに依
り、絶縁膜２６、工程４−（３）で形成した不純物多結
晶Ｓｉ膜、ゲート絶縁膜２４のエッチングを行なってゲ
ート・パターンを形成する。 尚、この工程を経ると、
工程４−（３）で形成した不純物含有多結晶Ｓｉ膜がゲ
ート電極２５となる。
【００２１】図５参照 ５−（１）ＣＶＤ法を適用することに依り、厚さ例えば
１５０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２７を形成す
る。 ５−（２）エッチング・ガスをＣＨＦ3 とするＲＩＥ法
を適用することに依り、絶縁膜２７の異方性エッチング
を行なってメサ状をなすゲート部分の側壁に被着された
もののみを残してサイド・ウォールとする。
１５０〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２７を形成す
る。 ５−（２）エッチング・ガスをＣＨＦ3 とするＲＩＥ法
を適用することに依り、絶縁膜２７の異方性エッチング
を行なってメサ状をなすゲート部分の側壁に被着された
もののみを残してサイド・ウォールとする。
【００２２】図６参照 ６−（１）Ｓｉ選択成長法を適用することに依って、ゲ
ート部分上を除き、厚さ例えば１００〔ｎｍ〕のＳｉ半
導体層２８を形成する。尚、ここで成長させたＳｉ半導
体層２８は、単結晶Ｓｉ半導体層部分２３Ｓ上に成長さ
れた単結晶Ｓｉ半導体層部分及び多結晶Ｓｉ半導体層部
分２３Ｐ上に成長された多結晶或いはアモルファスＳｉ
半導体層部分からなっている。
ート部分上を除き、厚さ例えば１００〔ｎｍ〕のＳｉ半
導体層２８を形成する。尚、ここで成長させたＳｉ半導
体層２８は、単結晶Ｓｉ半導体層部分２３Ｓ上に成長さ
れた単結晶Ｓｉ半導体層部分及び多結晶Ｓｉ半導体層部
分２３Ｐ上に成長された多結晶或いはアモルファスＳｉ
半導体層部分からなっている。
【００２３】ここで選択成長させるＳｉは、ＳｉとＧｅ
との混晶に代替しても良く、そのようにした場合には、
キャリヤ移動度が高くなるのでスイッチング・スピード
は向上する。また、シート抵抗を低減する為、Ｓｉ半導
体層２８の表面にメタル或いはメタル・シリサイドの被
膜を形成するなどは任意である。
との混晶に代替しても良く、そのようにした場合には、
キャリヤ移動度が高くなるのでスイッチング・スピード
は向上する。また、シート抵抗を低減する為、Ｓｉ半導
体層２８の表面にメタル或いはメタル・シリサイドの被
膜を形成するなどは任意である。
【００２４】図７参照 ７−（１）イオン注入法を適用することに依り、イオン
加速エネルギを例えば２０〔ｋｅＶ〕、ドーズ量を例え
ば５×１０15〔cm-2〕としてＳｉ半導体層２８にＡｓイ
オンの打ち込みを行なう。これに依って、Ｓｉ半導体層
２８に於ける単結晶Ｓｉ半導体層部分はｎ+ −ソース領
域２８Ｓ及びｎ+ −ドレイン領域２８Ｄとなり、また、
多結晶或いはアモルファスＳｉ半導体層部分はｎ+ −引
き出し線２８Ｐとなる。
加速エネルギを例えば２０〔ｋｅＶ〕、ドーズ量を例え
ば５×１０15〔cm-2〕としてＳｉ半導体層２８にＡｓイ
オンの打ち込みを行なう。これに依って、Ｓｉ半導体層
２８に於ける単結晶Ｓｉ半導体層部分はｎ+ −ソース領
域２８Ｓ及びｎ+ −ドレイン領域２８Ｄとなり、また、
多結晶或いはアモルファスＳｉ半導体層部分はｎ+ −引
き出し線２８Ｐとなる。
【００２５】７−（２）リソグラフィ技術に於けるレジ
スト・プロセスを適用することに依ってフィールド絶縁
膜２２の上方のみを表出させるレジスト膜を形成する。 ７−（３）イオン注入法を適用することに依り、イオン
加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例え
ば５×１０15〔cm-2〕としてｎ+ −引き出し線２８Ｐ及
び多結晶Ｓｉ半導体層部分２３ＰにＰイオンの打ち込み
を行なう。
スト・プロセスを適用することに依ってフィールド絶縁
膜２２の上方のみを表出させるレジスト膜を形成する。 ７−（３）イオン注入法を適用することに依り、イオン
加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例え
ば５×１０15〔cm-2〕としてｎ+ −引き出し線２８Ｐ及
び多結晶Ｓｉ半導体層部分２３ＰにＰイオンの打ち込み
を行なう。
【００２６】７−（４）温度９００〔℃〕、時間約１５
〔分〕程度の熱処理を行なって、ドーパントを活性化す
る。
〔分〕程度の熱処理を行なって、ドーパントを活性化す
る。
【００２７】図８参照 ８−（１）通常のリソグラフィ技術を適用してｎ+ −引
き出し線２８Ｐを所要形状にパターニングする。尚、こ
のパターニングを行なう部分は図示されている箇所以外
のところであるから表されていない。 ８−（２）ＣＶＤ法を適用することに依り、厚さ例えば
３００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２９を形成す
る。
き出し線２８Ｐを所要形状にパターニングする。尚、こ
のパターニングを行なう部分は図示されている箇所以外
のところであるから表されていない。 ８−（２）ＣＶＤ法を適用することに依り、厚さ例えば
３００〔ｎｍ〕のＳｉＯ2 からなる絶縁膜２９を形成す
る。
【００２８】８−（３）リソグラフィ技術に於けるレジ
スト・プロセス及びエッチング・ガスをＣＨＦ3 とする
ＲＩＥ法を適用することに依り、絶縁膜２９の選択的エ
ッチングを行なってソース電極コンタクト窓、ドレイン
電極コンタクト窓、ゲート電極コンタクト窓を形成す
る。尚、ゲート電極コンタクト窓は図の切断面の関係で
現れていない。
スト・プロセス及びエッチング・ガスをＣＨＦ3 とする
ＲＩＥ法を適用することに依り、絶縁膜２９の選択的エ
ッチングを行なってソース電極コンタクト窓、ドレイン
電極コンタクト窓、ゲート電極コンタクト窓を形成す
る。尚、ゲート電極コンタクト窓は図の切断面の関係で
現れていない。
【００２９】８−（４）真空蒸着法及びリソグラフィ技
術を適用することに依り、厚さ例えば３００〔ｎｍ〕の
Ｔｉ膜からなるソース電極３０、ドレイン電極３１、そ
の他の電極・配線を形成して完成する。尚、図８に見ら
れる記号Ｓは電極コンタクト幅であって、例えば０．４
〔μｍ〕である。
術を適用することに依り、厚さ例えば３００〔ｎｍ〕の
Ｔｉ膜からなるソース電極３０、ドレイン電極３１、そ
の他の電極・配線を形成して完成する。尚、図８に見ら
れる記号Ｓは電極コンタクト幅であって、例えば０．４
〔μｍ〕である。
【００３０】本発明では、前記実施例の他に種々の改変
を行なうことができるので、その若干を例示する。 （１） ゲート電極２５の材料として多結晶Ｓｉの他に
高融点メタル及びそのシリサイドを使用することができ
る。 （２） ソース電極３０或いはドレイン電極３１の材料
としてＴｉの他にＡｌなどのメタルを用いることができ
る。
を行なうことができるので、その若干を例示する。 （１） ゲート電極２５の材料として多結晶Ｓｉの他に
高融点メタル及びそのシリサイドを使用することができ
る。 （２） ソース電極３０或いはドレイン電極３１の材料
としてＴｉの他にＡｌなどのメタルを用いることができ
る。
【００３１】（３） 基板２１として単なるＳｉ基板の
他にＳＯＩ基板や貼り合わせＳＯＩ基板を用いることが
できる。 （４） フィールド絶縁膜２２で囲まれたＳｉ半導体基
板２１に於けるキャリヤ濃度を１×１０18〔cm-3〕以上
にして、短チャネル効果を更に抑制することが可能であ
る。
他にＳＯＩ基板や貼り合わせＳＯＩ基板を用いることが
できる。 （４） フィールド絶縁膜２２で囲まれたＳｉ半導体基
板２１に於けるキャリヤ濃度を１×１０18〔cm-3〕以上
にして、短チャネル効果を更に抑制することが可能であ
る。
【００３２】（５） 単結晶Ｓｉ半導体層部分２３Ｓの
チャネル領域に於ける不純物濃度を１×１０17〔cm-3〕
以下にしてキャリヤの移動度を増加させることが可能で
ある。 （６） Ｓｉ半導体層を成長させる際、ジシラン（Ｓｉ
2 Ｈ6 ）をソース・ガスとし、成長温度を８００〔℃〕
以下にして行なう。このような低温成長を行なうと、フ
ィールド絶縁膜２２のエッジ近傍で発生するストレスに
起因するリーク電流が低減される。
チャネル領域に於ける不純物濃度を１×１０17〔cm-3〕
以下にしてキャリヤの移動度を増加させることが可能で
ある。 （６） Ｓｉ半導体層を成長させる際、ジシラン（Ｓｉ
2 Ｈ6 ）をソース・ガスとし、成長温度を８００〔℃〕
以下にして行なう。このような低温成長を行なうと、フ
ィールド絶縁膜２２のエッジ近傍で発生するストレスに
起因するリーク電流が低減される。
【００３３】（７） 前記（６）の成長を行なう場合に
紫外光を照射しつつ実施する。このようにすると、更な
る低温成長が可能となるので、前記（６）で謂うリーク
電流は一層低減することができる。 （８） 本発明はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）を製造する場合に適用することができる。
紫外光を照射しつつ実施する。このようにすると、更な
る低温成長が可能となるので、前記（６）で謂うリーク
電流は一層低減することができる。 （８） 本発明はＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）を製造する場合に適用することができる。
【００３４】
【発明の効果】本発明に依るＭＩＳ電界効果半導体装置
の製造方法に於いては、フィールド絶縁膜が形成され且
つ活性領域が表出された基板にフィールド絶縁膜上では
多結晶或いはアモルファスのシリコン半導体層であると
共に活性領域上では単結晶シリコン半導体層であるシリ
コン半導体層を成長させ、活性領域上の単結晶シリコン
半導体層にゲート部分を形成してから、それを間に挟ん
で単結晶シリコンからなるソース領域とドレイン領域及
びその各領域に対応して一体に連なる多結晶或いはアモ
ルファスのシリコンからなる引き出し線を形成し、フィ
ールド絶縁膜上に在る多結晶或いはアモルファスのシリ
コンからなる引き出し線とコンタクトするソース電極及
びドレイン電極を形成する。
の製造方法に於いては、フィールド絶縁膜が形成され且
つ活性領域が表出された基板にフィールド絶縁膜上では
多結晶或いはアモルファスのシリコン半導体層であると
共に活性領域上では単結晶シリコン半導体層であるシリ
コン半導体層を成長させ、活性領域上の単結晶シリコン
半導体層にゲート部分を形成してから、それを間に挟ん
で単結晶シリコンからなるソース領域とドレイン領域及
びその各領域に対応して一体に連なる多結晶或いはアモ
ルファスのシリコンからなる引き出し線を形成し、フィ
ールド絶縁膜上に在る多結晶或いはアモルファスのシリ
コンからなる引き出し線とコンタクトするソース電極及
びドレイン電極を形成する。
【００３５】前記構成を採ることに依り、ソース領域及
びドレイン領域は選択成長に依って「かさ上げ」して形
成され、従って、短チャネル効果を抑制できるのは勿論
のこと、メタルのソース電極及びドレイン電極はフィー
ルド絶縁膜上に延在する引き出し線とコンタクトさせる
ことで前記選択成長したソース領域及びドレイン領域と
の導電接続を行なうことができるから、ソース領域及び
ドレイン領域はコンタクトに関する制約を受けずに限界
まで小面積化することが可能である。
びドレイン領域は選択成長に依って「かさ上げ」して形
成され、従って、短チャネル効果を抑制できるのは勿論
のこと、メタルのソース電極及びドレイン電極はフィー
ルド絶縁膜上に延在する引き出し線とコンタクトさせる
ことで前記選択成長したソース領域及びドレイン領域と
の導電接続を行なうことができるから、ソース領域及び
ドレイン領域はコンタクトに関する制約を受けずに限界
まで小面積化することが可能である。
【００３６】前記した電極コンタクト幅Ｓを０．４〔μ
ｍ〕とし、フィールド絶縁膜２２を形成した際に設けた
合わせマークに対する合わせ余裕が０．２５〔μｍ〕で
あるとすると、従来技術に依った場合には、ソース領域
或いはドレイン領域の幅として１．１５〔μｍ〕を必要
とするのであるが、本発明では０．６５〔μｍ〕である
に過ぎない。その結果、基板に対するソース領域及びド
レイン領域の接合容量は５７〔％〕に低減される。
ｍ〕とし、フィールド絶縁膜２２を形成した際に設けた
合わせマークに対する合わせ余裕が０．２５〔μｍ〕で
あるとすると、従来技術に依った場合には、ソース領域
或いはドレイン領域の幅として１．１５〔μｍ〕を必要
とするのであるが、本発明では０．６５〔μｍ〕である
に過ぎない。その結果、基板に対するソース領域及びド
レイン領域の接合容量は５７〔％〕に低減される。
【図１】本発明の原理を解説する為のＭＩＳ電界効果半
導体装置を表す要部切断側面図である。
導体装置を表す要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図３】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図４】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図５】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図６】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図７】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図８】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
るＭＩＳ電界効果半導体装置を表す要部切断側面図であ
る。
【図９】従来例を解説する為のＭＩＳ電界効果半導体装
置を表す要部切断側面図である。
置を表す要部切断側面図である。
２１ ｐ型Ｓｉ半導体基板 ２２ ＳｉＯ2 からなるフィールド絶縁膜 ２３ ノンドープＳｉ半導体層 ２３Ｓ ノンドープＳｉ半導体層２３に於ける単結晶Ｓ
ｉ半導体層部分 ２３Ｐ ノンドープＳｉ半導体層２３に於ける多結晶Ｓ
ｉ半導体層部分 ２４ ＳｉＯ2 からなるゲート絶縁膜 ２５ 多結晶Ｓｉからなるゲート電極 ２６ Ｓｉ3 Ｎ4 からなる絶縁膜 ２７ ＳｉＯ2 からなるサイド・ウォール絶縁膜 ２８ 選択成長したＳｉ半導体層 ２８Ｓ ｎ+ −ソース領域 ２８Ｄ ｎ+ −ドレイン領域 ２８Ｐ ｎ+ −引き出し線 ２９ ＳｉＯ2 からなる絶縁膜 ３０ Ｔｉからなるソース電極 ３１ Ｔｉからなるドレイン電極 Ｓ 電極コンタクト幅
ｉ半導体層部分 ２３Ｐ ノンドープＳｉ半導体層２３に於ける多結晶Ｓ
ｉ半導体層部分 ２４ ＳｉＯ2 からなるゲート絶縁膜 ２５ 多結晶Ｓｉからなるゲート電極 ２６ Ｓｉ3 Ｎ4 からなる絶縁膜 ２７ ＳｉＯ2 からなるサイド・ウォール絶縁膜 ２８ 選択成長したＳｉ半導体層 ２８Ｓ ｎ+ −ソース領域 ２８Ｄ ｎ+ −ドレイン領域 ２８Ｐ ｎ+ −引き出し線 ２９ ＳｉＯ2 からなる絶縁膜 ３０ Ｔｉからなるソース電極 ３１ Ｔｉからなるドレイン電極 Ｓ 電極コンタクト幅
Claims (3)
- 【請求項１】通常のフィールド絶縁膜が形成され且つ活
性領域が表出された基板に前記フィールド絶縁膜上では
多結晶或いはアモルファスのシリコン半導体層であると
共に前記活性領域上では単結晶シリコン半導体層である
シリコン半導体層を成長させる工程と、 次いで、前記活性領域上の単結晶シリコン半導体層にゲ
ート部分を形成してからシリコン選択成長法を適用する
ことに依って前記ゲート部分を間に挟んで単結晶シリコ
ンからなるソース領域とドレイン領域及びその各領域に
対応して一体に連なる多結晶或いはアモルファスのシリ
コンからなる引き出し線を形成する工程と、 次いで、前記フィールド絶縁膜上に在る多結晶或いはア
モルファスのシリコンからなる引き出し線とコンタクト
するソース電極並びにドレイン電極を形成する工程とが
含まれてなることを特徴とするＭＩＳ電界効果半導体装
置の製造方法。 - 【請求項２】選択成長法を適用して形成されるソース領
域とドレイン領域及びその各領域に対応して一体に連な
る引き出し線がシリコン及びゲルマニウムの混晶からな
ることを特徴とする請求項１記載のＭＩＳ電界効果半導
体装置の製造方法。 - 【請求項３】選択成長されたソース領域とドレイン領域
及びその各領域に対応して一体に連なる引き出し線上に
シート抵抗を低下させる為のメタル或いはそのシリサイ
ドからなる被膜を形成する工程が含まれてなることを特
徴とする請求項１或いは請求項２記載のＭＩＳ電界効果
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04235539A JP3138841B2 (ja) | 1992-09-03 | 1992-09-03 | Ｍｉｓ電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04235539A JP3138841B2 (ja) | 1992-09-03 | 1992-09-03 | Ｍｉｓ電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684939A true JPH0684939A (ja) | 1994-03-25 |
| JP3138841B2 JP3138841B2 (ja) | 2001-02-26 |
Family
ID=16987483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04235539A Expired - Fee Related JP3138841B2 (ja) | 1992-09-03 | 1992-09-03 | Ｍｉｓ電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3138841B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0936676A2 (en) * | 1997-12-30 | 1999-08-18 | Texas Instruments Inc. | MOS field effect transistors and its method of fabrication |
| US6127232A (en) * | 1997-12-30 | 2000-10-03 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions |
| JP2001057428A (ja) * | 1999-06-30 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子の製造方法 |
| EP1274134A2 (en) * | 2001-07-04 | 2003-01-08 | Matsushita Electric Industrial Co., Ltd. | MOS transistor and its fabrication method |
-
1992
- 1992-09-03 JP JP04235539A patent/JP3138841B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0936676A2 (en) * | 1997-12-30 | 1999-08-18 | Texas Instruments Inc. | MOS field effect transistors and its method of fabrication |
| EP0936676A3 (en) * | 1997-12-30 | 1999-12-15 | Texas Instruments Inc. | MOS field effect transistors and its method of fabrication |
| US6127232A (en) * | 1997-12-30 | 2000-10-03 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions |
| US6180978B1 (en) | 1997-12-30 | 2001-01-30 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions |
| JP2001057428A (ja) * | 1999-06-30 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体素子の製造方法 |
| EP1274134A2 (en) * | 2001-07-04 | 2003-01-08 | Matsushita Electric Industrial Co., Ltd. | MOS transistor and its fabrication method |
| EP1274134A3 (en) * | 2001-07-04 | 2006-11-02 | Matsushita Electric Industrial Co., Ltd. | MOS transistor and its fabrication method |
Also Published As
| Publication number | Publication date |
|---|---|
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