JP3587868B2 - 薄膜トランジスタの製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000010408 film Substances 0.000 claims description 62
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 6
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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Description
【０００１】
【産業上の利用分野】
本発明は、薄膜トランジスタの製造方法に関し、特にゲート絶縁膜とアクティブ層間の界面特性（たとえば、接着力、格子破壊、不純物流入等）を向上させるに適当するようにしたものである。
【０００２】
【従来の技術】
一般に、薄膜トランジスタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）または密着イメージセンサ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）等のスイッチング素子として広く用いられている。
【０００３】
薄膜トランジスタは、高速に動作しなければならないが、これを可能とするには、ゲート絶縁膜と半導体層の界面特性が良く、かつ、半導体層のキャリア移動度が高くなければならない。
【０００４】
従来の薄膜トランジスタの製造方法を添付図面を参照して説明する。図１乃至図２は薄膜トランジスタの工程断面図である。
【０００５】
まず、図１（ａ）に示すように、ガラスまたは石英のような絶縁性透明基板１の全面アクティブ層（ａｃｔｉｖｅ ｌａｙｅｒ）として使用されるポリシリコン層２を蒸着する。
【０００６】
図１（ｂ）に示すように、アクティブ領域にのみ残るように、ホトリソグラフィーとエッチング工程によりポリシリコン層２をパターニングし、全面にゲート絶縁膜３とゲート電極として用いた導電性物質４を順次形成する。
【０００７】
図１（ｃ）に示すように、ホトレジスト５を用いてゲート電極領域を画定し、ホトレジスト５をマスクとして不要な電導性物質４を除去することにより、ゲート電極４ａを形成する。ゲート電極４ａをマスクとしてポリシリコン２に不純物イオンを注入してゲート電極４ａの両側のポリシリコン２にソース領域とドレイン領域２ａ、２ｂを形成する。
【０００８】
図１（ｄ）に示すように、全面に保護膜６を蒸着し、図１（ｅ）に示すように、ソース領域とドレイン領域２ａ、２ｂが露出されるように、保護膜６およびゲート絶縁膜３を選択的に除去してコンタクトホールを形成した後、ソース領域２ａおよびドレイン領域２ｂに連結されるようにソース領域とドレイン電極７を形成する。
【０００９】
しかしながら、従来技術は次のような欠点がある。
【００１０】
１．ポリシリコン２を蒸着しアクティブ領域を形成した後ゲート絶縁膜３を形成するので、ポリシリコン２のパターニング時に種種の不純物が流入され、パターニング後にもホトレジストが残留するのでゲート絶縁膜３とアクティブ領域であるポリシリコン２間の界面特性が悪化する。
【００１１】
２．ゲート電極４ａを形成した後該ゲート電極をマスクとしてポリシリコンにイオン注入されるため、１０００Å以上にもなる厚さののゲート絶縁膜３上を介してポリシリコンにイオン注入するために高エネルギーの印加が必要となる。また、ソース領域とドレイン領域に達するイオン量を正確に調節し難い。
【００１２】
したがって、高速に動作する薄膜トランジスタを得ることには難い問題点があった。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、アクティブ層とゲート絶縁膜間の界面特性が良い、すなわち、特性の改善された薄膜トランジスタの単純化された製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、絶縁性透明基板上にアクティブ層である半導体層、第１ゲート絶縁膜、第２ゲート絶縁膜を順次蒸着する工程と、アクティブパターン用マスクを利用してアクティブ領域のみ第２ゲート絶縁膜が残るようにパターニングする工程と、パターニングされた第２ゲート絶縁膜をマスクとして前記アクティブ領域以外の部分の半導体層を全部酸化させて外の領域から隔離する工程と、画定されたアクティブ領域の上側の第２ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして半導体層に不純物のイオン注入を行ってソース領域とドレイン領域を形成する工程と、全面に保護膜を形成する工程と、前記ソース領域とドレイン領域が露出されるようにコンタクトホールを形成する工程と、コンタクトホールを通じてソース領域とドレイン領域と連結されるようにソース領域とドレイン電極をそれぞれ形成する工程と、を含む。
【００１５】
【実施例】
本発明を添付図面に基づいて説明する。
【００１６】
図３−５は本発明の薄膜トランジスタの工程断面図である。本発明の薄膜トランジスタの製造方法は、図３（ａ）に示すように、基板（ガラス基板または絶縁性基板）１上にアクティブ層として用いられるポリシリコン２を形成する。
【００１７】
図３（ｂ）、（ｃ）に示すように、ポリシリコン２上に第１、第２ゲート絶縁膜として用いられる酸化膜８と窒化シリコン膜９を順次蒸着する。この時厚さ５０Å〜３００ÅでＣＶＤ法または熱酸化により酸化膜８を形成し、酸化膜８上に厚さ３００Å〜１０００Åの窒化シリコン膜９を熱ＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤにより蒸着する。
【００１８】
図４（ｄ）に示すように、窒化シリコン膜９上にホトレジスト５を蒸着し、アクティブ領域のパターンニング用マスクを利用して露光および現像してアクティブ領域を画定し、これを利用して不要部分の窒化シリコン膜９をエッチングして除去する。
【００１９】
図４（ｅ）に示すように、アクティブ層の隔離領域を形成するために、前記窒化シリコン膜９をマスクとして窒化シリコン膜９の除去された部分のポリシリコン２を乾式または湿式法により熱酸化して熱酸化膜１０を形成し、その後、ホトレジスト５を除去する。この時、アクティブ層の隔離領域が完全に形成される時まで、ポリシリコン２を酸化する。図５（ｆ）に示すように、全面にゲート電極として用いた導電性物質４を蒸着し、図５（ｇ）に示すように、導電性物質４上にホトレジスト１１を蒸着し、ゲート電極マスクを利用して露光および現像してゲート領域を画定し、ホトレジスト１１をマスクとして利用して露出された導電性物質４と窒化シリコン膜９をパターニングしてゲート電極４ａを形成する。
【００２０】
そして、この状態で、ゲート電極４ａをマスクとして利用してアクティブ領域のポリシリコン２に適当なエネルギーとドーズ（Ｄｏｓｅ）量でイオン注入してソース領域とドレイン領域２ａ、２ｂを形成する。この時、所望するチャネルのタイプに応じてＰ形またはＮ形にイオン注入する。
【００２１】
図５（ｈ）に示すように、ホトレジスト１１を除去し、全面に保護膜６を形成した後前記ソース領域とドレイン領域２ａ、２ｂが露出するように保護膜６と酸化膜８を選択的に除去してコンタクトホールを形成し、ソース領域とドレイン領域２ａ、２ｂと連結されるように、メタル７を蒸着した後パターニングしてソース領域とドレイン電極を形成して、トランジスタを完成させる。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、先にアクティブ領域をパターニングしないで、ゲート絶縁膜を２層構造とし、上層のゲート絶縁膜（窒化シリコン膜）をパターニングしてアクティブ領域を画定し、アクティブ領域が露出されない状態で、パターニングされたゲート絶縁膜をマスクとして利用してアクティブ領域以外の部分を絶縁させることにより、アクティブ層のパターニング後に残留するホトレジスト問題を解決することができ、不純物の流入によるアクティブ領域とゲート絶縁膜間の界面特性の低下を防止するのみならず、ゲート絶縁膜を酸化膜と窒化膜とからなる２層構造として、ソース領域とドレイン領域の窒化シリコン膜をエッチングした後、ソース領域とドレイン領域を形成するためのイオン注入により、相対的にソース領域とドレイン領域のゲート絶縁膜が薄いので、ソース領域とドレイン領域の形成工程が容易になるなどの効果がある。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタの製造工程の断面図である。
【図２】図１に示した工程に続く工程の断面図である。
【図３】本発明の薄膜トランジスタ工程断面図である。
【図４】図３に示した工程に続く工程の断面図である。
【図５】図４に示した工程に続く工程の断面図である。
【符号の説明】
１ 基板
２ ポリシリコン
４ ゲート電極
５、１１ ホトレジスト
６ 保護膜
７ メタル
８、１０ 酸化膜
９ 窒化シリコン膜
【産業上の利用分野】
本発明は、薄膜トランジスタの製造方法に関し、特にゲート絶縁膜とアクティブ層間の界面特性（たとえば、接着力、格子破壊、不純物流入等）を向上させるに適当するようにしたものである。
【０００２】
【従来の技術】
一般に、薄膜トランジスタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）または密着イメージセンサ（Ｃｏｎｔａｃｔ Ｉｍａｇｅ Ｓｅｎｓｏｒ）等のスイッチング素子として広く用いられている。
【０００３】
薄膜トランジスタは、高速に動作しなければならないが、これを可能とするには、ゲート絶縁膜と半導体層の界面特性が良く、かつ、半導体層のキャリア移動度が高くなければならない。
【０００４】
従来の薄膜トランジスタの製造方法を添付図面を参照して説明する。図１乃至図２は薄膜トランジスタの工程断面図である。
【０００５】
まず、図１（ａ）に示すように、ガラスまたは石英のような絶縁性透明基板１の全面アクティブ層（ａｃｔｉｖｅ ｌａｙｅｒ）として使用されるポリシリコン層２を蒸着する。
【０００６】
図１（ｂ）に示すように、アクティブ領域にのみ残るように、ホトリソグラフィーとエッチング工程によりポリシリコン層２をパターニングし、全面にゲート絶縁膜３とゲート電極として用いた導電性物質４を順次形成する。
【０００７】
図１（ｃ）に示すように、ホトレジスト５を用いてゲート電極領域を画定し、ホトレジスト５をマスクとして不要な電導性物質４を除去することにより、ゲート電極４ａを形成する。ゲート電極４ａをマスクとしてポリシリコン２に不純物イオンを注入してゲート電極４ａの両側のポリシリコン２にソース領域とドレイン領域２ａ、２ｂを形成する。
【０００８】
図１（ｄ）に示すように、全面に保護膜６を蒸着し、図１（ｅ）に示すように、ソース領域とドレイン領域２ａ、２ｂが露出されるように、保護膜６およびゲート絶縁膜３を選択的に除去してコンタクトホールを形成した後、ソース領域２ａおよびドレイン領域２ｂに連結されるようにソース領域とドレイン電極７を形成する。
【０００９】
しかしながら、従来技術は次のような欠点がある。
【００１０】
１．ポリシリコン２を蒸着しアクティブ領域を形成した後ゲート絶縁膜３を形成するので、ポリシリコン２のパターニング時に種種の不純物が流入され、パターニング後にもホトレジストが残留するのでゲート絶縁膜３とアクティブ領域であるポリシリコン２間の界面特性が悪化する。
【００１１】
２．ゲート電極４ａを形成した後該ゲート電極をマスクとしてポリシリコンにイオン注入されるため、１０００Å以上にもなる厚さののゲート絶縁膜３上を介してポリシリコンにイオン注入するために高エネルギーの印加が必要となる。また、ソース領域とドレイン領域に達するイオン量を正確に調節し難い。
【００１２】
したがって、高速に動作する薄膜トランジスタを得ることには難い問題点があった。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、アクティブ層とゲート絶縁膜間の界面特性が良い、すなわち、特性の改善された薄膜トランジスタの単純化された製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上記の目的を達成するために、本発明によれば、絶縁性透明基板上にアクティブ層である半導体層、第１ゲート絶縁膜、第２ゲート絶縁膜を順次蒸着する工程と、アクティブパターン用マスクを利用してアクティブ領域のみ第２ゲート絶縁膜が残るようにパターニングする工程と、パターニングされた第２ゲート絶縁膜をマスクとして前記アクティブ領域以外の部分の半導体層を全部酸化させて外の領域から隔離する工程と、画定されたアクティブ領域の上側の第２ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして半導体層に不純物のイオン注入を行ってソース領域とドレイン領域を形成する工程と、全面に保護膜を形成する工程と、前記ソース領域とドレイン領域が露出されるようにコンタクトホールを形成する工程と、コンタクトホールを通じてソース領域とドレイン領域と連結されるようにソース領域とドレイン電極をそれぞれ形成する工程と、を含む。
【００１５】
【実施例】
本発明を添付図面に基づいて説明する。
【００１６】
図３−５は本発明の薄膜トランジスタの工程断面図である。本発明の薄膜トランジスタの製造方法は、図３（ａ）に示すように、基板（ガラス基板または絶縁性基板）１上にアクティブ層として用いられるポリシリコン２を形成する。
【００１７】
図３（ｂ）、（ｃ）に示すように、ポリシリコン２上に第１、第２ゲート絶縁膜として用いられる酸化膜８と窒化シリコン膜９を順次蒸着する。この時厚さ５０Å〜３００ÅでＣＶＤ法または熱酸化により酸化膜８を形成し、酸化膜８上に厚さ３００Å〜１０００Åの窒化シリコン膜９を熱ＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤにより蒸着する。
【００１８】
図４（ｄ）に示すように、窒化シリコン膜９上にホトレジスト５を蒸着し、アクティブ領域のパターンニング用マスクを利用して露光および現像してアクティブ領域を画定し、これを利用して不要部分の窒化シリコン膜９をエッチングして除去する。
【００１９】
図４（ｅ）に示すように、アクティブ層の隔離領域を形成するために、前記窒化シリコン膜９をマスクとして窒化シリコン膜９の除去された部分のポリシリコン２を乾式または湿式法により熱酸化して熱酸化膜１０を形成し、その後、ホトレジスト５を除去する。この時、アクティブ層の隔離領域が完全に形成される時まで、ポリシリコン２を酸化する。図５（ｆ）に示すように、全面にゲート電極として用いた導電性物質４を蒸着し、図５（ｇ）に示すように、導電性物質４上にホトレジスト１１を蒸着し、ゲート電極マスクを利用して露光および現像してゲート領域を画定し、ホトレジスト１１をマスクとして利用して露出された導電性物質４と窒化シリコン膜９をパターニングしてゲート電極４ａを形成する。
【００２０】
そして、この状態で、ゲート電極４ａをマスクとして利用してアクティブ領域のポリシリコン２に適当なエネルギーとドーズ（Ｄｏｓｅ）量でイオン注入してソース領域とドレイン領域２ａ、２ｂを形成する。この時、所望するチャネルのタイプに応じてＰ形またはＮ形にイオン注入する。
【００２１】
図５（ｈ）に示すように、ホトレジスト１１を除去し、全面に保護膜６を形成した後前記ソース領域とドレイン領域２ａ、２ｂが露出するように保護膜６と酸化膜８を選択的に除去してコンタクトホールを形成し、ソース領域とドレイン領域２ａ、２ｂと連結されるように、メタル７を蒸着した後パターニングしてソース領域とドレイン電極を形成して、トランジスタを完成させる。
【００２２】
【発明の効果】
以上説明したように、本発明によれば、先にアクティブ領域をパターニングしないで、ゲート絶縁膜を２層構造とし、上層のゲート絶縁膜（窒化シリコン膜）をパターニングしてアクティブ領域を画定し、アクティブ領域が露出されない状態で、パターニングされたゲート絶縁膜をマスクとして利用してアクティブ領域以外の部分を絶縁させることにより、アクティブ層のパターニング後に残留するホトレジスト問題を解決することができ、不純物の流入によるアクティブ領域とゲート絶縁膜間の界面特性の低下を防止するのみならず、ゲート絶縁膜を酸化膜と窒化膜とからなる２層構造として、ソース領域とドレイン領域の窒化シリコン膜をエッチングした後、ソース領域とドレイン領域を形成するためのイオン注入により、相対的にソース領域とドレイン領域のゲート絶縁膜が薄いので、ソース領域とドレイン領域の形成工程が容易になるなどの効果がある。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタの製造工程の断面図である。
【図２】図１に示した工程に続く工程の断面図である。
【図３】本発明の薄膜トランジスタ工程断面図である。
【図４】図３に示した工程に続く工程の断面図である。
【図５】図４に示した工程に続く工程の断面図である。
【符号の説明】
１ 基板
２ ポリシリコン
４ ゲート電極
５、１１ ホトレジスト
６ 保護膜
７ メタル
８、１０ 酸化膜
９ 窒化シリコン膜
Claims (5)
- 絶縁性透明基板上にアクティブ層である半導体層、第１ゲート絶縁膜、第２ゲート絶縁膜を順次蒸着して形成する工程と、
アクティブ領域のパターン用マスクを利用してアクティブ領域のみに第２ゲート絶縁膜が残るように第2ゲート絶縁膜をパターニングする工程と、
パターニングされた第２ゲート絶縁膜をマスクとして前記アクティブ領域以外の部分の半導体層を全部酸化させて隔離する工程と、
画定されたアクティブ領域上層の第２ゲート絶縁膜上に導電性物質及びホトレジストを形成する工程と；
そのホトレジストをマスクとしてその導電性物質及びその第２絶縁膜をパターニングして、ゲート電極及び第２ゲート絶縁膜を形成する工程と；
ゲート電極をマスクとして半導体層に前記第１ゲート絶縁膜を介して不純物のイオン注入を行ってソース領域とドレイン領域を形成する工程と、
前記フォトレジスト膜を除去する工程と、
全面に保護膜を形成する工程と、
ソース領域とドレイン領域が露出するように前記保護膜及び第１ゲート絶縁膜を選択的に除去してコンタクトホールを形成する工程と、
コンタクトホールを通じてソース領域とドレイン領域と連結されるようにソース電極とドレイン電極を形成する工程と、
を含む、薄膜トランジスタの製造方法。 - 第１ゲート絶縁膜は、酸化膜（ＳｉＯ２）で形成し、第２ゲート絶縁膜は、窒化シリコン膜で形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 半導体層は、ポリシリコンで形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 第１ゲート絶縁膜は、５０〜３００Åの厚みで形成することを特徴とする請求項１又は請求項２に記載の薄膜トランジスタの製造方法。
- 第２ゲート絶縁膜は、３００〜１０００Åの厚みで形成すること特徴とする請求項１又は請求項２に記載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-21925 | 1992-11-20 | ||
| KR920021925 | 1992-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077157A JPH077157A (ja) | 1995-01-10 |
| JP3587868B2 true JP3587868B2 (ja) | 2004-11-10 |
Family
ID=19343563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28509593A Expired - Fee Related JP3587868B2 (ja) | 1992-11-20 | 1993-11-15 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5362661A (ja) |
| JP (1) | JP3587868B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960000225B1 (ko) * | 1991-08-26 | 1996-01-03 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 절연게이트형 반도체장치의 제작방법 |
| JP2905680B2 (ja) * | 1993-12-20 | 1999-06-14 | シャープ株式会社 | 薄膜トランジスターの製造方法 |
| KR0146202B1 (ko) * | 1995-06-12 | 1998-11-02 | 김광호 | 액정 디스플레이 패널 박막 트랜지스터의 액티브 영역의 엘디디 구조를 형성하는 제조 방법 |
| US6746959B2 (en) * | 1996-07-26 | 2004-06-08 | Lg Philips Lcd Co., Ltd. | Liquid crystal display and method |
| US9960278B2 (en) | 2011-04-06 | 2018-05-01 | Yuhei Sato | Manufacturing method of semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3974515A (en) * | 1974-09-12 | 1976-08-10 | Rca Corporation | IGFET on an insulating substrate |
| US4104087A (en) * | 1977-04-07 | 1978-08-01 | The United States Of America As Represented By The Secretary Of The Air Force | Method for fabricating MNOS memory circuits |
| US4587711A (en) * | 1978-05-26 | 1986-05-13 | Rockwell International Corporation | Process for high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4419812A (en) * | 1982-08-23 | 1983-12-13 | Ncr Corporation | Method of fabricating an integrated circuit voltage multiplier containing a parallel plate capacitor |
| JPS5976473A (ja) * | 1982-10-26 | 1984-05-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
-
1993
- 1993-11-15 US US08/152,330 patent/US5362661A/en not_active Expired - Lifetime
- 1993-11-15 JP JP28509593A patent/JP3587868B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5362661A (en) | 1994-11-08 |
| JPH077157A (ja) | 1995-01-10 |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040415 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R371 | Transfer withdrawn |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R360 | Written notification for declining of transfer of rights |
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| LAPS | Cancellation because of no payment of annual fees | ||
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