JP2001057428A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 しきい値電圧調節用イオン注入層より一層高
くて均一な濃度のカウンタドープトボロン層を形成する
ことができ、素子のチャネル特性を改善することのでき
る半導体素子の製造方法を提供する。 【解決手段】 シリコン基板２１に素子分離膜２２を形
成し、ボロンのドープされた選択的エピタキシャル成長
膜２３を形成した後、ゲート酸化膜２４、ゲート電極２
５及びマスク酸化膜２６を順次形成する。パターニング
されたゲート構造の側壁に酸化膜２７及び窒化膜２８の
二重スペーサを形成し、露出したシリコン基板２１上に
選択的エピタキシャル成長膜２９を形成して、これを介
してイオン注入を行ない、熱処理してエレベイテッドソ
ースＳ及びドレイン領域Ｄが形成することによりチャネ
ル特性の向上した埋込みチャネル素子を形成する。
くて均一な濃度のカウンタドープトボロン層を形成する
ことができ、素子のチャネル特性を改善することのでき
る半導体素子の製造方法を提供する。 【解決手段】 シリコン基板２１に素子分離膜２２を形
成し、ボロンのドープされた選択的エピタキシャル成長
膜２３を形成した後、ゲート酸化膜２４、ゲート電極２
５及びマスク酸化膜２６を順次形成する。パターニング
されたゲート構造の側壁に酸化膜２７及び窒化膜２８の
二重スペーサを形成し、露出したシリコン基板２１上に
選択的エピタキシャル成長膜２９を形成して、これを介
してイオン注入を行ない、熱処理してエレベイテッドソ
ースＳ及びドレイン領域Ｄが形成することによりチャネ
ル特性の向上した埋込みチャネル素子を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に選択的エピタキシャル成長(Selective E
pitaxial Growth：以下、「ＳＥＧ」という)技術を用い
てエレベイテッドソース／ドレイン(Elevated Source/D
rain：ＥＳＤ)構造を形成する際、ゲート酸化膜の下部
に均一で高い濃度のボロンがドープされた選択的エピタ
キシャル成長膜を形成することにより、素子の短チャネ
ル効果を改善し得る半導体素子の製造方法に関する。
法に係り、特に選択的エピタキシャル成長(Selective E
pitaxial Growth：以下、「ＳＥＧ」という)技術を用い
てエレベイテッドソース／ドレイン(Elevated Source/D
rain：ＥＳＤ)構造を形成する際、ゲート酸化膜の下部
に均一で高い濃度のボロンがドープされた選択的エピタ
キシャル成長膜を形成することにより、素子の短チャネ
ル効果を改善し得る半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来の自己整列エピタキシャルシリコン
スリバー(Self-aligned Epitaxial Silicon Sliver：以
下、「ＳＥＳＳ」という)を有する埋込みチャネルＰＭ
ＯＳエレベイテッドソース／ドレイン構造の半導体素子
は、イオン注入によるしきい値電圧Ｖｔ調節方法はその
まま使用する一方、ファシット(facet)を可及的抑制し
て、チャネルに隣接した接合の深さを容易に減少させる
ことにより素子の短チャネル特性を向上させることがで
きる。
スリバー(Self-aligned Epitaxial Silicon Sliver：以
下、「ＳＥＳＳ」という)を有する埋込みチャネルＰＭ
ＯＳエレベイテッドソース／ドレイン構造の半導体素子
は、イオン注入によるしきい値電圧Ｖｔ調節方法はその
まま使用する一方、ファシット(facet)を可及的抑制し
て、チャネルに隣接した接合の深さを容易に減少させる
ことにより素子の短チャネル特性を向上させることがで
きる。
【０００３】図１ａ乃至図１ｄは従来の半導体素子の製
造方法を説明するため順次に示した素子の断面図であ
り、ＰＭＯＳ素子を形成する場合を例にとって説明する
と、次の通りである。
造方法を説明するため順次に示した素子の断面図であ
り、ＰＭＯＳ素子を形成する場合を例にとって説明する
と、次の通りである。
【０００４】図１ａはシリコン基板１１に素子分離膜１
２を形成し、ＰＭＯＳ形成のためにＮ型ウェルを形成し
た状態を示す。
２を形成し、ＰＭＯＳ形成のためにＮ型ウェルを形成し
た状態を示す。
【０００５】図１ｂはしきい値電圧Ｖｔ調節のためのイ
オン注入工程を行ない、しきい値電圧調節用イオン注入
領域１３を形成した後、ゲート酸化膜１４を成長させ、
全体構造上にゲート電極１５及びマスク酸化膜１６を順
次形成した後、マスク酸化膜１６、ゲート電極１５及び
ゲート酸化膜１４をパターニングした状態を示す。
オン注入工程を行ない、しきい値電圧調節用イオン注入
領域１３を形成した後、ゲート酸化膜１４を成長させ、
全体構造上にゲート電極１５及びマスク酸化膜１６を順
次形成した後、マスク酸化膜１６、ゲート電極１５及び
ゲート酸化膜１４をパターニングした状態を示す。
【０００６】次に、図１ｃに示すように、全体構造上に
酸化膜及び窒化膜を順次に形成し、全面エッチング工程
を行なって、パターニングされた構造の側壁に酸化膜ス
ペーサ１７及び窒化膜スペーサ１８からなる二重スペー
サの構造を形成する。その後、露出したシリコン基板１
１上に化学気相成長法でエピタキシャル層１９を選択的
に成長させる。エピタキシャル層１９の成長時にはＳＥ
ＳＳ（Ａ）側に自己整列的なシリコン成長がなされる。
酸化膜及び窒化膜を順次に形成し、全面エッチング工程
を行なって、パターニングされた構造の側壁に酸化膜ス
ペーサ１７及び窒化膜スペーサ１８からなる二重スペー
サの構造を形成する。その後、露出したシリコン基板１
１上に化学気相成長法でエピタキシャル層１９を選択的
に成長させる。エピタキシャル層１９の成長時にはＳＥ
ＳＳ（Ａ）側に自己整列的なシリコン成長がなされる。
【０００７】図１ｄはイオン注入工程を行ない、熱処理
を施してドーパントを活性化させることにより、注入さ
れたドーパントが基板内に少々拡散するようにしてエレ
ベイテッドソースＳ及びドレインＤ領域を形成した状態
を示す。
を施してドーパントを活性化させることにより、注入さ
れたドーパントが基板内に少々拡散するようにしてエレ
ベイテッドソースＳ及びドレインＤ領域を形成した状態
を示す。
【０００８】このような方法で埋込みＰＭＯＳエレベイ
テッドソース／ドレイン構造を形成する場合には、ファ
シットＢの発生を可及的抑制しているため、チャネルに
隣接した接合（Ｓ、Ｄ）の深さを容易に減少させること
ができる。これにより、素子の短チャネル特性がある程
度向上することは事実であるが、イオン注入されたしき
い値電圧のプロファイルは既存の素子と殆ど差がない。
即ち、このような構造ではチャネルエンジニアリングで
ない接合エンジニアリングによって短チャネル特性が改
善される。
テッドソース／ドレイン構造を形成する場合には、ファ
シットＢの発生を可及的抑制しているため、チャネルに
隣接した接合（Ｓ、Ｄ）の深さを容易に減少させること
ができる。これにより、素子の短チャネル特性がある程
度向上することは事実であるが、イオン注入されたしき
い値電圧のプロファイルは既存の素子と殆ど差がない。
即ち、このような構造ではチャネルエンジニアリングで
ない接合エンジニアリングによって短チャネル特性が改
善される。
【０００９】素子の集積度がさらに増加すると、このよ
うな接合エンジニアリングのみでは短チャネル特性を改
善することが限界であるという問題点が生じる。よっ
て、チャネルエンジニアリングによってチャネル特性を
根本的に改善する方法が要求されている。
うな接合エンジニアリングのみでは短チャネル特性を改
善することが限界であるという問題点が生じる。よっ
て、チャネルエンジニアリングによってチャネル特性を
根本的に改善する方法が要求されている。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、ウェル形成後しきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル層をインサイチュで成
長させることにより、しきい値電圧調節用イオン注入層
より一層高くて均一な濃度のカウンタドープトボロン層
を形成することができ、素子のチャネル特性を改善する
ことのできる半導体素子の製造方法を提供することにあ
る。
は、ウェル形成後しきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル層をインサイチュで成
長させることにより、しきい値電圧調節用イオン注入層
より一層高くて均一な濃度のカウンタドープトボロン層
を形成することができ、素子のチャネル特性を改善する
ことのできる半導体素子の製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体素子の製造方法は、シリコン基板
に素子分離膜を形成し、ＰＭＯＳ素子を形成するための
ｎ型ウェル領域を形成する段階と、ボロンのドープされ
た選択的エピタキシャル成長膜を形成する段階と、全体
構造上にゲート酸化膜、ゲート電極及びマスク酸化膜を
順次形成した後、選択された領域のマスク酸化膜、ゲー
ト電極及びゲート酸化膜をパターニングしてゲート領域
を確保する段階と、全体構造上に酸化膜及び窒化膜を形
成し、全面エッチング工程を行なって、パターニングさ
れた構造の側壁に酸化膜スペーサ及び窒化膜スペーサの
二重スペーサを形成する段階と、露出した前記シリコン
基板上に選択的エピタキシャル成長膜を形成する段階
と、前記選択的エピタキシャル成長膜を介してイオン注
入工程を行ない、熱処理してドーパントが前記シリコン
基板内に拡散してエレベイテッドソース及びドレイン領
域が形成される段階とを含んでなることを特徴とする。
の本発明に係る半導体素子の製造方法は、シリコン基板
に素子分離膜を形成し、ＰＭＯＳ素子を形成するための
ｎ型ウェル領域を形成する段階と、ボロンのドープされ
た選択的エピタキシャル成長膜を形成する段階と、全体
構造上にゲート酸化膜、ゲート電極及びマスク酸化膜を
順次形成した後、選択された領域のマスク酸化膜、ゲー
ト電極及びゲート酸化膜をパターニングしてゲート領域
を確保する段階と、全体構造上に酸化膜及び窒化膜を形
成し、全面エッチング工程を行なって、パターニングさ
れた構造の側壁に酸化膜スペーサ及び窒化膜スペーサの
二重スペーサを形成する段階と、露出した前記シリコン
基板上に選択的エピタキシャル成長膜を形成する段階
と、前記選択的エピタキシャル成長膜を介してイオン注
入工程を行ない、熱処理してドーパントが前記シリコン
基板内に拡散してエレベイテッドソース及びドレイン領
域が形成される段階とを含んでなることを特徴とする。
【００１２】
【発明の実施の形態】本発明は、ＭＯＳ形成のためのウ
ェル領域形成後、ゲート酸化膜を形成する前、インサイ
チュでボロンのドープされたエピタキシャル成長膜を選
択的に形成し、これを用いてチャネルしきい値電圧を調
節する。この方法は既存のイオン注入によって形成され
たしきい値電圧調節層より一層高くて均一な濃度で表面
にカウンタドープトボロン層が形成できるようにする。
これにより、チャネル領域におけるしきい値電圧プロフ
ァイルが一層シャープになり、結果的にチャネル及び接
合エンジニアリング（engineering）の組合せによって
素子の短チャネル特性が更に改善された素子を製作する
ことができる。
ェル領域形成後、ゲート酸化膜を形成する前、インサイ
チュでボロンのドープされたエピタキシャル成長膜を選
択的に形成し、これを用いてチャネルしきい値電圧を調
節する。この方法は既存のイオン注入によって形成され
たしきい値電圧調節層より一層高くて均一な濃度で表面
にカウンタドープトボロン層が形成できるようにする。
これにより、チャネル領域におけるしきい値電圧プロフ
ァイルが一層シャープになり、結果的にチャネル及び接
合エンジニアリング（engineering）の組合せによって
素子の短チャネル特性が更に改善された素子を製作する
ことができる。
【００１３】以下、添付図に基づいて本発明を詳細に説
明する。
明する。
【００１４】図２ａ乃至図２ｄは本発明に係る半導体素
子の製造方法を説明するため順次に示した素子の断面図
であり、ＰＭＯＳ素子を形成する場合を例にとって説明
する。
子の製造方法を説明するため順次に示した素子の断面図
であり、ＰＭＯＳ素子を形成する場合を例にとって説明
する。
【００１５】図２ａはシリコン基板２１に素子分離膜２
２を形成し、ＰＭＯＳ素子を形成するためのｎ型ウェル
を形成した状態を示す。ｎ型ウェル領域は燐（Ｐ）イオ
ンを８００乃至１２００ＫｅＶで１×１０１３乃至３×
１０１３ion/cm２でイオン注入した後、ファーネスを用
いて９００乃至１０００℃で２５乃至３５分間熱処理し
てドーパントを活性化させることにより形成される。
２を形成し、ＰＭＯＳ素子を形成するためのｎ型ウェル
を形成した状態を示す。ｎ型ウェル領域は燐（Ｐ）イオ
ンを８００乃至１２００ＫｅＶで１×１０１３乃至３×
１０１３ion/cm２でイオン注入した後、ファーネスを用
いて９００乃至１０００℃で２５乃至３５分間熱処理し
てドーパントを活性化させることにより形成される。
【００１６】図２ｂに示すように、シリコン基板２１上
に成長された自然酸化膜を除去するための洗浄工程を行
ない、チャネルのしきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル成長膜２３を形成した
後、ゲート酸化膜２４を成長させる。洗浄工程はエクス
サイチュとインサイチュの連続工程で行なう。エクスサ
イチュで行なう場合にはＲＣＡ洗浄或いはＵＶ-Ｏ３洗
浄と、ＨＦ浸漬(dipping)との混合工程を利用し、イン
サイチュで行なう場合には８００乃至９００℃の温度で
１乃至５分間水素ベークを行なう。その次に、全体構造
上にゲート電極２５及びマスク酸化膜２６を順次形成し
た後、選択された領域のマスク酸化膜２６、ゲート電極
２５及びゲート酸化膜２４をパターニングしてゲート領
域を確保する。ボロンがドープされた選択的エピタキシ
ャル成長膜２３は低圧化学気相成長法を用いてインサイ
チュで形成し、膜厚１００乃至２００Åとなるように
し、ボロンのドーピング濃度は３×１０１２乃至７×１
０１２ion/cm２とする。また、蒸着ガスとしてはジクロ
ロシランＤＣＳと塩酸ＨＣｌを使用するが、ＤＣＳの流
量は３０乃至３００ｓｃｃｍとし、ＨＣｌの流量は３０
乃至２００ｓｃｃｍとし、ドーピングのためにジボラン
(diborane)Ｂ２Ｈ６を約１００乃至３００ｓｃｃｍ程度
流してやる。この際、蒸着圧力は５乃至５０Ｔｏｒｒと
し、蒸着温度は７５０乃至９５０℃とする。
に成長された自然酸化膜を除去するための洗浄工程を行
ない、チャネルのしきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル成長膜２３を形成した
後、ゲート酸化膜２４を成長させる。洗浄工程はエクス
サイチュとインサイチュの連続工程で行なう。エクスサ
イチュで行なう場合にはＲＣＡ洗浄或いはＵＶ-Ｏ３洗
浄と、ＨＦ浸漬(dipping)との混合工程を利用し、イン
サイチュで行なう場合には８００乃至９００℃の温度で
１乃至５分間水素ベークを行なう。その次に、全体構造
上にゲート電極２５及びマスク酸化膜２６を順次形成し
た後、選択された領域のマスク酸化膜２６、ゲート電極
２５及びゲート酸化膜２４をパターニングしてゲート領
域を確保する。ボロンがドープされた選択的エピタキシ
ャル成長膜２３は低圧化学気相成長法を用いてインサイ
チュで形成し、膜厚１００乃至２００Åとなるように
し、ボロンのドーピング濃度は３×１０１２乃至７×１
０１２ion/cm２とする。また、蒸着ガスとしてはジクロ
ロシランＤＣＳと塩酸ＨＣｌを使用するが、ＤＣＳの流
量は３０乃至３００ｓｃｃｍとし、ＨＣｌの流量は３０
乃至２００ｓｃｃｍとし、ドーピングのためにジボラン
(diborane)Ｂ２Ｈ６を約１００乃至３００ｓｃｃｍ程度
流してやる。この際、蒸着圧力は５乃至５０Ｔｏｒｒと
し、蒸着温度は７５０乃至９５０℃とする。
【００１７】このような方法でしきい値電圧調節層を形
成する場合には、イオン注入によってしきい値電圧調節
層を形成した場合よりシャープなプロファイルを有する
しきい値電圧特性を得ることができる。
成する場合には、イオン注入によってしきい値電圧調節
層を形成した場合よりシャープなプロファイルを有する
しきい値電圧特性を得ることができる。
【００１８】図２ｃに示すように、全体構造上に酸化膜
及び窒化膜を形成し、全面エッチング工程を行なって、
パターニングされた構造の側壁に酸化膜スペーサ２７及
び窒化膜スペーサ２８の二重スペーサを形成する。ここ
で、酸化膜は膜厚１００乃至３００Åに形成し、窒化膜
は膜厚２００乃至５００Åに形成する。その後、化学気
相成長法で露出されたシリコン基板２１上に選択的にエ
ピタキシャル膜２９を成長させる。この選択的エピタキ
シャル成長膜２９はアンドープトシリコン膜であり、８
００乃至２０００Åの厚さに形成する。選択的エピタキ
シャル成長膜２９は化学気相成長法を用いてインサイチ
ュで形成し、蒸着ガスとしてはジクロロシランＤＣＳと
塩酸ＨＣｌを使用するが、ＤＣＳの流量は３０乃至３０
０ｓｃｃｍとし、ＨＣｌの流量は３０乃至２００ｓｃｃ
ｍとする。更に、蒸着圧力は５乃至５０Ｔｏｒｒとし、
蒸着温度は７５０乃至９５０℃とする。
及び窒化膜を形成し、全面エッチング工程を行なって、
パターニングされた構造の側壁に酸化膜スペーサ２７及
び窒化膜スペーサ２８の二重スペーサを形成する。ここ
で、酸化膜は膜厚１００乃至３００Åに形成し、窒化膜
は膜厚２００乃至５００Åに形成する。その後、化学気
相成長法で露出されたシリコン基板２１上に選択的にエ
ピタキシャル膜２９を成長させる。この選択的エピタキ
シャル成長膜２９はアンドープトシリコン膜であり、８
００乃至２０００Åの厚さに形成する。選択的エピタキ
シャル成長膜２９は化学気相成長法を用いてインサイチ
ュで形成し、蒸着ガスとしてはジクロロシランＤＣＳと
塩酸ＨＣｌを使用するが、ＤＣＳの流量は３０乃至３０
０ｓｃｃｍとし、ＨＣｌの流量は３０乃至２００ｓｃｃ
ｍとする。更に、蒸着圧力は５乃至５０Ｔｏｒｒとし、
蒸着温度は７５０乃至９５０℃とする。
【００１９】選択的エピタキシャル成長膜２９の形成
時、ＳＥＳＳ（Ｃ）側へ自己整列的なシリコン成長がな
される。選択的エピタキシャル成長膜２９を形成する
前、表面の自然酸化膜などを除去するための洗浄工程を
行なう。洗浄工程はエクスサイチュとインサイチュの連
続工程で行なう。エクスサイチュで行なう場合にはＲＣ
Ａ洗浄或いはＵＶ-Ｏ３洗浄と、ＨＦ浸漬(dipping)との
混合工程を利用し、インサイチュで行なう場合には８０
０乃至９００℃の温度で１乃至５分間水素ベークを行な
う。
時、ＳＥＳＳ（Ｃ）側へ自己整列的なシリコン成長がな
される。選択的エピタキシャル成長膜２９を形成する
前、表面の自然酸化膜などを除去するための洗浄工程を
行なう。洗浄工程はエクスサイチュとインサイチュの連
続工程で行なう。エクスサイチュで行なう場合にはＲＣ
Ａ洗浄或いはＵＶ-Ｏ３洗浄と、ＨＦ浸漬(dipping)との
混合工程を利用し、インサイチュで行なう場合には８０
０乃至９００℃の温度で１乃至５分間水素ベークを行な
う。
【００２０】図２ｄはイオン注入工程を行ない、イオン
注入されたドーパントを活性化させるために熱処理する
ことにより、ドーパントがシリコン基板２１内にやや拡
散してエレベイテッドソースＳ及びドレインＤ領域が形
成された状態を示す素子の断面図である。ソースＳ及び
ドレインＤ領域を形成するためのイオン注入時にはドー
パントをＢＦ２として１０乃至６０ＫｅＶで１×１０１
５乃至５×１０１５ion/cm２程度の高濃度でドープす
る。
注入されたドーパントを活性化させるために熱処理する
ことにより、ドーパントがシリコン基板２１内にやや拡
散してエレベイテッドソースＳ及びドレインＤ領域が形
成された状態を示す素子の断面図である。ソースＳ及び
ドレインＤ領域を形成するためのイオン注入時にはドー
パントをＢＦ２として１０乃至６０ＫｅＶで１×１０１
５乃至５×１０１５ion/cm２程度の高濃度でドープす
る。
【００２１】図３はエピタキシャル成長チャネル適用有
無によるボロンの集中度とボロンドーピングの深さとの
関係を示すグラフであり、図４はエピタキシャル成長チ
ャネル適用有無によるチャネル長さとしきい値電圧との
関係を示すグラフである。また、図５はエピタキシャル
成長チャネル適用有無によるチャネル長さと飽和電流密
度との関係を示すグラフであり、図６はエピタキシャル
成長チャネル適用有無によるチャネル長さとチャネルパ
ンチスルー電圧との関係を示すグラフである。
無によるボロンの集中度とボロンドーピングの深さとの
関係を示すグラフであり、図４はエピタキシャル成長チ
ャネル適用有無によるチャネル長さとしきい値電圧との
関係を示すグラフである。また、図５はエピタキシャル
成長チャネル適用有無によるチャネル長さと飽和電流密
度との関係を示すグラフであり、図６はエピタキシャル
成長チャネル適用有無によるチャネル長さとチャネルパ
ンチスルー電圧との関係を示すグラフである。
【００２２】図３から分かるように、ボロンドーピング
濃度を比較する場合、本発明のようにエピタキシャル成
長チャネル構造とエレベイテッドソース／ドレイン構造
を同時に適用（３２）すると、既存のイオン注入によっ
てしきい値電圧層が形成されたもの（３１）より一層シ
ャープで薄いチャネル層を形成することができる。図４
乃至図６においても同様に、エピタキシャル成長チャネ
ル構造とエレベイテッドソース／ドレイン構造を同時に
適用した場合（４２、５２、６２）にはエレベイテッド
ソース／ドレイン構造のみを適用した場合（４１、５
１、６１）と比較してしきい値電圧のロールオフ(roll-
off)特性が多少向上し、且つほぼ同様の飽和電流密度下
でも０．２μｍ以下においてパンチスルー特性が著しく
改善されたことが分かる。
濃度を比較する場合、本発明のようにエピタキシャル成
長チャネル構造とエレベイテッドソース／ドレイン構造
を同時に適用（３２）すると、既存のイオン注入によっ
てしきい値電圧層が形成されたもの（３１）より一層シ
ャープで薄いチャネル層を形成することができる。図４
乃至図６においても同様に、エピタキシャル成長チャネ
ル構造とエレベイテッドソース／ドレイン構造を同時に
適用した場合（４２、５２、６２）にはエレベイテッド
ソース／ドレイン構造のみを適用した場合（４１、５
１、６１）と比較してしきい値電圧のロールオフ(roll-
off)特性が多少向上し、且つほぼ同様の飽和電流密度下
でも０．２μｍ以下においてパンチスルー特性が著しく
改善されたことが分かる。
【００２３】結果的に、チャネル及び接合エンジニアリ
ングを同時に適用することにより、チャネル特性の向上
した埋込みチャネル(Buried ChannelＭＯＳ素子を形成
することができる。
ングを同時に適用することにより、チャネル特性の向上
した埋込みチャネル(Buried ChannelＭＯＳ素子を形成
することができる。
【００２４】
【発明の効果】上述したように、本発明はＳＥＳＳ構造
を有する埋込みチャネルＰＭＯＳエレベイテッドソース
／ドレイン構造が接合エンジニアリング(engineering)
によって短チャネル特性を向上させることに対し、ゲー
ト酸化膜を形成する前にインサイチュでボロンがドープ
された選択的エピタキシャル層を成長させ、これを用い
てチャネルしきい値電圧を調節することにより、一層高
くて均一な濃度のカウンタドープトボロン層を作ること
ができる。これにより、チャネルにおけるしきい値電圧
プロファイルが更にシャープであって、チャネル及び接
合エンジニアリングの組合せによって一層向上した短チ
ャネル特性を有する素子を製造し得るという効果があ
る。
を有する埋込みチャネルＰＭＯＳエレベイテッドソース
／ドレイン構造が接合エンジニアリング(engineering)
によって短チャネル特性を向上させることに対し、ゲー
ト酸化膜を形成する前にインサイチュでボロンがドープ
された選択的エピタキシャル層を成長させ、これを用い
てチャネルしきい値電圧を調節することにより、一層高
くて均一な濃度のカウンタドープトボロン層を作ること
ができる。これにより、チャネルにおけるしきい値電圧
プロファイルが更にシャープであって、チャネル及び接
合エンジニアリングの組合せによって一層向上した短チ
ャネル特性を有する素子を製造し得るという効果があ
る。
【図１】図１ａ乃至図１ｄは従来の半導体素子の製造方
法を説明するため順次に示した素子の断面図である。
法を説明するため順次に示した素子の断面図である。
【図２】図２ａ乃至図２ｄは本発明に係る半導体素子の
製造方法を説明するため順次に示した素子の断面図であ
る。
製造方法を説明するため順次に示した素子の断面図であ
る。
【図３】エピタキシャル成長チャネル適用有無によるボ
ロン集中度とボロンドーピング深さとの関係を示すグラ
フである。
ロン集中度とボロンドーピング深さとの関係を示すグラ
フである。
【図４】エピタキシャル成長チャネル適用有無によるチ
ャネル長さとしきい値電圧との関係を示すグラフであ
る。
ャネル長さとしきい値電圧との関係を示すグラフであ
る。
【図５】エピタキシャル成長チャネル適用有無によるチ
ャネル長さと飽和電流密度との関係を示すグラフであ
る。
ャネル長さと飽和電流密度との関係を示すグラフであ
る。
【図６】エピタキシャル成長チャネル適用有無によるチ
ャネル長さとチャネルパンチスルー電圧との関係を示す
グラフである。
ャネル長さとチャネルパンチスルー電圧との関係を示す
グラフである。
２１ シリコン基板 ２２ 素子分離膜 ２３ ボロンがドープされた選択的エピタキシャル成長
膜 ２４ ゲート酸化膜 ２５ ゲート電極 ２６ マスク酸化膜 ２７ 酸化膜スペーサ ２８ 窒化膜スペーサ ２９ 選択的エピタキシャル成長膜 Ａ，Ｃ ＳＥＳＳ Ｂ ファシット Ｓ ソース Ｄ ドレイン
膜 ２４ ゲート酸化膜 ２５ ゲート電極 ２６ マスク酸化膜 ２７ 酸化膜スペーサ ２８ 窒化膜スペーサ ２９ 選択的エピタキシャル成長膜 Ａ，Ｃ ＳＥＳＳ Ｂ ファシット Ｓ ソース Ｄ ドレイン
Claims (25)
- 【請求項１】 シリコン基板に素子分離膜を形成し、Ｐ
ＭＯＳ素子を形成するためのｎ型ウェル領域を形成する
段階と、 前記シリコン基板上にボロンのドープされた選択的エピ
タキシャル成長膜を形成する段階と、 全体構造上にゲート酸化膜、ゲート電極及びマスク酸化
膜を順次形成した後、選択された領域のマスク酸化膜、
ゲート電極及びゲート酸化膜をパターニングしてゲート
領域を確保する段階と、 全体構造上に酸化膜及び窒化膜を形成し、全面エッチン
グ工程を行なって、パターニングされた構造の側壁に酸
化膜スペーサ及び窒化膜スペーサの二重スペーサを形成
する段階と、 前記露出したシリコン基板上に選択的エピタキシャル成
長膜を形成する段階と、 前記選択的エピタキシャル成長膜を介してイオン注入工
程を行ない、熱処理してドーパントが前記シリコン基板
内に拡散してエレベイテッドソース／ドレイン領域が形
成される段階とを含んでなることを特徴とする半導体素
子の製造方法。 - 【請求項２】 前記ｎ型ウェル領域は８００乃至１２０
０ＫｅＶで１×１０１３乃至３×１０１３ion/cm２によ
って燐イオン注入した後、ファーネスを用いて９００乃
至１０００℃で２５乃至３５分間熱処理して形成するこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記ボロンがドープされた選択的エピタ
キシャル成長膜は低圧化学気相成長法を用いて形成する
ことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項４】 前記ボロンがドープされた選択的エピタ
キシャル成長膜はインサイチュで形成することを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項５】 前記ボロンがドープされた選択的エピタ
キシャル成長膜は膜厚１００乃至２００Åに形成するこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項６】 前記ボロンがドープされた選択的エピタ
キシャル成長膜はボロンのドーピング濃度を３×１０１
２乃至７×１０１２ion/cm２として形成することを特徴
とする請求項１記載の半導体素子の製造方法。 - 【請求項７】 前記ボロンがドープされたエピタキシャ
ル成長膜はジクロロシランと塩酸を蒸着ガスとして使用
することを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項８】 前記ジクロロシランの流量は３０乃至３
００ｓｃｃｍとし、前記塩酸の流量は３０乃至２００ｓ
ｃｃｍとすることを特徴とする請求項７記載の半導体素
子の製造方法。 - 【請求項９】 前記ボロンがドープされた選択的エピタ
キシャル成長膜は膜厚１００乃至３００ｓｃｃｍのジボ
ランをドーピングガスとして使用することを特徴とする
請求項１記載の半導体素子の製造方法。 - 【請求項１０】 前記ボロンがドープされた選択的エピ
タキシャル成長膜は５乃至５０Ｔｏｒｒの圧力条件及び
７５０乃至９５０℃の温度条件で形成することを特徴と
する請求項１記載の半導体素子の製造方法。 - 【請求項１１】 前記酸化膜は膜厚１００乃至３００Å
に形成し、前記窒化膜は膜厚２００乃至５００Åに形成
することを特徴とする請求項１記載の半導体素子の製造
方法。 - 【請求項１２】 前記二重スペーサの形成後、シリコン
基板に成長された選択的エピタキシャル成長膜はアンド
ープトシリコン膜であることを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項１３】 前記選択的エピタキシャル成長膜は膜
厚８００乃至２０００Åに形成することを特徴とする請
求項１２記載の半導体素子の製造方法。 - 【請求項１４】 前記選択的エピタキシャル成長膜は低
圧化学気相成長法を用いてインサイチュで形成すること
を特徴とする請求項１２記載の半導体素子の製造方法。 - 【請求項１５】 前記選択的エピタキシャル成長膜はジ
クロロシランと塩酸を蒸着ガスとして用いて形成するこ
とを特徴とする請求項１２記載の半導体素子の製造方
法。 - 【請求項１６】 前記ジクロロシランの流量は３０乃至
３００ｓｃｃｍとし、塩酸の流量は３０乃至２００ｓｃ
ｃｍとすることを特徴とする請求項１５記載の半導体素
子の製造方法。 - 【請求項１７】 前記選択的エピタキシャル成長膜は５
乃至５０Ｔｏｒｒの圧力条件と７５０乃至９５０℃の温
度条件で形成することを特徴とする請求項１２記載の半
導体素子の製造方法。 - 【請求項１８】 前記ソース及びドレイン領域を形成す
るためのイオン注入時にはドーパントとしてＢＦ２を用
いて１０乃至６０ＫｅＶで１×１０１５乃至５×１０１
５ion/cm２の濃度で注入することを特徴とする請求項１
記載の半導体素子の製造方法。 - 【請求項１９】 前記ｎ型ウェル領域形成後、前記シリ
コン基板上に成長された自然酸化膜を除去するための１
次洗浄工程を行ない、前記二重スペーサ形成の後、露出
した全面に対して２次洗浄工程を行なう段階をさらに含
むことを特徴とする請求項１記載の半導体素子の製造方
法。 - 【請求項２０】 前記１次洗浄工程は、エクスサイチュ
或いはインサイチュで行なうことを特徴とする請求項１
９記載の半導体素子の製造方法。 - 【請求項２１】 前記１次洗浄工程はＲＣＡ洗浄或いは
ＵＶ-Ｏ３洗浄と、ＨＦ浸漬との混合工程を用いてエク
スサイチュ方式で行なうことを特徴とする請求項１９記
載の半導体素子の製造方法。 - 【請求項２２】 前記１次洗浄工程は８００乃至９００
℃の温度で１乃至５分間水素ベークを行なうインサイチ
ュ方式で行なうことを特徴とする請求項１９記載の半導
体素子の製造方法。 - 【請求項２３】 前記２次洗浄工程はエクスサイチュ或
いはインサイチュで行なうことを特徴とする請求項１９
記載の半導体素子の製造方法。 - 【請求項２４】 前記２次洗浄工程はＲＣＡ洗浄或いは
ＵＶ-Ｏ３洗浄と、ＨＦ浸漬との混合工程を用いたエク
スサイチュ方式で行なうことを特徴とする請求項１９記
載の半導体素子の製造方法。 - 【請求項２５】 前記２次洗浄工程は８００乃至９００
℃の温度で１乃至５分間水素ベークを行なうインサイチ
ュ方式で行なうことを特徴とする請求項１９記載の半導
体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025760A KR100301246B1 (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 제조 방법 |
| KR99-25760 | 1999-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001057428A true JP2001057428A (ja) | 2001-02-27 |
Family
ID=19597676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000194452A Pending JP2001057428A (ja) | 1999-06-30 | 2000-06-28 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6376318B1 (ja) |
| JP (1) | JP2001057428A (ja) |
| KR (1) | KR100301246B1 (ja) |
| TW (1) | TW466598B (ja) |
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