JP2001057428A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JP2001057428A JP2000194452A JP2000194452A JP2001057428A JP 2001057428 A JP2001057428 A JP 2001057428A JP 2000194452 A JP2000194452 A JP 2000194452A JP 2000194452 A JP2000194452 A JP 2000194452A JP 2001057428 A JP2001057428 A JP 2001057428A
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selective epitaxial
forming
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Seiko Ri
政 昊 李
Seung-Chul Ri
承 哲 李
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Abstract

(57)【要約】 (修正有) 【課題】 しきい値電圧調節用イオン注入層より一層高
くて均一な濃度のカウンタドープトボロン層を形成する
ことができ、素子のチャネル特性を改善することのでき
る半導体素子の製造方法を提供する。 【解決手段】 シリコン基板21に素子分離膜22を形
成し、ボロンのドープされた選択的エピタキシャル成長
膜23を形成した後、ゲート酸化膜24、ゲート電極2
5及びマスク酸化膜26を順次形成する。パターニング
されたゲート構造の側壁に酸化膜27及び窒化膜28の
二重スペーサを形成し、露出したシリコン基板21上に
選択的エピタキシャル成長膜29を形成して、これを介
してイオン注入を行ない、熱処理してエレベイテッドソ
ースS及びドレイン領域Dが形成することによりチャネ
ル特性の向上した埋込みチャネル素子を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子の製造方
法に係り、特に選択的エピタキシャル成長(Selective E
pitaxial Growth:以下、「SEG」という)技術を用い
てエレベイテッドソース/ドレイン(Elevated Source/D
rain:ESD)構造を形成する際、ゲート酸化膜の下部
に均一で高い濃度のボロンがドープされた選択的エピタ
キシャル成長膜を形成することにより、素子の短チャネ
ル効果を改善し得る半導体素子の製造方法に関する。
【0002】
【従来の技術】従来の自己整列エピタキシャルシリコン
スリバー(Self-aligned Epitaxial Silicon Sliver:以
下、「SESS」という)を有する埋込みチャネルPM
OSエレベイテッドソース/ドレイン構造の半導体素子
は、イオン注入によるしきい値電圧Vt調節方法はその
まま使用する一方、ファシット(facet)を可及的抑制し
て、チャネルに隣接した接合の深さを容易に減少させる
ことにより素子の短チャネル特性を向上させることがで
きる。
【0003】図1a乃至図1dは従来の半導体素子の製
造方法を説明するため順次に示した素子の断面図であ
り、PMOS素子を形成する場合を例にとって説明する
と、次の通りである。
【0004】図1aはシリコン基板11に素子分離膜1
2を形成し、PMOS形成のためにN型ウェルを形成し
た状態を示す。
【0005】図1bはしきい値電圧Vt調節のためのイ
オン注入工程を行ない、しきい値電圧調節用イオン注入
領域13を形成した後、ゲート酸化膜14を成長させ、
全体構造上にゲート電極15及びマスク酸化膜16を順
次形成した後、マスク酸化膜16、ゲート電極15及び
ゲート酸化膜14をパターニングした状態を示す。
【0006】次に、図1cに示すように、全体構造上に
酸化膜及び窒化膜を順次に形成し、全面エッチング工程
を行なって、パターニングされた構造の側壁に酸化膜ス
ペーサ17及び窒化膜スペーサ18からなる二重スペー
サの構造を形成する。その後、露出したシリコン基板1
1上に化学気相成長法でエピタキシャル層19を選択的
に成長させる。エピタキシャル層19の成長時にはSE
SS(A)側に自己整列的なシリコン成長がなされる。
【0007】図1dはイオン注入工程を行ない、熱処理
を施してドーパントを活性化させることにより、注入さ
れたドーパントが基板内に少々拡散するようにしてエレ
ベイテッドソースS及びドレインD領域を形成した状態
を示す。
【0008】このような方法で埋込みPMOSエレベイ
テッドソース/ドレイン構造を形成する場合には、ファ
シットBの発生を可及的抑制しているため、チャネルに
隣接した接合(S、D)の深さを容易に減少させること
ができる。これにより、素子の短チャネル特性がある程
度向上することは事実であるが、イオン注入されたしき
い値電圧のプロファイルは既存の素子と殆ど差がない。
即ち、このような構造ではチャネルエンジニアリングで
ない接合エンジニアリングによって短チャネル特性が改
善される。
【0009】素子の集積度がさらに増加すると、このよ
うな接合エンジニアリングのみでは短チャネル特性を改
善することが限界であるという問題点が生じる。よっ
て、チャネルエンジニアリングによってチャネル特性を
根本的に改善する方法が要求されている。
【0010】
【発明が解決しようとする課題】従って、本発明の目的
は、ウェル形成後しきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル層をインサイチュで成
長させることにより、しきい値電圧調節用イオン注入層
より一層高くて均一な濃度のカウンタドープトボロン層
を形成することができ、素子のチャネル特性を改善する
ことのできる半導体素子の製造方法を提供することにあ
る。
【0011】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る半導体素子の製造方法は、シリコン基板
に素子分離膜を形成し、PMOS素子を形成するための
n型ウェル領域を形成する段階と、ボロンのドープされ
た選択的エピタキシャル成長膜を形成する段階と、全体
構造上にゲート酸化膜、ゲート電極及びマスク酸化膜を
順次形成した後、選択された領域のマスク酸化膜、ゲー
ト電極及びゲート酸化膜をパターニングしてゲート領域
を確保する段階と、全体構造上に酸化膜及び窒化膜を形
成し、全面エッチング工程を行なって、パターニングさ
れた構造の側壁に酸化膜スペーサ及び窒化膜スペーサの
二重スペーサを形成する段階と、露出した前記シリコン
基板上に選択的エピタキシャル成長膜を形成する段階
と、前記選択的エピタキシャル成長膜を介してイオン注
入工程を行ない、熱処理してドーパントが前記シリコン
基板内に拡散してエレベイテッドソース及びドレイン領
域が形成される段階とを含んでなることを特徴とする。
【0012】
【発明の実施の形態】本発明は、MOS形成のためのウ
ェル領域形成後、ゲート酸化膜を形成する前、インサイ
チュでボロンのドープされたエピタキシャル成長膜を選
択的に形成し、これを用いてチャネルしきい値電圧を調
節する。この方法は既存のイオン注入によって形成され
たしきい値電圧調節層より一層高くて均一な濃度で表面
にカウンタドープトボロン層が形成できるようにする。
これにより、チャネル領域におけるしきい値電圧プロフ
ァイルが一層シャープになり、結果的にチャネル及び接
合エンジニアリング(engineering)の組合せによって
素子の短チャネル特性が更に改善された素子を製作する
ことができる。
【0013】以下、添付図に基づいて本発明を詳細に説
明する。
【0014】図2a乃至図2dは本発明に係る半導体素
子の製造方法を説明するため順次に示した素子の断面図
であり、PMOS素子を形成する場合を例にとって説明
する。
【0015】図2aはシリコン基板21に素子分離膜2
2を形成し、PMOS素子を形成するためのn型ウェル
を形成した状態を示す。n型ウェル領域は燐(P)イオ
ンを800乃至1200KeVで1×1013乃至3×
1013ion/cm2でイオン注入した後、ファーネスを用
いて900乃至1000℃で25乃至35分間熱処理し
てドーパントを活性化させることにより形成される。
【0016】図2bに示すように、シリコン基板21上
に成長された自然酸化膜を除去するための洗浄工程を行
ない、チャネルのしきい値電圧調節のためにボロンがド
ープされた選択的エピタキシャル成長膜23を形成した
後、ゲート酸化膜24を成長させる。洗浄工程はエクス
サイチュとインサイチュの連続工程で行なう。エクスサ
イチュで行なう場合にはRCA洗浄或いはUV-O3洗
浄と、HF浸漬(dipping)との混合工程を利用し、イン
サイチュで行なう場合には800乃至900℃の温度で
1乃至5分間水素ベークを行なう。その次に、全体構造
上にゲート電極25及びマスク酸化膜26を順次形成し
た後、選択された領域のマスク酸化膜26、ゲート電極
25及びゲート酸化膜24をパターニングしてゲート領
域を確保する。ボロンがドープされた選択的エピタキシ
ャル成長膜23は低圧化学気相成長法を用いてインサイ
チュで形成し、膜厚100乃至200Åとなるように
し、ボロンのドーピング濃度は3×1012乃至7×1
012ion/cm2とする。また、蒸着ガスとしてはジクロ
ロシランDCSと塩酸HClを使用するが、DCSの流
量は30乃至300sccmとし、HClの流量は30
乃至200sccmとし、ドーピングのためにジボラン
(diborane)B2H6を約100乃至300sccm程度
流してやる。この際、蒸着圧力は5乃至50Torrと
し、蒸着温度は750乃至950℃とする。
【0017】このような方法でしきい値電圧調節層を形
成する場合には、イオン注入によってしきい値電圧調節
層を形成した場合よりシャープなプロファイルを有する
しきい値電圧特性を得ることができる。
【0018】図2cに示すように、全体構造上に酸化膜
及び窒化膜を形成し、全面エッチング工程を行なって、
パターニングされた構造の側壁に酸化膜スペーサ27及
び窒化膜スペーサ28の二重スペーサを形成する。ここ
で、酸化膜は膜厚100乃至300Åに形成し、窒化膜
は膜厚200乃至500Åに形成する。その後、化学気
相成長法で露出されたシリコン基板21上に選択的にエ
ピタキシャル膜29を成長させる。この選択的エピタキ
シャル成長膜29はアンドープトシリコン膜であり、8
00乃至2000Åの厚さに形成する。選択的エピタキ
シャル成長膜29は化学気相成長法を用いてインサイチ
ュで形成し、蒸着ガスとしてはジクロロシランDCSと
塩酸HClを使用するが、DCSの流量は30乃至30
0sccmとし、HClの流量は30乃至200scc
mとする。更に、蒸着圧力は5乃至50Torrとし、
蒸着温度は750乃至950℃とする。
【0019】選択的エピタキシャル成長膜29の形成
時、SESS(C)側へ自己整列的なシリコン成長がな
される。選択的エピタキシャル成長膜29を形成する
前、表面の自然酸化膜などを除去するための洗浄工程を
行なう。洗浄工程はエクスサイチュとインサイチュの連
続工程で行なう。エクスサイチュで行なう場合にはRC
A洗浄或いはUV-O3洗浄と、HF浸漬(dipping)との
混合工程を利用し、インサイチュで行なう場合には80
0乃至900℃の温度で1乃至5分間水素ベークを行な
う。
【0020】図2dはイオン注入工程を行ない、イオン
注入されたドーパントを活性化させるために熱処理する
ことにより、ドーパントがシリコン基板21内にやや拡
散してエレベイテッドソースS及びドレインD領域が形
成された状態を示す素子の断面図である。ソースS及び
ドレインD領域を形成するためのイオン注入時にはドー
パントをBF2として10乃至60KeVで1×101
5乃至5×1015ion/cm2程度の高濃度でドープす
る。
【0021】図3はエピタキシャル成長チャネル適用有
無によるボロンの集中度とボロンドーピングの深さとの
関係を示すグラフであり、図4はエピタキシャル成長チ
ャネル適用有無によるチャネル長さとしきい値電圧との
関係を示すグラフである。また、図5はエピタキシャル
成長チャネル適用有無によるチャネル長さと飽和電流密
度との関係を示すグラフであり、図6はエピタキシャル
成長チャネル適用有無によるチャネル長さとチャネルパ
ンチスルー電圧との関係を示すグラフである。
【0022】図3から分かるように、ボロンドーピング
濃度を比較する場合、本発明のようにエピタキシャル成
長チャネル構造とエレベイテッドソース/ドレイン構造
を同時に適用(32)すると、既存のイオン注入によっ
てしきい値電圧層が形成されたもの(31)より一層シ
ャープで薄いチャネル層を形成することができる。図4
乃至図6においても同様に、エピタキシャル成長チャネ
ル構造とエレベイテッドソース/ドレイン構造を同時に
適用した場合(42、52、62)にはエレベイテッド
ソース/ドレイン構造のみを適用した場合(41、5
1、61)と比較してしきい値電圧のロールオフ(roll-
off)特性が多少向上し、且つほぼ同様の飽和電流密度下
でも0.2μm以下においてパンチスルー特性が著しく
改善されたことが分かる。
【0023】結果的に、チャネル及び接合エンジニアリ
ングを同時に適用することにより、チャネル特性の向上
した埋込みチャネル(Buried ChannelMOS素子を形成
することができる。
【0024】
【発明の効果】上述したように、本発明はSESS構造
を有する埋込みチャネルPMOSエレベイテッドソース
/ドレイン構造が接合エンジニアリング(engineering)
によって短チャネル特性を向上させることに対し、ゲー
ト酸化膜を形成する前にインサイチュでボロンがドープ
された選択的エピタキシャル層を成長させ、これを用い
てチャネルしきい値電圧を調節することにより、一層高
くて均一な濃度のカウンタドープトボロン層を作ること
ができる。これにより、チャネルにおけるしきい値電圧
プロファイルが更にシャープであって、チャネル及び接
合エンジニアリングの組合せによって一層向上した短チ
ャネル特性を有する素子を製造し得るという効果があ
る。
【図面の簡単な説明】
【図1】図1a乃至図1dは従来の半導体素子の製造方
法を説明するため順次に示した素子の断面図である。
【図2】図2a乃至図2dは本発明に係る半導体素子の
製造方法を説明するため順次に示した素子の断面図であ
る。
【図3】エピタキシャル成長チャネル適用有無によるボ
ロン集中度とボロンドーピング深さとの関係を示すグラ
フである。
【図4】エピタキシャル成長チャネル適用有無によるチ
ャネル長さとしきい値電圧との関係を示すグラフであ
る。
【図5】エピタキシャル成長チャネル適用有無によるチ
ャネル長さと飽和電流密度との関係を示すグラフであ
る。
【図6】エピタキシャル成長チャネル適用有無によるチ
ャネル長さとチャネルパンチスルー電圧との関係を示す
グラフである。
【符号の説明】
21 シリコン基板 22 素子分離膜 23 ボロンがドープされた選択的エピタキシャル成長
膜 24 ゲート酸化膜 25 ゲート電極 26 マスク酸化膜 27 酸化膜スペーサ 28 窒化膜スペーサ 29 選択的エピタキシャル成長膜 A,C SESS B ファシット S ソース D ドレイン

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板に素子分離膜を形成し、P
    MOS素子を形成するためのn型ウェル領域を形成する
    段階と、 前記シリコン基板上にボロンのドープされた選択的エピ
    タキシャル成長膜を形成する段階と、 全体構造上にゲート酸化膜、ゲート電極及びマスク酸化
    膜を順次形成した後、選択された領域のマスク酸化膜、
    ゲート電極及びゲート酸化膜をパターニングしてゲート
    領域を確保する段階と、 全体構造上に酸化膜及び窒化膜を形成し、全面エッチン
    グ工程を行なって、パターニングされた構造の側壁に酸
    化膜スペーサ及び窒化膜スペーサの二重スペーサを形成
    する段階と、 前記露出したシリコン基板上に選択的エピタキシャル成
    長膜を形成する段階と、 前記選択的エピタキシャル成長膜を介してイオン注入工
    程を行ない、熱処理してドーパントが前記シリコン基板
    内に拡散してエレベイテッドソース/ドレイン領域が形
    成される段階とを含んでなることを特徴とする半導体素
    子の製造方法。
  2. 【請求項2】 前記n型ウェル領域は800乃至120
    0KeVで1×1013乃至3×1013ion/cm2によ
    って燐イオン注入した後、ファーネスを用いて900乃
    至1000℃で25乃至35分間熱処理して形成するこ
    とを特徴とする請求項1記載の半導体素子の製造方法。
  3. 【請求項3】 前記ボロンがドープされた選択的エピタ
    キシャル成長膜は低圧化学気相成長法を用いて形成する
    ことを特徴とする請求項1記載の半導体素子の製造方
    法。
  4. 【請求項4】 前記ボロンがドープされた選択的エピタ
    キシャル成長膜はインサイチュで形成することを特徴と
    する請求項1記載の半導体素子の製造方法。
  5. 【請求項5】 前記ボロンがドープされた選択的エピタ
    キシャル成長膜は膜厚100乃至200Åに形成するこ
    とを特徴とする請求項1記載の半導体素子の製造方法。
  6. 【請求項6】 前記ボロンがドープされた選択的エピタ
    キシャル成長膜はボロンのドーピング濃度を3×101
    2乃至7×1012ion/cm2として形成することを特徴
    とする請求項1記載の半導体素子の製造方法。
  7. 【請求項7】 前記ボロンがドープされたエピタキシャ
    ル成長膜はジクロロシランと塩酸を蒸着ガスとして使用
    することを特徴とする請求項1記載の半導体素子の製造
    方法。
  8. 【請求項8】 前記ジクロロシランの流量は30乃至3
    00sccmとし、前記塩酸の流量は30乃至200s
    ccmとすることを特徴とする請求項7記載の半導体素
    子の製造方法。
  9. 【請求項9】 前記ボロンがドープされた選択的エピタ
    キシャル成長膜は膜厚100乃至300sccmのジボ
    ランをドーピングガスとして使用することを特徴とする
    請求項1記載の半導体素子の製造方法。
  10. 【請求項10】 前記ボロンがドープされた選択的エピ
    タキシャル成長膜は5乃至50Torrの圧力条件及び
    750乃至950℃の温度条件で形成することを特徴と
    する請求項1記載の半導体素子の製造方法。
  11. 【請求項11】 前記酸化膜は膜厚100乃至300Å
    に形成し、前記窒化膜は膜厚200乃至500Åに形成
    することを特徴とする請求項1記載の半導体素子の製造
    方法。
  12. 【請求項12】 前記二重スペーサの形成後、シリコン
    基板に成長された選択的エピタキシャル成長膜はアンド
    ープトシリコン膜であることを特徴とする請求項1記載
    の半導体素子の製造方法。
  13. 【請求項13】 前記選択的エピタキシャル成長膜は膜
    厚800乃至2000Åに形成することを特徴とする請
    求項12記載の半導体素子の製造方法。
  14. 【請求項14】 前記選択的エピタキシャル成長膜は低
    圧化学気相成長法を用いてインサイチュで形成すること
    を特徴とする請求項12記載の半導体素子の製造方法。
  15. 【請求項15】 前記選択的エピタキシャル成長膜はジ
    クロロシランと塩酸を蒸着ガスとして用いて形成するこ
    とを特徴とする請求項12記載の半導体素子の製造方
    法。
  16. 【請求項16】 前記ジクロロシランの流量は30乃至
    300sccmとし、塩酸の流量は30乃至200sc
    cmとすることを特徴とする請求項15記載の半導体素
    子の製造方法。
  17. 【請求項17】 前記選択的エピタキシャル成長膜は5
    乃至50Torrの圧力条件と750乃至950℃の温
    度条件で形成することを特徴とする請求項12記載の半
    導体素子の製造方法。
  18. 【請求項18】 前記ソース及びドレイン領域を形成す
    るためのイオン注入時にはドーパントとしてBF2を用
    いて10乃至60KeVで1×1015乃至5×101
    5ion/cm2の濃度で注入することを特徴とする請求項1
    記載の半導体素子の製造方法。
  19. 【請求項19】 前記n型ウェル領域形成後、前記シリ
    コン基板上に成長された自然酸化膜を除去するための1
    次洗浄工程を行ない、前記二重スペーサ形成の後、露出
    した全面に対して2次洗浄工程を行なう段階をさらに含
    むことを特徴とする請求項1記載の半導体素子の製造方
    法。
  20. 【請求項20】 前記1次洗浄工程は、エクスサイチュ
    或いはインサイチュで行なうことを特徴とする請求項1
    9記載の半導体素子の製造方法。
  21. 【請求項21】 前記1次洗浄工程はRCA洗浄或いは
    UV-O3洗浄と、HF浸漬との混合工程を用いてエク
    スサイチュ方式で行なうことを特徴とする請求項19記
    載の半導体素子の製造方法。
  22. 【請求項22】 前記1次洗浄工程は800乃至900
    ℃の温度で1乃至5分間水素ベークを行なうインサイチ
    ュ方式で行なうことを特徴とする請求項19記載の半導
    体素子の製造方法。
  23. 【請求項23】 前記2次洗浄工程はエクスサイチュ或
    いはインサイチュで行なうことを特徴とする請求項19
    記載の半導体素子の製造方法。
  24. 【請求項24】 前記2次洗浄工程はRCA洗浄或いは
    UV-O3洗浄と、HF浸漬との混合工程を用いたエク
    スサイチュ方式で行なうことを特徴とする請求項19記
    載の半導体素子の製造方法。
  25. 【請求項25】 前記2次洗浄工程は800乃至900
    ℃の温度で1乃至5分間水素ベークを行なうインサイチ
    ュ方式で行なうことを特徴とする請求項19記載の半導
    体素子の製造方法。
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