KR100476666B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100476666B1 KR100476666B1 KR10-1998-0031885A KR19980031885A KR100476666B1 KR 100476666 B1 KR100476666 B1 KR 100476666B1 KR 19980031885 A KR19980031885 A KR 19980031885A KR 100476666 B1 KR100476666 B1 KR 100476666B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- spacer
- nitride film
- silicon
- polysilicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title abstract description 23
- 238000004519 manufacturing process Methods 0.000 title abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 57
- 229920005591 polysilicon Polymers 0.000 claims abstract description 56
- 125000006850 spacer group Chemical group 0.000 claims abstract description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000003647 oxidation Effects 0.000 claims abstract description 16
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 16
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000007800 oxidant agent Substances 0.000 claims description 3
- 239000012495 reaction gas Substances 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은 열산화 공정에 의해 스페이서가 형성된 반도체 소자의 제조 방법으로서, 본 발명은 반도체 소자의 제조 방법으로서, 상부에 실리콘 산화막이 형성된 실리콘 기판을 준비하는 단계와, 실리콘 기판 상에 폴리 실리콘 패턴을 형성하는 단계와, 폴리 실리콘 패턴을 포함한 실리콘 기판 상에 질화막을 형성하는 단계와, 질화막 상에 폴리 실리콘 층을 형성하는 단계와, 질화막 상의 폴리 실리콘 층을 열산화하여 실리콘 산화막을 형성하는 단계 및 폴리 실리콘 패턴의 측면의 실리콘 산화막 부분을 제외한 질화막 상의 실리콘 산화막을 제거하는 에치 백 공정을 진행하여 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 특히, 실리콘 기판과 폴리 실리콘 패턴 상에 질화막과 같은 보호막이 형성되고, 질화막 상에 형성된 폴리 실리콘 층을 열산화시켜 스페이서 산화막을 형성하기 때문에, 열산화 공정을 진행하더라도 질화막 아래에 있는 실리콘 기판과 폴리 실리콘 패턴의 산화를 방지하여 균일한 두께를 가지며, 전기적 특성이 우수한 스페이서 산화막을 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 전기적 특성이 양호하며, 균일한 두께로 갖는 스페이서를 열산화 공정으로 형성하는 반도체 소자의 제조 방법 관한 것이다.
반도체 소자 중에서 모오스 트랜지스터(MOS transistor)는 실리콘 기판(silicon substrate) 상에 형성된 게이트(gate)와, 게이트를 중심으로 양쪽에 이온 주입 공정에 의해 형성되는 소오스(source)와 드레인(drain)의 도핑 영역으로 구성된다. 한편, 게이트로 금속 게이트(metal gate)와 실리콘 게이트(silicon gate)가 있는데, 실리콘 게이트가 주류를 이룬다. 모오스 트랜지스터의 게이트는 실리콘 기판 상에 차례로 실리콘 산화막(SiO2)과 폴리 실리콘(poly-silicon) 패턴이 적층된 구조를 갖는다.
그리고, 모오스 트랜지스터의 전기적 특성을 개선하기 위해 적용되는 LDD(Lightly Doped Drain) 구조를 사용하고 있으며, 이때 스페이서(spacer)는 화학적 기상 증착 방법으로 형성되는 실리콘 산화막(SiO2)이다. LDD는 도핑(dopping)이 낮게 되는 영역(N-)을 이용하여 반도체 소자의 동작 전압을 향상시킬 목적으로 사용하는 공법이다.
도 1은 종래 기술에 따른 스페이서가 형성된 반도체 소자의 제조 방법(30)을 나타내는 공정도이다. 그리고, 도 2 내지 도 4는 도 1에 도시된 제조 방법(30)의 각 단계들을 보여주는 도면들이다. 도 1 내지 도 4를 참조하여 종래 기술에 반도체 소자의 제조 방법(30)을 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
먼저 도 2에 도시된 실리콘 기판(12)이 준비(31)된 상태에서 실리콘 기판(12) 상에 얇게 실리콘 산화막(16)을 형성한다. 그리고, 실리콘 산화막(16)에 폴리 실리콘 층을 형성하고, 폴리 실리콘 층을 패터닝하여 폴리 실리콘 패턴(14)을 형성한다.(32) 그리고, 폴리 실리콘 패턴(14)을 중심으로 양쪽 영역에 이온을 주입하여 소스(13) 및 드레인(15) 영역의 도핑 영역을 형성한다.(33)
다음으로 도 3에 도시된 바와 같이 스페이서 산화막(18)을 형성한다.(37) 즉, 폴리 실리콘 패턴(14)을 포함한 실리콘 기판(12) 상에 화학적 기상 증착(CVD; Chemical Vapor Deposition) 방법으로 실리콘 산화막을 성장시켜 스페이서 산화막(18)을 형성한다.
다음으로 도 4에 도시된 바와 같이 스페이서 산화막(18)을 에치 백(etch back)하여 스페이서(19)를 형성한다.(38) 여기서, 스페이서(19)는 폴리 실리콘 패턴(14)의 측면 둘레에 남아 있는 스페이서 산화막(도 3의 18)이다. 즉, 에치 백 공정은 폴리 실리콘 패턴(14)의 측면 둘레의 스페이서 산화막의 일부분만 남을 수 있도록, 폴리 실리콘 패턴(14) 상부와, 실리콘 기판(12) 상의 스페이서 산화막이 제거되도록 진행된다. 도 4는 스페이서(19)가 형성된 반도체 소자(10)를 도시하고 있다.
종래 기술에 따른 스페이서(19)를 갖는 반도체 소자(10)의 제조 방법에 있어서, 스페이서 산화막(18)을 형성하는 실리콘 산화막이 화학적 기상 증착 방법으로 성장되기 때문에, 확산( diffusion) 방식에 의한 열산화(thermal oxidation) 방법으로 성장되는 실리콘 산화막에 비하여 전기적 특성이 떨어져 반도체 소자(10)의 동작특성에 악영향을 미칠 수 있다.
그리고, 화학적 기상 증착 방법으로 스페이서 산화막(18)을 성장시킬 때, 폴리 실리콘 패턴(14)과 실리콘 기판(12)이 영향을 주기 때문에, 스페이서 산화막(18)을 균일한 두께로 성장시키는 것이 용이하지 못하다.
따라서, 본 발명의 목적은 두께가 균일하고, 전기적 특성이 우수한 스페이서를 형성할 수 있는 열산화를 이용한 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 소자의 제조 방법으로서, (a) 상부에 실리콘 산화막이 형성된 실리콘 기판을 준비하는 단계와, (b) 실리콘 산화막 상에 폴리 실리콘 패턴을 형성하는 단계와, (c) 폴리 실리콘 패턴을 포함한 실리콘 기판 상에 질화막을 형성하는 단계와, (d) 질화막 상에 폴리 실리콘 층을 형성하는 단계와, (e) 질화막 상의 폴리 실리콘 층을 열산화하여 실리콘 산화막을 형성하는 단계 및 (f) 폴리 실리콘 패턴의 측면의 실리콘 산화막 부분을 제외한 질화막 상의 실리콘 산화막을 제거하는 에치 백 공정을 진행하여 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 열산화 공정은 O2가스, O2와 HCl의 혼합 가스 또는 H2와 O2의 반응 가스와 같은 산화제를 사용하는 것이 바람직하다.
본 발명에 따른 제조 방법에 있어서, (b) 단계 이후에 폴리 실리콘 패턴의 양쪽 영역에 이온을 주입하여 소스 및 드레인 영역의 도핑 영역을 형성하는 단계를 더 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 5는 본 발명의 실시예에 따른 열산화 공정에 의해 스페이서가 형성된 반도체 소자의 제조 방법(40)을 나타내는 공정도이고, 도 6 내지 도 10은 도 5에 도시된 제조 방법(40)의 각 단계들을 보여주는 도면들이다. 도 5 내지 도 10을 참조하여 반도체 소자의 제조 방법(40)을 설명하겠다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
먼저 도 6에 도시된 바와 같이 실리콘 기판(22)이 준비(41)된 상태에서 실리콘 기판(22) 상에 얇게 실리콘 산화막(26)을 형성한다. 그리고, 실리콘 산화막(26)에 폴리 실리콘 층을 형성하고, 폴리 실리콘 층을 패터닝하여 폴리 실리콘 패턴(24)을 형성한다.(42) 그리고, 폴리 실리콘 패턴(24)을 중심으로 양쪽 영역에 이온을 주입하여 소스(23) 및 드레인(25) 영역의 도핑 영역을 형성한다.(43)
다음으로 도 7에 도시된 바와 같이 질화막(21)을 형성한다.(44) 질화막(21)은 이후 열산화 공정에서 실리콘 기판(22)과 하부 폴리 실리콘 패턴(24)의 산화를 방지하는 보호막의 역할을 한다. 여기서, 질화막(21)으로는 SixNy 또는 SixOyNz와 같은 막을 이용하는 것이 바람직하다. 여기서, x, y 및 z는 해당되는 원자의 갯수를 나타낸다.
다음으로 스페이서 산화막(28)을 형성하기 위한 공정이 진행된다.(47) 즉, 도 8에 도시된 바와 같이 폴리 실리콘 층(28a)을 형성한다.(45) 즉, 질화막(21) 상에 소정의 두께를 갖는 폴리 실리콘을 증착하여 폴리 실리콘 층(28a)을 형성한다. 폴리 실리콘 층(28a)은 SixHy 물질을 화학적 기상 증착 방법으로 열분해하여 질화막(21) 상에 형성하는 것이 바람직하다. 그리고, 도 9에 도시된 바와 같이 폴리 실리콘 층(28a)을 열산화시켜(46) 실리콘 산화막으로 된 스페이서 산화막(28)을 형성한다.(47) 즉, 종래에는 화학적 기상 증착 방법으로 직접 실리콘 산화막인 스페이서 산화막을 형성하였지만, 본 발명에서는 질화막(21) 상의 폴리 실리콘 층(28a)을 열산화시켜 실리콘 산화막과 같은 시페이서 산화막(28)을 형성한다. 열산화 공정에 사용되는 산화제로 O2가스, O2와 HCl의 혼합 가스 또는 H2와 O2의 반응 가스를 사용하는 것이 바람직하다. 즉, Si(폴리 실리콘) + O2 → SiO2의 반응식에 의해 폴리 실리콘 층(28a)이 열산화된다. 한편, 열산화 공정을 진행할 때 실리콘 기판(22)과 폴리 실리콘 패턴(24)이 질화막(21) 아래에 있기 때문에, 질화막(21) 상부에 형성되는 스페이서 산화막(28)의 형성에 영향을 주지 않는다.
다음으로 도 10에 도시된 바와 같이 스페이서 산화막(도 9의 28)에 대한 에치 백 공정을 진행하여 폴리 실리콘 패턴(26)의 측면 둘레에 스페이서(29)를 형성한다.(48) 즉, 질화막(21) 상에 형성된 스페이서 산화막 중에서 폴리 실리콘 패턴(24)의 측면 둘레에 형성된 스페이서 산화막을 제외한 질화막(21) 상의 스페이서 산화막을 에치 백 공정으로 제거하여 스페이서(29)를 형성한다. 한편, 도 10은 스페이서(29)가 형성된 반도체 소자(20)를 나타낸다.
따라서, 본 발명의 제조 방법에 따르면, 실리콘 기판과 폴리 실리콘 패턴 상에 질화막과 같은 보호막이 형성되고, 질화막 상에 형성된 폴리 실리콘 층을 열산화시켜 스페이서 산화막을 형성하기 때문에, 열산화 공정을 진행하더라도 질화막 아래에 있는 실리콘 기판과 폴리 실리콘 패턴의 산화를 방지하여 균일한 두께를 가지며, 전기적 특성이 우수한 스페이서 산화막을 형성할 수 있다.
도 1은 종래 기술에 따른 화학적 기상 증착 방법에 의해 스페이서가 형성된 반도체 소자의 제조 방법을 나타내는 공정도,
도 2 내지 도 4는 도 1에 도시된 제조 방법의 각 단계들을 보여주는 단면들로서,
도 2는 실리콘 기판 상에 폴리 실리콘 패턴이 형성된 상태를 보여주는 단면도,
도 3은 폴리 실리콘 패턴을 포함한 실리콘 기판 상에 스페이서 산화막이 형성된 상태를 보여주는 단면도,
도 4는 폴리 실리콘 패턴 주위의 스페이서 산화막을 에치 백하여 스페이서가 형성된 반도체 소자를 보여주는 단면도,
도 5는 본 발명의 실시예에 따른 열산화 공정에 의해 스페이서가 형성된 반도체 소자의 제조 방법을 나타내는 공정도,
도 6 내지 도 10은 도 5에 도시된 제조 방법의 각 단계들을 보여주는 단면들로서,
도 6은 실리콘 기판 상에 폴리 실리콘 패턴이 형성된 상태를 보여주는 단면도,
도 7은 폴리 실리콘 패턴을 포함한 실리콘 기판 상에 질화막이 형성된 상태를 보여주는 단면도,
도 8은 질화막 상에 폴리 실리콘 층이 형성된 상태를 보여주는 단면도,
도 9는 폴리 실리콘 층을 열산화시켜 스페이서 산화막을 형성한 상태를 보여주는 단면도,
도 10은 폴리 실리콘 패턴 주위의 스페이서 산화막을 에치-백하여 스페이서가 형성된 반도체 소자를 보여주는 단면도이다.,
* 도면의 주요 부분에 대한 설명 *
20 : 반도체 소자 21 : 질화막
22 : 실리콘 기판 23 : 소스
24 : 폴리 실리콘 패턴 25 : 드레인
26 : 실리콘 산화막 28a : 폴리 실리콘 층
28 : 스페이서 산화막 29 : 스페이서
Claims (3)
- (a) 상부에 실리콘 산화막이 형성된 실리콘 기판을 준비하는 단계와;(b) 상기 실리콘 산화막 상에 폴리 실리콘 패턴을 형성하는 단계와;(c) 상기 폴리 실리콘 패턴을 포함한 상기 실리콘 기판 상에 질화막을 형성하는 단계와;(d) 상기 질화막 상에 폴리 실리콘 층을 형성하는 단계와;(e) 상기 질화막 상의 폴리 실리콘 층을 열산화하여 실리콘 산화막을 형성하는 단계; 및(e) 상기 폴리 실리콘 패턴의 측면의 실리콘 산화막 부분을 제외한 상기 질화막 상의 상기 실리콘 산화막을 제거하는 에치 백 공정을 진행하여 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 열산화 공정은 O2가스, O2와 HCl의 혼합 가스 또는 H2와 O2의 반응 가스와 같은 산화제를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 (b) 단계 이후에 상기 폴리 실리콘 패턴의 양쪽 영역에 이온을 주입하여 소스 및 드레인 영역의 도핑 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0031885A KR100476666B1 (ko) | 1998-08-05 | 1998-08-05 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0031885A KR100476666B1 (ko) | 1998-08-05 | 1998-08-05 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013174A KR20000013174A (ko) | 2000-03-06 |
| KR100476666B1 true KR100476666B1 (ko) | 2005-06-08 |
Family
ID=19546504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0031885A KR100476666B1 (ko) | 1998-08-05 | 1998-08-05 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100476666B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357216A (ja) * | 1989-07-25 | 1991-03-12 | Seiko Instr Inc | 半導体集積回路装置の製造方法 |
| JPH03145136A (ja) * | 1989-10-31 | 1991-06-20 | N M B Semiconductor:Kk | Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 |
| KR940022918A (ko) * | 1993-03-12 | 1994-10-22 | 김주용 | 모스펫트(mosfet) 및 그 제조방법 |
| KR970053102A (ko) * | 1995-12-15 | 1997-07-29 | 김주용 | 모스전계효과 트랜지스터의 제조방법 |
| JPH09213955A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体装置の製造方法 |
-
1998
- 1998-08-05 KR KR10-1998-0031885A patent/KR100476666B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0357216A (ja) * | 1989-07-25 | 1991-03-12 | Seiko Instr Inc | 半導体集積回路装置の製造方法 |
| JPH03145136A (ja) * | 1989-10-31 | 1991-06-20 | N M B Semiconductor:Kk | Ｍｏｓ型半導体装置およびそのサイドウオール形成方法 |
| KR940022918A (ko) * | 1993-03-12 | 1994-10-22 | 김주용 | 모스펫트(mosfet) 및 그 제조방법 |
| KR970053102A (ko) * | 1995-12-15 | 1997-07-29 | 김주용 | 모스전계효과 트랜지스터의 제조방법 |
| JPH09213955A (ja) * | 1996-02-01 | 1997-08-15 | Hitachi Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013174A (ko) | 2000-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7446005B2 (en) | Manufacturable recessed strained RSD structure and process for advanced CMOS | |
| US6440807B1 (en) | Surface engineering to prevent EPI growth on gate poly during selective EPI processing | |
| US6004852A (en) | Manufacture of MOSFET having LDD source/drain region | |
| US6376318B1 (en) | Method of manufacturing a semiconductor device | |
| US20040094805A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20000029585A (ko) | Ｍｏｓ트랜지스터제조방법 | |
| KR20010110769A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
| KR100400249B1 (ko) | 반도체소자의 ｍｏｓ 트랜지스터 제조방법 | |
| US6969646B2 (en) | Method of activating polysilicon gate structure dopants after offset spacer deposition | |
| KR950002180B1 (ko) | 반도체장치의 제조방법 | |
| US5612247A (en) | Method for fabricating isolation region for a semiconductor device | |
| KR100476666B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| KR100313089B1 (ko) | 반도체소자의제조방법 | |
| US5994737A (en) | Semiconductor device with bird's beak | |
| US6949471B2 (en) | Method for fabricating poly patterns | |
| JP2000311861A (ja) | 半導体膜の選択成長方法および半導体装置の製造方法 | |
| KR20020040298A (ko) | 피모스 트랜지스터 제조방법 | |
| US6362061B1 (en) | Method to differentiate source/drain doping by using oxide slivers | |
| KR100451768B1 (ko) | 반도체 소자의 게이트 절연막 형성 방법 | |
| KR100233264B1 (ko) | 아날로그 반도체소자 제조방법 | |
| KR100900152B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100307540B1 (ko) | 반도체소자의 제조방법 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |