KR100233264B1 - 아날로그 반도체소자 제조방법 - Google Patents

아날로그 반도체소자 제조방법 Download PDF

Info

Publication number
KR100233264B1
KR100233264B1 KR1019960069287A KR19960069287A KR100233264B1 KR 100233264 B1 KR100233264 B1 KR 100233264B1 KR 1019960069287 A KR1019960069287 A KR 1019960069287A KR 19960069287 A KR19960069287 A KR 19960069287A KR 100233264 B1 KR100233264 B1 KR 100233264B1
Authority
KR
South Korea
Prior art keywords
cmos
insulating film
passive
capacitor
cmos device
Prior art date
Application number
KR1019960069287A
Other languages
English (en)
Other versions
KR19980050464A (ko
Inventor
노태문
이대우
박종문
백규하
구진근
남기수
Original Assignee
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정선종, 한국전자통신연구원 filed Critical 정선종
Priority to KR1019960069287A priority Critical patent/KR100233264B1/ko
Publication of KR19980050464A publication Critical patent/KR19980050464A/ko
Application granted granted Critical
Publication of KR100233264B1 publication Critical patent/KR100233264B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Abstract

아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자와 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.

Description

아날로그 반도체소자 제조 방법
본 발명은 반도체 제조공정에 있어서 아날로그 CMOS IC(집적회로: integrated circuits) 제조 방법에 관한 것으로, 특히 CMOS 소자를 제작한 후에 질화막을 증착하고 수동소자인 캐패시터를 형성하는 영역의 질화막을 선택적으로 식각한 다음 수동소자(다결정실리콘 저항과 캐패시터)를 제작함으로서 CMOS 소자의 특성 변화를 최대한 억제하는 것이다.
아날로그 CMOS IC에는 CMOS 소자와 수동소자(저항, 캐패시터등)가 포함된다. 기존의 아날로그 CMOS IC 제조 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 것과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자과 다결정실리콘 캐패시터를 제작하는 것이 있다. 후술한 방법은 CMOS 소자를 격리하기 위하여 필드절연막을 성장시킨 후 다결정실리콘을 증착하고 불순물을 도입하고 사진전사방법과 식각방법으로 다결정실리콘 저항과 다결정실리콘 캐패시터의 하층 전극을 형성한다. 그 후에 캐패시터 절연막을 형성하고 게이트절연막을 성장시킨 다음에 다결정실리콘을 증착하고 불순물을 도입하고 사진전사 방법과 식각방법으로 게이트 전극을 형성한다. 이 방법은 캐패시터 절연막을 형성하고 CMOS 소자가 형성되는 영역에 산화막을 모두 제거하고 게이트절연막을 다시 성장시킴으로서 공정이 복잡하다. 또한 게이트 전극이 수동소자를 먼저 형성한 후에 형성됨으로서 공정의 재현성 및 균일성이 나빠지게 된다.
전술한 종래의 아날로그 CMOS IC 제조 공정을 도 1에 나타내었다. 도 1(A)는 실리콘 기판(1) 위에 엘디디(LDD: lightly doped drain) n-MOSFET(또는 p-MOSFET)와 캐패시터 하부전극을 제작한 상태를 나타낸 것이다. CMOS(n-MOSFET와 p-MOSFET)의 제작 공정은 기존의 방법과 동일한데, 엘디디 구조를 만들기 위하여 저농도의 n형(p형) 불순물을 이온주입하여 n-(p-) LDD영역(6)을 형성하고, 절연막을 증착한 후에 절연막을 이방성 식각하여 측벽절연막(5)을 한다. 그후 수십에서 수백 Å의 산화막(8)을 성장시킨 후에 고농도의 소스/드레인 불순물(비소(As), 인(P), 붕소(B, BF2) 등)을 이온주입하고 열처리하여 n+(p+) 소스/드레인(7)을 형성하므로써 CMOS 소자 제작을 완료한다. 도 1(A)에 나타낸 MOSFET의 전극으로 다결정실리콘(3) 또는 폴리사이드가 사용된다.
도 1(B)는 다결정실리콘 캐패시터의 절연막을 증착하기 전에 다결정실리콘(3) 위에 있는 성장된 산화막(8)을 습식 식각방법으로 제거한 것을 나타낸다.
도 1(C)는 다결정실리콘 캐패시터의 절연막(13)을 증착하거나 열산화시킨 상태를 나타낸다.
도 1(D)는 다결정실리콘(9)을 증착하고 불순물을 도입한 후 사진전사 방법과 식각공정을 이용하여 다결정실리콘 저항과 다결정실리콘 캐패시터의 상층전극으로 사용되는 다결정실리콘 패턴을 형성한 것을 나타낸다.
도 1(E)는 층간절연막(10)을 형성하고 사진전사와 식각공정을 이용하여 접촉(contact) 부분을 만든 다음 금속을 증착하고 사진전사와 식각공정을 이용하여 금속배선(11) 공정을 수행한 상태를 나타낸다.
상기의 방법은 CMOS 소자를 먼저 제작하기 때문에 CMOS 소자의 재현성과 균일성은 나빠지지 않는 장점이 있다. 그러나 수동소자를 제작하기 위하여 산화막(8)을 제거하는 과정에 측벽절연막(5)이 완전히 제거되어 게이트 가장자리의 산화막까지 식각될 수도 있으며, 다결정실리콘(3)을 열산화시키거나 식각에 의한 손상을 제거하기 위한 열산화 공정시에 CMOS 소자의 게이트 전극인 다결정실리콘의 가장자리가 산화됨으로서 게이트전극인 다결정실리콘의 가장자리가 산화되어 채널가장자리 산화막의 두께가 증가(graded-gate oxide)되어 짧은 채널효과(short channel effect) 등으로 인해 CMOS 소자의 특성이 나빠지게 된다.
본 발명이 속하는 기술분야는 기존의 아날로그 CMOS IC 제조 공정에서 CMOS 제조 공정과 수동소자 제조 공정을 분리하는 기술에 관한 것이다. 기존의 아날로그 CMOS 제조 공정은 CMOS 소자를 제작하는 공정과 수동소자를 제작하는 공정이 서로 많은 영향을 미치게 된다. 이러한 문제를 해결하기 위하여 본 발명을 제안하였다.
본 발명은 CMOS 소자를 제작한 후에 질화막과 같은 절연막을 증착하고 수동소자를 제작하는 영역에는 상기 절연막을 제거함으로서 수동소자 제작시에 발생하는 열산화 공정 등으로 소자의 특성이 나빠지는 것을 방지할 수 있는 아날로그 반도체소자 제조 방법을 제공하는데 그 목적이 있다.
도 1(a) 내지 도 1(e)는 종래의 아날로그 CMOS IC 제조 공정의 단면도,
도 2(a) 내지 도 2(f)는 본 발명에 따른 아날로그 CMOS IC 제조 공정의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘기판
2 : 필드산화막
3,9 : 다결정실리콘막
4 : 게이트절연막
5 : 측벽절연막
6 : n-(p-) LDD영역
7 : n+(p+) 소스/드레인
8 : 산화막
10 : 층간절연막
11 : 금속배선
12 : 질화막(Si3N4)
13 : 캐패시터 절연막
본 발명은 CMOS 소자와 수동소자를 구비한 아날로그 반도체 소자의 제조 방법에 있어서, 상기 CMOS 소자와 수동소자의 제1전극을 형성하는 단계; 전체구조 상부에 절연막을 도포하는 단계; 상기 CMOS 소자는 상기 절연막에 의해 덮히고 상기 수동소자의 제1전극은 노출되도록, 상기 수동소자의 제1전극 상부에 위치한 상기 절연막을 식각하는 단계; 및 전체구조 상부에 상기 수동소자의 절연막과 상기 수동소자의 제2전극을 차례로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기와 같은 특징의 본 발명은 기존의 아날로그 CMOS 공정에서 CMOS 소자를 먼저 제작하고 질화막과 같은 특성을 가진 절연막을 증착하여 다결정실리콘 캐패시터가 형성되는 영역의 질화막을 식각하여 캐패시터가 형성되는 영역을 제외하고 앞에서 제작한 CMOS 소자를 질화막으로 보호함으로서 후속 수동소자 공정에 의하여 CMOS 소자의 특성 변화를 최대한 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
먼저, 도 2(A)는 상기 도 1(A)와 같이 일반적인 LDD 구조의 CMOS (n-MOSFET와 p-MOSFET) 소자를 제작한 것을 나타낸다.
도 2(B)는 도 1(B)와 다르게 CMOS 소자의 게이트와 다결정실리콘 저항 및 캐패시터의 하층 전극으로 사용되는 다결정실리콘 위에 성장된 산화막(8)을 제거하지 않고 질화막(12)을 증착한다.
도 2(C)는 수동소자 중에서 다결정실리콘 캐패시터가 제작되는 영역에 있는 질화막을 사진전사와 식각공정을 이용하여 제거하고 나머지 영역의 질화막이 전면에 덮어져 있는 상태를 나타낸다.
도 2(D)는 열산화법 또는 저압화학증착법으로 다결정실리콘 캐패시터의 절연막(13)을 형성한 것을 나타낸다.
도 2(E)는 사진전사 방법과 식각공정으로 다결정실리콘 저항과 다결정실리콘 캐패시터의 상층 전극으로 사용되는 다결정실리콘 패턴(9)을 형성한 것을 나타낸다.
도 2(F)는 층간절연막(10)을 증착하고 사진전사 방법과 식각공정으로 접촉부분을 형성하고 금속을 증착하고 사진전사 방법과 식각공정으로 금속배선(11)을 형성한 상태를 나타낸다.
상술한 바와같이 본 발명은 CMOS 소자를 제작한 후에 수동소자 중에서 캐패시터가 형성되는 부분을 제외하고 질화막과 같이 산소나 기타 불순물의 확산이 일어나지 않는 절연막을 이용하여 전면을 보호함으로서 수동소자를 제작할 때 산화공정이나 식각공정에 의하여 CMOS 소자에 영향을 주는 것을 최대한 억제할 수 있게 된다. 또한 CMOS 소자의 신뢰성에 나쁜 영향을 미치는 수소(H)나 기타 불순물이 도입되는 것을 최대한 억제할 수 있는 장점이 있다.
본 발명은 CMOS 소자를 제작한 다음 수동소자를 제작하기 전에 산소(O)나 수소(H) 등의 불순물이 투과하기 어려운 질화막과 같은 절연막을 전면에 증착하고 수동소자인 캐패시터가 제작되는 영역에 있는 질화막을 제거하여 캐패시터 절연막을 형성하고 다결정실리콘을 증착하여 다결정실리콘과 캐패시터를 제작함으로서, 수동소자 제작 및 후속공정에 의하여 CMOS 소자의 특성에 나쁜 영향을 미치는 것을 제거할 수 있다. 따라서, 본 발명은 아날로그 CMOS IC 제조 공정에서 CMOS 소자를 제작하는 공정과 수동소자를 제작하는 공정의 독립성을 최대한 확보함으로서 수동소자 제작 공정으로 CMOS 소자의 특성 변화를 억제할 수 있기 때문에 수동소자를 다양한 방법으로 쉽게 제작할 후 있게 된다.

Claims (3)

  1. CMOS 소자와 수동소자를 구비한 아날로그 반도체 소자의 제조 방법에 있어서,
    상기 CMOS 소자와 수동소자의 제1전극을 형성하는 단계;
    전체구조 상부에 절연막을 도포하는 단계;
    상기 CMOS 소자는 상기 절연막에 의해 덮히고 상기 수동소자의 제1전극은 노출되도록, 상기 수동소자의 제1전극 상부에 위치한 상기 절연막을 식각하는 단계; 및
    전체구조 상부에 상기 수동소자의 절연막과 상기 수동소자의 제2전극을 차례로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 아날로그 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 CMOS 소자 및 수동소자의 제 1 전극을 형성하는 단계는,
    반도체기판 상에 필드산화막을 형성하는 단계;
    상기 반도체기판 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 형성되는 게이트전극 및 상기 필드산화막 상에 형성되는 상기 수동소자의 제1전극을 형성하는 단계;
    노출된 상기 반도체기판내에 저농도불순물을 이온주입하는 단계;
    상기 게이트전극 측벽에 스페이서를 형성하는 단계; 및
    노출된 상기 반도체기판에 고농도불순물을 이온주입하여 소오스 및 드레인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 아날로그 반도체소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 절연막은 산소나 불순물의 확산을 방지하기 위한 질화막임을 특징으로 하는 아날로그 반도체소자 제조방법.
KR1019960069287A 1996-12-20 1996-12-20 아날로그 반도체소자 제조방법 KR100233264B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960069287A KR100233264B1 (ko) 1996-12-20 1996-12-20 아날로그 반도체소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960069287A KR100233264B1 (ko) 1996-12-20 1996-12-20 아날로그 반도체소자 제조방법

Publications (2)

Publication Number Publication Date
KR19980050464A KR19980050464A (ko) 1998-09-15
KR100233264B1 true KR100233264B1 (ko) 1999-12-01

Family

ID=19489872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960069287A KR100233264B1 (ko) 1996-12-20 1996-12-20 아날로그 반도체소자 제조방법

Country Status (1)

Country Link
KR (1) KR100233264B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916690B1 (ko) 2006-04-28 2009-09-11 닛산 지도우샤 가부시키가이샤 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100916690B1 (ko) 2006-04-28 2009-09-11 닛산 지도우샤 가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR19980050464A (ko) 1998-09-15

Similar Documents

Publication Publication Date Title
US6653181B2 (en) CMOS integrated circuit having vertical transistors and a process for fabricating same
KR20010110769A (ko) 반도체 디바이스 및 그 제조 방법
WO1999056314A1 (en) Method of forming side dielectrically isolated semiconductor devices and mos semiconductor devices fabricated by this method
US5115296A (en) Preferential oxidization self-aligned contact technology
US4722912A (en) Method of forming a semiconductor structure
KR100233264B1 (ko) 아날로그 반도체소자 제조방법
KR100289056B1 (ko) 절연막경사식각을이용한전력소자제조방법
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
KR100408000B1 (ko) 반도체 소자 형성 방법
JPH1064898A (ja) 半導体装置の製造方法
KR100307541B1 (ko) 모스 트랜지스터 제조방법
US5956589A (en) Method of forming narrow thermal silicon dioxide side isolation regions in a semiconductor substrate and MOS semiconductor devices fabricated by this method
KR0124642B1 (ko) 반도체 소자의 제조방법
KR100305205B1 (ko) 반도체소자의제조방법
KR100211948B1 (ko) Soi 기판을 이용한 전력소자 제조방법
KR0146079B1 (ko) 반도체 소자 제조방법
KR0186186B1 (ko) 반도체소자의 제조방법
JPH0621461A (ja) 薄膜トランジスタ
KR100232901B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR0172290B1 (ko) 모스트랜지스터 제조방법
KR930006733B1 (ko) 고속용 트랜지스터의 제조방법
JP3848782B2 (ja) 半導体装置の製造方法
KR19990069063A (ko) 트랜치 게이트 구조를 이용한 모스 트랜지스터 및 그제조 방법
KR20010008564A (ko) 반도체장치의 트랜지스터 제조방법
JPS6395664A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070831

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee