KR100916690B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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요시오 시모이다
마사까쯔 호시
데쯔야 하야시
히데아끼 다나까
시게하루 야마가미
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닛산 지도우샤 가부시키가이샤
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Abstract

정전기 내량이 큰 헤테로 접합형 전계 효과 트랜지스터와 그 제조 방법을 제공한다. 전계 효과 트랜지스터(50)의 정전기 파괴 방지용으로서, N-형 드레인 영역(2) 상에 필드 산화막(8)을 개재하여 형성하는 정전기 방전용 보호 소자(60)와 보호 저항체(70)를, 하나 이상의 영역으로 분할된 1층째의 N+형 다결정 실리콘 영역(14)과 2층째의 P+형 다결정 실리콘 영역(15)의 적층형 쌍방향 제너 다이오드와, 하나 이상의 영역으로 분할된 1층째의 N+형 저항층(9)과 2층째의 N+형 저항층(12)의 적층형 저항체로 하여 구성한다. 하나 이상의 영역으로 분할된 1층째의 N+형 다결정 실리콘 영역(14)의 한쪽의 끝은 외부 게이트 전극 단자(11)와, 다른 쪽의 끝은 소스 전극(7)과 접속한다. 하나 이상의 영역으로 분할된 1층째의 N+형 저항층(9)의 한쪽의 끝은 게이트 전극(6)과, 다른 쪽의 끝은 외부 게이트 전극 단자(11)와 접속한다. 1층째, 2층째의 반도체 영역은, 각각, 헤테로 반도체 영역(4), 게이트 전극(6)을 형성하는 반도체막을 이용하여 형성한다.
반도체 기판, 헤테로 반도체, 전계 효과 트랜지스터, 정전기 방전용 보호 소자, 보호 저항체, 다결정 실리콘, 쌍방향 제너 다이오드, SiC

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 반도체 장치의 제1 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도.
도 2는 본 발명에 따른 반도체 장치의 제2 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도.
도 3은 본 발명에 따른 반도체 장치의 제3 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도.
도 4는 도 1의 정전기 방전용 보호 소자와 전계 효과 트랜지스터의 접속 상태를 표현한 등가 회로를 도시하는 회로도.
도 5는 도 4의 등가 회로에 도 1의 보호 저항체를 더 접속한 경우의 등가 회로를 도시하는 회로도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제1 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제2 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제3 공정에서 의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제4 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제5 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제6 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제7 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제8 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제9 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 15는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제10 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 16은 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 제11 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도.
도 17은 종래 기술에서의 전계 효과 트랜지스터의 칩 평면을 도시하는 칩 평면 레이아웃도.
도 18은 종래의 반도체 장치에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1: N+형 SiC 기판 영역
2: N-형 SiC 드레인 영역
3: P형 웰 영역
4, 4': 헤테로 반도체 영역
5: 게이트 절연막
6, 41: 게이트 전극
7: 소스 전극
8: 필드 절연막
9, 9': 1층째의 N+형 저항층(1층째의 저항층, 1층째의 반도체 영역)
10: 내부 게이트 전극 단자 영역(Gin 영역)
11: 외부 게이트 전극 단자 영역(GP)
12: 2층째의 N+형 저항층(2층째의 저항층, 2층째의 반도체 영역)
13, 43: 층간 절연막
14, 14': 1층째의 N+형 다결정 실리콘(폴리 Si) 영역(1층째의 반도체 영역)
15: 2층째의 P+형 다결정 실리콘(폴리 Si) 영역(2층째의 반도체 영역)
16: 드레인 전극
17: 1층째의 다결정 실리콘(폴리 Si)층(1층째의 반도체막)
18: 2층째의 다결정 실리콘(폴리 Si)층(2층째의 반도체막)
19: 전계 효과 트랜지스터 칩
20: 소스 전극 단자 영역(소스 패드 영역)
21: 외부 게이트 전극 단자 영역(게이트 본딩 패드 영역)
22: 보호 저항체
23, 25, 37, 39: N+형 폴리 Si 영역
24, 38: P+형 폴리 Si 영역
26: 게이트 러너
27: 소스 셀 영역
28: 드레인 단자
29: 소스 단자
30: 게이트 단자
31: 쌍방향 제너 다이오드
32: 전계 효과 트랜지스터
33: 게이트 보호 저항
34, 35: N+형 소스 확산층
36: N+형 입력 저항
40: 게이트 산화막
42: 실리사이드층
44, 50: 전계 효과 트랜지스터
60, 60A: 정전기 방전용 보호 소자
70, 70A: 보호 저항체
100, 200, 300, 400: 반도체 장치
[특허 문헌1] 일본 특허 공개 평성 6-342915호 공보
[특허 문헌2] 일본 특허 공개 2003-318398호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명의 배경으로 되는 종래의 기술로서, 특허 문헌1의 「보호 소자를 구비한 M0S형 파워 반도체 장치 및 그 제조 방법」에 기재되어 있는 반도체 장치가 있다. 그 특허 문헌1에 기재된 반도체 장치는, 외부에 노출된 외부 게이트 전극 단자에 인가되는 정전기를 방전하는 기구 외에, 게이트 전극에 대한 정전기 보호용으로서 시트 저항이 큰 저항체를 게이트 전극 단자에 더 구비함으로써, 정전기에 의한 게이트 절연막의 파괴를 효과적으로 방지할 수 있도록 하고 있다.
즉, 그 특허 문헌1에서는, 인체 등, 정전기를 대전한 물체가, 반도체 장치의 외부 게이트 전극 단자에 접촉한 경우, 정전기를 방전하는 기구 즉 정전기 방전용 보호 소자로서 설치된 쌍방향 제너 다이오드를 통하여, 정전기가 게이트 전극을 바이패스하여 외부 게이트 전극 단자로부터 어스 전위의 소스 전극에 방전시킨다. 한편, 외부 게이트 전극 단자에 인가된 정전기의 일부는, 정전기 보호용의 저항체 를 통하여 게이트 전극에까지 진입하여, 게이트 전극의 내부로 확산된다. 그러나, 그 특허 문헌1에 기재된 종래 기술에서는, 이 저항체를 형성하는 반도체 박막의 시트 저항을, 게이트 전극을 형성하는 반도체 박막의 시트 저항보다도 크게 함으로써, 게이트 전극까지 진입한 정전기를 신속하게 게이트 전극 내로 확산하여 정전기 밀도를 저감하고, 게이트 절연막에 높은 전계가 가해지는 것을 방지하여, 게이트 절연막의 파괴를 방지하도록 하고 있다.
일반적으로, 반도체 장치의 정전기에 대한 내량을 향상시키기 위해서는, 정전기 방전용 보호 소자로서 기능하는 쌍방향 제너 다이오드의 접합 면적을 충분히 크게 하고, 정전기 방전용 보호 소자가 브레이크다운한 후의 내부 저항을 충분히 작게 할 필요가 있다. 또한, 정전기의 진입 보호용의 저항체는, 반도체 장치의 정전기 내량을 얻기 위한 원하는 큰 값으로 저항치를 설정할 수 있는 자유도가 필요하게 된다.
상기 특허 문헌1의 종래 기술에서는, 대상의 반도체 장치가 파워 M0S형 전계 효과 트랜지스터이고, 또한, 1층의 다결정 실리콘(폴리 Si)층을 사용하여, 정전기 방전용 보호 소자의 쌍방향 제너 다이오드, 및, 정전기 진입 보호용(즉 게이트 전극 보호용)의 보호 저항체를 형성하고 있다. 따라서, 쌍방향 제너 다이오드는, 1층의 동일층 내에 형성한 N+형 폴리 Si층, P+형 폴리 Si층, N+형 폴리 Si층의 각각의 측면을 서로 접촉시켜, PN 접합함으로써 구성하고 있다. 이 때문에, 쌍방향 제너 다이오드의 접합부의 접합 면적을 결정하는 높이는, 1층의 다결정 실리콘(폴리 Si)층의 두께로 규정되어 버린다.
또한, 일반적으로, 반도체 장치의 칩 평면의 레이아웃 상, 대부분의 영역은, 통상적으로, 어스와 접속되는 소스 셀 영역에 의해 덮혀 있고, 외부에 노출되어 있어서, 게이트 전극에 접속하는 외부 게이트 전극 단자 영역(즉 게이트 본딩 패드(GP) 영역)은 극히 미소하며, 그 외부 게이트 전극 단자 영역의 주위의 미소한 면적 내에, 정전기 방전용 보호 소자의 쌍방향 제너 다이오드를 형성할 필요가 있다. 따라서, 쌍방향 제너 다이오드의 접합부의 접합 면적을 결정하는 폭을 충분히 크게 취하기가 어려워, 쌍방향 제너 다이오드의 접합 면적을 크게 하고, 브레이크다운 후의 내부 저항을 충분히 작게 하여, 충분한 정전기 내량을 얻는 것이 곤란하다고 하는 과제가 있었다.
한편, 다결정 실리콘에 의해 형성하는 정전기 진입 보호용의 보호 저항체의 저항치에 대해서도, 1층의 다결정 실리콘에 의해서만 규정되므로, 시트 저항을, 게이트 전극의 시트 저항에 비교하여 충분히 크게 하여, 게이트 전극 내에서의 정전기를 원하는 속도로 신속하게 확산 가능하게 하는, 충분히 큰 저항치를 얻을 수 없다고 하는 과제도 있었다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 헤테로 접합형 전계 효과 트랜지스터에 있어서, 정전기 보호용의 수동 소자로서, 정전기 방전용 보호 소자의 쌍방향 제너 다이오드의 접합 면적을 충분히 크게 하고, 나아가서는, 게이트 전극에의 정전기 진입 보호용(게이트 전극 보호용)의 보호 저항체의 저항치를 충분히 크게 하는 것을, 제조 공정의 대폭적인 증가를 수반하지 않고 가능하게 함 으로써, 정전기에 대한 내량이 큰 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
본 발명은, 전술한 과제를 해결하기 위해서, 헤테로 접합형의 트랜지스터에 대한 정전기 보호용의 수동 소자를, 2층의 반도체 영역을 서로 겹쳐 형성하는 것을 특징으로 한다.
이하에, 본 발명에 따른 반도체 장치와 그 제조 방법의 최량의 실시예에 대하여, 도면을 참조하면서 상세히 설명한다.
(제1 실시예)
본 발명의 제1 실시예에서의 반도체 장치의 구성에 대하여, 도 1을 이용하여 설명한다. 도 1은, 본 발명에 따른 반도체 장치의 제1 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시한 단면도이다.
(구성예)
도 1의 반도체 장치(100)에 있어서, 도면의 우측 부분에는, 헤테로 접합형의 전계 효과 트랜지스터(50)의 단위 셀을 도시하고 있다. 실제로는, 이 단위 셀이, 복수, 병렬로 접속되어 트랜지스터를 형성하지만, 이하에는, 이 단면 구조를 대표로 하여 설명한다. 또한, 도면의 좌측 부분에는, 정전기 보호용의 수동 소자로서, 필드 산화막(8), 즉 필드 절연막 상에 형성된 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 구성을 도시하고 있다.
우선, 도 1의 반도체 장치(100)를 구성하는 헤테로 접합형의 전계 효과 트랜 지스터(50)에서의 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 평면적인 레이아웃에 대하여 설명한다.
정전기 방전용 보호 소자(60)를 구성하는 쌍방향 제너 다이오드와 정전기 진입 보호용(게이트 전극 보호용)의 보호 저항체(70)가 헤테로 접합형 전계 효과 트랜지스터(50)의 반도체 칩의 평면 상에 차지하는 영역은, 종래 기술에서의 전계 효과 트랜지스터의 경우와 마찬가지로, 예를 들면 도 17의 종래 기술의 반도체 칩 평면 레이아웃도에 도시한 바와 같이, 외부에 노출된 외부 게이트 전극 단자를 포함하는 외부 게이트 전극 단자 영역(GP: 게이트 본딩 패드 영역)(21)의 주위에 형성되는 것이다. 도 17은, 종래 기술에서의 전계 효과 트랜지스터의 칩 평면을 도시하는 칩 평면 레이아웃도로, 본 발명의 제1 실시예에서도, 마찬가지의 배치로 하여, 외부 게이트 전극 단자 영역(GP: 게이트 본딩 패드 영역)(21)의 주위의 좁은 영역 내에, 정전기 방전용 보호 소자(60)의 쌍방향 제너 다이오드와 정전기 진입 보호용의 보호 저항체(70)가 배치되게 된다.
즉, 도 17에 도시한 바와 같이, 전계 효과 트랜지스터 칩(19)의 평면은, 대부분의 영역이 소스 셀 영역(27)에 의해 덮혀 있고, 게이트 전극과 접속하기 위해 외부에 노출되어 있는 외부 게이트 전극 단자 영역(21)(GP 게이트 본딩 패드 영역)의 주위의 미소한 면적 내에, 정전기 방전용 보호 소자의 쌍방향 제너 다이오드와 정전기 진입 보호용의 보호 저항체를 형성할 필요가 있다. 즉, 그 쌍방향 제너 다이오드를 구성하는 N+형 폴리 Si 영역(23), P+형 폴리 Si 영역(24), N+형 폴리 Si 영역(25)(도 1의 정전기 방전용 보호 소자(60)를 구성하는 1층째의 N+형 다결정 실 리콘 영역(14)과 2층째의 P+형 다결정 실리콘 영역(15)에 상당함) 및 정전기 진입 보호용의 보호 저항체(22)(도 1의 보호 저항체(70)를 구성하는 1층째의 N+형 저항층(9)과 2층째의 N+형 저항층(12)에 상당함)가, 이 외부 게이트 전극 단자 영역(21)의 주위의 좁은 영역에 형성되는 구성으로 된다.
여기서, 정전기 방전용 보호 소자의 쌍방향 제너 다이오드의 한쪽의 단자로 되는 N+형 폴리 Si 영역(23)은, 보호 저항체(22)를 통하여, 게이트 러너(26)를 경유해서 게이트 전극에 접속되고, 한편, 그 쌍방향 제너 다이오드의 다른 쪽의 단자로 되는 N+형 폴리 Si 영역(25)은, 소스 전극 단자 영역(소스 패드 영역)(20)에 접속되어 있다.
다음으로, 도 1의 반도체 장치(100)의 디바이스 단면 구조에 대하여 설명한다.
도 1의 반도체 장치(100)의 디바이스 단면 구조에서, 반도체 재료로서 예를 들면 SiC(탄화 규소)를 이용한 N형 고농도(N+형) SiC 기판 영역(1)의 제1 주면 상에는, N형 저농도(N-형) SiC 드레인 영역(2)이 형성되어, 반도체 기판을 형성하고 있다. 이 반도체 기판의 N-형 SiC 드레인 영역(2)은, N+형 SiC 기판 영역(1) 상에 성장시킨 에피택셜층에 의해 구성되어 있다. 반도체 기판을 형성하는 SiC로서는, 몇 가지의 폴리 타입(다결정형)이 존재하지만, 여기에서는, 대표적인 4H-SiC(4층 육방정형 탄화 규소)를 이용하는 것으로 하고 있다. 도 1에는, N+형 SiC 기판 영역(1)과 N-형 SiC 드레인 영역(2)의 두께의 개념을 생략하고 있지만, 실제로는, N+형 SiC 기판 영역(1)은 수 백 ㎛의 두께를 갖고, N-형 SiC 드레인 영역(2)은 수 ㎛ 내지 십 수 ㎛ 정도의 두께이다.
N-형 SiC 드레인 영역(2)의 제1 주면의 내측이고 원하는 위치에는, N-형 SiC 드레인 영역(2)의 제1 주면측에 대한 드레인 전극(16)의 전계를 완화하기 위한 전계 완화층으로서, P형 웰 영역(3)이 형성된다.
또한, 도 1의 우측 부분의 전계 효과 트랜지스터(50)의 단면 구조에 도시한 바와 같이, N-SiC 드레인 영역(2)의 제1 주면 상으로 원하는 위치에는, 반도체 재료로서 예를 들면 다결정 실리콘으로 이루어지는 헤테로 반도체 영역(4)이 형성되어 있다. N-SiC 드레인 영역(2)의 SiC와 헤테로 반도체 영역(4)의 다결정 실리콘은, 밴드갭이 서로 다르고, 전자 친화력도 서로 다르다. 따라서, N-SiC 드레인 영역(2)과 헤테로 반도체 영역(4)의 접합 계면에는, 헤테로 접합이 형성된다.
또한, N-SiC 드레인 영역(2)과 헤테로 반도체 영역(4)의 접합부의 일부에 근접한 위치에, 게이트 절연막(5)을 개재하여 게이트 전극(6)이 형성되어 있다. 헤테로 반도체 영역(4)은, 소스 전극(7)에 직접 오믹 접속된다. 한편, N+형 SiC 기판 영역(1)의 이면에는, 드레인 전극(16)이 전기적으로 저저항으로 오믹 접속되어 있다.
여기서, 도 1의 반도체 장치(100)에서는, 도 1의 우측 부분의 전계 효과 트랜지스터(50)에 대한 정전기 보호용의 수동 소자를 형성하는 본 발명의 독특한 디바이스 구조로서, 도 1의 좌측 부분의 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 구성으로 도시한 바와 같이, 게이트 절연막(5)의 막 두께보다도 두꺼운 필드 산화막(8) 상에, 적층형의 수동 소자의 구조를 이용하고 있다. 즉, 적층형의 수동 소자는, 하나 이상의 영역으로 분할된 1층째의 반도체 영역, 예를 들면 다결정 실리콘 영역과 하나 이상의 영역으로 분할된 2층째의 반도체 영역, 예를 들면 다결정 실리콘 영역으로 이루어지고, 1층째의 반도체 영역과 2층째의 반도체 영역의 각각이 서로 상하로 겹쳐져 접촉하는 접촉 영역을 갖음으로써, 정전기 방전용 보호 소자(60)와 보호 저항체(70)로 하여 구성되어 있다.
또한, 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 1층째의 다결정 실리콘층은, 도 1의 우측 부분의 헤테로 접합형 전계 효과 트랜지스터(50)로서 헤테로 반도체 영역(4)을 형성하기 위해 성막한 반도체막의 다결정 실리콘층이, 각각, 1층째의 다결정 실리콘(9, 14)으로서 미리 정한 하나 이상의 섬 형상 영역으로 분할되어, 전기적으로 서로가 절연된 상태로 형성되어 있다. 또한, 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 2층째의 다결정 실리콘층은, 도 1의 우측 부분의 헤테로 접합형 전계 효과 트랜지스터(50)로서 게이트 전극(6)을 형성하기 위해 성막한 반도체막의 다결정 실리콘층이, 각각, 2층째의 다결정 실리콘 영역(12, 15)으로서 미리 정한 하나 이상의 섬 형상 영역으로 분할되어, 하나 이상의 영역으로 분할된 1층째의 다결정 실리콘 영역(9, 14) 상에 겹치도록 형성되어 있다. 여기에, 하나 이상의 영역으로 분할된 1층째의 다결정 실리콘 영역(9, 14), 2층째의 다결정 실리콘 영역(12, 15)은 미리 정한 임의의 크기의 원하는 섬 형상 영역으로 분할된다.
정전기 방전용 보호 소자(60)에 대해서는, 쌍방향 제너 다이오드를 형성하기 위해서, 1층째와 2층째의 반도체 영역이 서로 다른 도전형으로 이루어지고, 양자의 접촉 영역이 PN 접합면을 형성하도록 구성하고 있다. 즉, 도 1의 중앙 부분에 도시한 바와 같이, 헤테로 반도체 영역(4)을 형성하기 위해 성막한 반도체막의 다결정 실리콘이, 1층째의 다결정 실리콘 영역(14)으로서, 도전형이, 예를 들면 반도체 기판과 동일한 도전형의 N+형으로 되어 복수의 영역으로 분할되고, 이들 분할된 1층째의 다결정 실리콘 영역(14)에 의한 영역 사이는, 게이트 절연막(5)을 형성하기 위해 성막한, 예를 들면 산화막에 의해 절연 분리되어 있다. 또한, 게이트 전극(6)을 형성하기 위해 성막한 다결정 실리콘이, 하나 이상의 영역으로 분할된 1층째의 다결정 실리콘 영역(14)을 중개하도록 1층째의 다결정 실리콘 영역(14) 상에 위치를 어긋나게 하여 번갈아 서로 겹치는 형태로, 2층째의 다결정 실리콘 영역(15)으로서 형성되어 있고, 그 도전형은, 1층째의 다결정 실리콘 영역(14)과는 상이한 도전형의 P+형으로 되어 있다. 이들 1층째와 2층째의 다결정 실리콘 영역(14, 15)의 접합에 의해 PN 접합을 형성하고, 쌍방향 제너 다이오드를 형성한다.
즉, 도 1의 정전기 방전용 보호 소자(60)에서는, 2개의 1층째의 N+형 다결정 실리콘 영역(14)과 1개의 2층째의 P+형 다결정 실리콘 영역(15)의 2개의 층이 번갈아 어긋난 위치에서 서로 겹쳐 중개하도록 접속됨으로써, 각각의 접합부에서 PN 접합면을 구성하고, 1개의 쌍방향 제너 다이오드로 하여 형성되어 있다.
여기서, 정전기 방전용 보호 소자(60)의 쌍방향 제너 다이오드는, 전술한 바와 같이, 한쪽의 N+형 다결정 실리콘 영역(14)이 소스 전극(7)에 접속되고, 다른 한쪽의 N+형 다결정 실리콘 영역(14)이 외부 게이트 전극 단자 영역(GP)(11)에 접속되어 있다. 이러한 접속에 의해, 외부에 노출된 외부 게이트 전극 단자 영 역(GP)(11)에 정전기가 인가된 경우에도, 정전기가, 게이트 전극(6)에 직접 인가되지 않고, 정전기 방전용 보호 소자(60)의 쌍방향 제너 다이오드를 통하여, 소스 전극(7)에 방전되게 된다.
또한, 보호 저항체(70)에 대해서는, 게이트 전극 보호용으로서 원하는 저항치를 갖는 저항체를 형성하기 위해서, 1층째와 2층째의 반도체 영역이 동일한 도전형으로 이루어지고, 서로 접촉함으로써, 복수의 저항체가 직렬 접속된 적층형의 저항체를 구성하고 있다. 즉, 도 1의 좌측 부분에 도시한 바와 같이, 헤테로 반도체 영역(4)을 형성하기 위해 성막한 다결정 실리콘이, 1층째의 저항층(9)으로서, 도전형이, 예를 들면 반도체 기판과 동일한 N+형으로 되어 하나 이상의 영역으로 분할되고, 이들 분할된 1층째의 저항층(9)에 의한 영역 사이는, 정전기 방전용 보호 소자(60)의 경우와 마찬가지로, 게이트 절연막(5)을 형성하기 위해 성막한, 예를 들면 산화막에 의해 절연 분리되어 있다. 또한, 정전기 방전용 보호 소자(60)의 경우와 마찬가지로, 게이트 전극(6)을 형성하기 위해 성막한 다결정 실리콘이, 하나 이상의 영역으로 분할된 1층째의 저항층(9)을 중개하도록 1층째의 저항층(9) 상에 위치를 어긋나게 하여 번갈아 서로 겹치는 형태로, 2층째의 저항층(12)으로서 형성되어 있고, 그 도전형은, 1층째의 저항층(9)과 동일한 도전형의 N+형으로 되어 있다. 이들 1층째와 2층째의 저항층(9, 12)의 직렬 접속에 의해, 보다 높은 저항치를 실현 가능하게 하고 있다.
즉, 도 1의 보호 저항체(70)에서는, 2개의 1층째의 N+형 저항층(9)과 1개의 2층째의 N+형 저항층(12)의 2개의 층이 번갈아 어긋난 위치에서 서로 겹쳐 중개하도록 접속됨으로써, 적층형의 저항체로서, 3개의 저항체가 직렬 접속되어 있다.
여기서, 보호 저항체(70)는, 전술한 바와 같이, 한쪽의 1층째의 N+형 저항층(9)이, 외부 게이트 전극 단자 영역(GP 영역)(11)에 접속되고, 다른 한쪽의 1층째의 N+형 저항층(9)이, 내측 게이트 전극(Gin)(10)에 접속되고, 전계 효과 트랜지스터(50)의 게이트 전극(6)에 접속되어 있다. 여기에서, 외부 게이트 전극 단자 영역(GP 영역)(11)에는, 쌍방향 제너 다이오드의 다른 한쪽의 N+형 다결정 실리콘 영역(14)도 접속되어 있다.
또한, 내부 게이트 전극(Gin)(10)은, 도 17에 도시한 바와 같은 게이트 러너(26)를 통하여, 2층째의 다결정 실리콘에 의해 형성된 게이트 전극(6)에 접속된다. 이러한 접속에 의해, 외부에 노출된 외부 게이트 전극 단자 영역(GP)(11)에 정전기가 인가된 경우에, 정전기 방전용 보호 소자(60)의 쌍방향 제너 다이오드를 통하여 방전되지 않은 일부의 정전기가, 게이트 전극(6) 측으로 진입해 왔다고 하더라도, 게이트 전극(6)보다도 시트 저항이 충분히 높은 보호 저항체(70)에 의해, 게이트 전극(6) 내에서는 정전기가 충분히 빠른 속도로 신속하게 확산되어, 게이트 절연막(5)에 높은 전계가 가해지지 않고, 게이트 절연막(5)의 절연 파괴의 발생을 방지 가능하게 하고 있다.
(본 실시예의 반도체 장치의 작용)
다음으로, 도 1에 도시하는 반도체 장치(100)의 작용에 대하여 더 설명한다.
헤테로 접합형 전계 효과 트랜지스터의 기본적인 동작은, 예를 들면 상기 특허 문헌1이나 특허 문헌 2의 「탄화 규소 반도체 장치」에 기재되어 있는 것과 거의 동등하지만, 통상의 파워 MOSFET와 같은 채널 영역이 존재하지 않기 때문에, 보 다 저저항으로 손실이 적은 전계 효과 트랜지스터를 실현할 수 있다.
우선, 도 1에 도시하는 헤테로 접합형의 반도체 장치(100)에서 헤테로 접합형 전계 효과 트랜지스터(50)의 정전기 보호용의 수동 소자로서 설치한 정전기 방전용 보호 소자(60)와 보호 저항체(70)와 전계 효과 트랜지스터(50)의 접속 관계를 나타내는 도 4, 도 5의 등가 회로도를 이용하여, 그 작용에 대하여 설명한다. 여기에서, 도 4는, 도 1의 정전기 방전용 보호 소자(60)와 전계 효과 트랜지스터(50)의 접속 상태를 표현한 등가 회로를 도시하는 회로도이고, 도 5는, 도 4의 등가 회로에 도 1의 보호 저항체(70)를 더 접속한 경우의 등가 회로를 도시하는 회로도이다.
도 4의 등가 회로에 도시한 바와 같이, 전계 효과 트랜지스터(32)(도 1의 전계 효과 트랜지스터(50))의 소스 단자(29)(도 1의 소스 전극(7))와 게이트 단자(30)(도 1의 외부 게이트 전극 단자 영역(11))의 사이에, 쌍방향 제너 다이오드(31)(도 1의 1층째의 N+형 다결정 실리콘 영역(14), 2층째의 P+형 다결정 실리콘 영역(15)으로 이루어지는 정전기 방전용 보호 소자(60))를, 게이트 단자(30)에 인가되는 정전기를 방전시키는 보호 소자로서 접속한 구성으로 하고 있다.
따라서, 정전기에 의한 인체 등의 대전 물체가 외부에 노출된 게이트 단자(30)에 접촉한 경우에도, 전계 효과 트랜지스터(32)의 게이트 전극에, 직접, 정전기의 전위가 인가되지 않고, 쌍방향 제너 다이오드(31)를 통하여 소스 전극 단자(29) 측에 방전시킬 수 있다. 그 결과, 도 1의 게이트 절연막(5)의 파괴를 일으킬 정도로 이상하게 높은 전위가, 전계 효과 트랜지스터(32)의 게이트 전극에 인가 되어, 게이트 절연막(5)이 파괴되지도 않고, 정전기에 의해 전계 효과 트랜지스터(32)가 동작하지 않게 되는 사태를 방지할 수 있다.
또한, 도 1의 디바이스 단면 구조에 도시한 바와 같이, 전계 효과 트랜지스터(100)의 게이트 전극(6)의 보호용으로서 게이트 전극(6)에의 입력 전압을 흡수하기 위해서, 게이트 전극(6)의 시트 저항보다도 큰 시트 저항치를 갖는 보호 저항체(70)(도 1의 1층째의 N+형 다결정 실리콘(9), 2층째의 N+형 다결정 실리콘(12)으로 이루어지는 적층형의 저항체)를, 필드 산화막(8) 상에 형성하고, 외부 게이트 전극 단자 영역(GP 영역)(11)과 내부 게이트 전극 단자 영역(Gin 영역)(10) 사이에 접속되도록, 그 양단이, 외부 게이트 전극 단자 영역(11)과 내부 게이트 전극 단자 영역(10)에 각각 접속되어 있다.
이 보호 저항체(70)의 접속에 의해, 도 5의 등가 회로에 도시한 바와 같이, 게이트 전극(6)의 시트 저항보다도 큰 시트 저항치를 갖는 게이트 보호 저항(33)(도 1의 보호용 저항체(60))의 일단이, 쌍방향 제너 다이오드(31)의 게이트 단자(30)(도 1의 외부 게이트 전극 단자 영역(GP 영역)(11)) 접속측과 접속되고, 타단이, 전계 효과 트랜지스터(32)의 게이트 전극(도 1의 내부 게이트 전극 단자 영역(Gin)(10)을 개재하여 게이트 전극(6))과 접속된다.
그 결과, 정전기에 의한 인체 등의 대전 물체가 외부에 노출된 게이트 단자(30)에 접촉한 경우에도, 전계 효과 트랜지스터(32)의 게이트 전극에, 직접, 정전기의 전위가 직접 인가되지 않고, 전계 효과 트랜지스터(32)의 게이트 전극에 진입한 일부의 정전기도 신속하게 게이트 전극 내에 확산되어, 게이트 절연막(5)의 절연 파괴를 일으키는 이상한 전계가 가해지는 것을 방지할 수 있다.
다음으로, 본 실시예에서의 반도체 장치(100)가, 종래 기술의 반도체 장치, 예를 들면 상기 특허 문헌1에 개시하는 반도체 장치보다도, 더욱 우수한 정전기 보호 기능을 갖추고 있는 점에 대하여 더 설명한다.
우선, 상기 특허 문헌1에 기재된 종래의 반도체 장치의 디바이스 구조에 대하여, 도 18의 소자 단면도를 이용하여 설명한다. 도 18은, 상기 특허 문헌1에 개시하는 종래의 반도체 장치에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도이다.
도 18에 도시하는 종래의 반도체 장치(400)에서도, 도 18의 우측 부분에는 전계 효과 트랜지스터가, 또한, 좌측 부분에는, 정전기 보호용의 수동 소자가, 본 발명의 도 1의 반도체 장치(100)의 경우와 거의 마찬가지로 형성되어 있다. 그러나, 도 18의 반도체 장치(400)에서의 수동 소자는, 본 발명의 경우와 같은 2층으로 이루어지는 적층형의 구조가 아니라, 1층만으로 구성되어 있고, 쌍방향 제너 다이오드를 형성하는 N+형 폴리 Si 영역(37), P+형 폴리 Si 영역(38), N+형 폴리 Si 영역(39)의 정전기 방전용 보호 소자, N+형 폴리 Si 영역으로 이루어지는 저항체(36)가 동일층 내에 형성되어 있다.
전계 효과 트랜지스터(44)는, 본 발명의 도 1의 반도체 장치(100)의 경우와 거의 마찬가지의 구조이지만, 본 발명의 헤테로 접합형과는 달리 M0S형의 트랜지스터로서, 반도체 기판의 N-형 SiC 드레인 영역(2) 내에 형성한 P형 웰 영역(3)에 N+형 소스 확산층(34, 35)이 형성됨과 함께, N-형 SiC 드레인 영역(2) 상에서, N+형 소스 확산층(34, 35)에 근접한 위치에 게이트 산화막(40)을 개재하여 게이트 전극(41) 및 실리사이드층(42)이 형성되어 있다. 또한, 게이트 전극(41) 및 실리사이드층(42)을 덮도록 형성한 층간 절연막(43)을 개재하여 소스 전극(7)이, N+형 소스 확산층(34, 35)과 오믹 컨택트하고 있다.
또한, 도 18의 종래의 반도체 장치(400)에서의 정전기 방전용 보호 소자로서는, 전술한 바와 같이, 필드 산화막(8) 중의 동일층 내에 형성한 N+형 폴리 Si 영역(37), P+형 폴리 Si 영역(38), N+형 폴리 Si 영역(39)의 서로의 측면끼리를 각각 접하도록 하여 2개의 PN 접합면을 형성함으로써, 쌍방향 제너 다이오드를 구성하고 있다. 이 한쪽의 N+형 폴리 Si 영역(37)은, 본 발명의 도 1의 반도체 장치(100)의 경우와 마찬가지로, 외부 게이트 전극 단자 영역 G에 접속되고, 다른 쪽의 N+형 폴리 Si 영역(39)은, 소스 전극(7)에 접속되어 있다.
또한, 도 18의 종래의 반도체 장치(400)에서의 저항체(36)는, 본 발명의 도 1의 반도체 장치(100)와 같이 2층으로 이루어지는 적층형이 아니라, 1층만의 N+형 폴리 Si 영역으로 이루어지는 N+형 폴리 Si 영역에 의해 형성되어 있다.
이상과 같이, 도 18의 종래의 반도체 장치(400)의 구조는, 본 발명의 도 1에 도시하는 제1 실시예의 반도체 장치(100)에서의 정전기 방전용 보호 소자(60)와 보호 저항체(70)의 구조와 크게 상이하다.
즉, 도 1에 도시하는 본 발명의 반도체 장치(100)와 같은 헤테로 접합형의 전계 효과 트랜지스터에서는, 전술한 바와 같이, 정전기 방전용 보호 소자(60)로서, 도 18의 구성과는 달리, 1층째의 N+형 다결정 실리콘 영역(14)과 2층째의 P+형 다결정 실리콘 영역(15)이 상하 방향으로 번갈아 중개하도록 서로 겹치는 접촉 영역에 의해 제너 다이오드의 접합면을 형성하고 있다. 이 때문에, 외부 게이트 전극 단자 영역(GP)(11)의 주변이라고 하는, 한정된 좁은 영역에 형성하기 때문에, 종래의 반도체 장치(400)와 평면적으로 동일한 점유 면적밖에 확보할 수 없는 경우였다고 하더라도, 종래의 반도체 장치(400)와 같이, N+형 폴리 Si 영역(37), P+형 폴리 Si 영역(38), N+형 폴리 Si 영역(39)의 서로의 측면(다결정 실리콘층의 막 두께의 두께 부분)에서 접하는 접합 면적에 비교하여, 충분히 넓은 접합 면적을 얻는 것이 가능해진다.
따라서, 본 발명의 도 1의 반도체 장치(100)와 같은 쌍방향 제너 다이오드에 의한 정전기 방전용 보호 소자(60)는, 쌍방향 제너 다이오드의 PN 접합면의 접합 면적을 크게 할 수 있으므로, 정전기가 전계 효과 트랜지스터(50)의 외부 게이트 전극 단자 영역(11)에 인가된 경우, 쌍방향 제너 다이오드가 브레이크다운한 후의 내부 저항을 충분히 작게 할 수 있다. 이 때문에, 정전기에 대한 반도체 장치(100)의 내량을, 종래의 도 18과 같은 반도체 장치(400)에 비교하여 보다 크게 확보할 수 있다고 하는 효과가 얻어진다.
또한, 이들 1층째의 N+형 다결정 실리콘 영역(14)과 2층째의 P+형 다결정 실리콘 영역(15)의 적층 구조를 형성하는 부재는, 전술한 바와 같이, 원래, 전계 효과 트랜지스터(50)를 형성하기 위해서 필요로 하고 있는 헤테로 반도체 영역(4) 및 게이트 전극(6)을 형성하는 반도체막, 예를 들면 다결정 실리콘층을 유용할 수 있으므로, 제조 공정의 대폭적인 증가를 필요로 하는 것이 아니어서, 제조 코스트의 증가를 억제할 수 있다.
또한, 보호 저항체(70)에 대해서도, 도 18에 도시하는 종래의 반도체 장치(400)와 평면적으로 동일한 점유 면적이었다고 하더라도, 보호 저항체(70)로서, 복수의 소영역으로 분할된 다결정 실리콘이 적층된 구조, 즉, 1층째의 N+형 저항층(9)과 2층째의 N+형 저항층(12)이, 서로 겹치는 영역을 갖으면서 번갈아 중개하도록 직렬 접속된 적층 구조로 하고 있으므로, 종래의 도 18과 같은 반도체 장치(400)에 비교하여, 보호 저항체(70)의 저항치의 자유도를 증가시키는 것이 가능하다. 이렇게 해서, 저항치를 정전기에 대한 충분한 내량을 얻는 값으로 설정하는 것이 가능해져, 정전기에 대한 반도체 장치(100)의 내량을 더욱 높일 수 있다고 하는 효과가 얻어진다.
또한, 정전기 방전용 보호 소자(60)의 경우와 마찬가지로, 이들 1층째의 N+형 저항층(9)과 2층째의 N+형 저항층(12)의 적층 구조를 형성하는 부재는, 원래, 전계 효과 트랜지스터(50)를 형성하기 위해서 필요로 하고 있는 헤테로 반도체 영역(4) 및 게이트 전극(6)을 형성하는 반도체막, 예를 들면 다결정 실리콘층을 유용할 수 있으므로, 제조 공정의 대폭적인 증가를 필요로 하는 것이 아니어서, 제조 코스트의 증가를 억제할 수 있다.
(제조 방법예)
다음으로, 도 1에 도시한 본 발명의 제1 실시예에 따른 반도체 장치(100)의 제조 방법을, 도 6∼도 16을 이용하여 설명한다. 여기에, 도 6∼도 16은, 본 발명의 제1 실시예에 따른 반도체 장치(100)를 제조하는 각 공정에서의 중간 제조물의 단면 구조의 일례를 도시하는 단면도로서, 각각, 제1 공정∼제11 공정에서 제조되는 중간 제조물의 단면 구조의 일례를 도시하고 있다.
우선, 도 6의 제1 공정(반도체 기판 형성 공정)에서의 단면도에 도시한 바와 같이, N+형 SiC 기판 영역(1) 상에 N-형의 SiC로 이루어지는 드레인 영역(2)이 에피택셜 성장 등에 의해 형성되어, 반도체 기판이 제작된다.
다음으로, 도 7의 제2 공정(P형 웰 영역 형성 공정)에서의 단면도에 도시한 바와 같이, N-형 SiC 드레인 영역(2) 내의 원하는 위치에 P형 웰 영역(3)이 형성된다. P형 웰 영역(3)의 형성에 있어서는, 도시하지 않았지만, P형 웰 영역(3)을 원하는 위치에 형성하기 위해서 레지스트 마스크를 우선 패터닝한 후, 이온 주입 등에 의한 Al이나 B 등의 P형의 불순물을 주입하고, 그런 다음에, 레지스트 패턴을 박리하고, 고온의 어닐링 처리를 실시함으로써, P형 웰 영역(3)을 원하는 위치에 형성하는 것이 가능하다.
다음으로, 도 8의 제3 공정(필드 산화막 형성 공정: 필드 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, N-형 SiC 드레인 영역(2) 상의 원하는 위치(즉 도 1에 도시하는 정전기 방전용 보호 소자(60)나 보호 저항체(70)의 수동 소자의 형성 영역)에, 필드 산화막(8)이, 후술하는 게이트 절연막(5)보다도 막 두께를 두껍게 하여 형성된다. 필드 산화막(8)은, 정전기를 처리하는 정전기 방전용 보호 소자와 보호 저항체의 수동 소자를 N-형 SiC 드레인 영역(2)으로부터 완전히 절연 분리하기 위해서, 막 두께를 두껍게 하여, 절연막으로서 N-형 SiC 드레인 영역(2) 상의 소정의 영역에 형성하는 필드 절연막으로서, 예를 들면, N-형 SiC 드레인 영 역(2) 상의 전체 면에, CVD(Chemical Vapor Deposition) 산화막을 디포지션한 후, 원하는 패턴으로 에칭함으로써 형성하는 것이 가능하다.
다음으로, 도 9의 제4 공정(1층째 다결정 실리콘층 형성 공정: 1층째 반도체막 형성 공정)에서의 단면도에 도시한 바와 같이, 필드 산화막(8) 및 N-형 SiC 드레인 영역(2) 상에, 헤테로 반도체 영역(4)을 형성하기 위한 1층째의 반도체층, 예를 들면 다결정 실리콘층(폴리 Si층)(17)이 퇴적된다. N-형 SiC 드레인 영역(2) 상에 퇴적된 1층째의 다결정 실리콘층(폴리 Si층)(17)은, N-형 SiC 드레인 영역(2)과는 밴드갭이 상이한 반도체 재료로서, N-형 SiC 드레인 영역(29)과의 사이에 헤테로 접합을 형성하여, 헤테로 반도체 영역을 형성하게 된다. 이 1층째의 다결정 실리콘층(17)은, 동시에, 정전기 방전용 보호 소자(60)의 1층째의 다결정 실리콘 영역(14) 및 보호 저항체(70)의 1층째의 저항층(9)을 형성하기 위한 반도체층으로서도 이용된다.
다음으로, 도 10의 제5 공정(1층째 다결정 실리콘층 분할 공정: 1층째 반도체막 분할 공정)에서의 단면도에 도시한 바와 같이, 1층째의 다결정 실리콘층(17)이, 하나 이상의 헤테로 반도체 영역(4)과 수동 소자의 1층째의 반도체 영역으로서 미리 정한 하나 이상의 영역으로 분할된다. 도 10에서는, N-형 SiC 드레인 영역(2) 상의 1층째의 다결정 실리콘층(17)은, 헤테로 반도체 영역(4, 4')의 2개로 분할되고, 필드 산화막(8) 상의 1층째의 다결정 실리콘층(17)은, 정전기 보호용의 수동 소자를 구성하기 위한, 쌍방향 제너 다이오드의 정전기 방전용 보호 소자(60)와, 보호 저항체(70)를 형성하는 영역으로서, 1층째의 N+형 폴리 Si 영역(14, 14')과, 1층째의 N+형 저항층(9, 9')으로, 각각, 분할된다.
또한, 도시하지 않았지만, 정전기 방전용 보호 소자(60)와 보호 저항체(70)로 되는 1층째의 N+형 폴리 Si 영역(14, 14')과 1층째의 N+형 저항층(9, 9')은, 예를 들면 이온 주입 등의 수단을 이용하여, 미리 정한 도전형의 불순물, 예를 들면, 반도체 기판과 동일한 도전형의, 예를 들면 N+형으로 되는 불순물이 도입된 후에, 레지스트의 패터닝과 1층째의 다결정 실리콘층(17)의 에칭에 의해 형성하는 것이 가능하다. N+형으로 하는 불순물종으로서는, As(비소)나 P(인)가 대표적인 예이다.
다음으로, 도 11의 제6 공정(게이트 절연막 형성 공정)에서의 단면도에 도시한 바와 같이, 필드 산화막(8), N-형 SiC 드레인 영역(2), 1층째의 N+형 저항층(9, 9'), 1층째의 N+형 폴리 Si 영역(14, 14') 상에, 각 영역의 측면도 포함하여 전체를 덮도록, 게이트 절연막(5), 예를 들면 산화막이 전체 면에 걸쳐서 형성된다. 단, 전계 효과 트랜지스터(50)의 게이트 절연막(5)의 막 두께는, 도 8의 제3 공정에서 형성한 필드 산화막(8)의 막 두께보다도 대폭 얇게 형성된다.
다음으로, 도 12의 제7 공정(1층째 N+형 저항층, N+형 폴리 Si 영역 노출 공정: 1층째 반도체 영역 노출 공정)에서의 단면도에 도시한 바와 같이, 수동 소자측의 1층째의 반도체 영역의 상면에 형성되어 있는 게이트 절연막(5)이, 즉, 정전기 방전용 보호 소자(60)와 보호 저항체(70)로 되는 1층째의 N+형 폴리 Si 영역(14, 14')과 1층째의 N+형 저항층(9, 9') 상에 퇴적되어 있는 게이트 절연막(5)이, 제거되어, 각각의 N+형 다결정 실리콘의 표면(상면)을 노출시킨다. 이 1층째의 N+형 폴리 Si 영역(14, 14')과 1층째의 N+형 저항층(9, 9')의 표면을 노출시키는 공정은, 레지스트에 의한 패터닝과 게이트 절연막(5)의 에칭, 나아가서는, 레지스트 제거에 의해 실시하는 것이 가능하다. 또한, 이 게이트 절연막(5)에 의해, 1층째의 N+형 저항층(9), N+형 저항층(9')의 사이, 1층째의 N+형 폴리 Si 영역(14), N+형 폴리 Si 영역(14')의 사이도 각각 절연 분리한 상태로 된다.
다음으로, 도 13의 제8 공정(2층째 다결정 실리콘층 형성 공정: 2층째 반도체막 형성 공정)에서의 단면도에 도시한 바와 같이, 게이트 절연막(5)과, 노출시킨 1층째의 N+형 폴리 Si 영역(14, 14')과 1층째의 N+형 저항층(9, 9') 상에, 게이트 전극(6)을 형성하기 위한 2층째의 반도체층, 예를 들면 다결정 실리콘층(18)이, 전체 면에 걸쳐서 퇴적된다. 이 2층째의 다결정 실리콘층(18)은, 동시에, 정전기 방전용 보호 소자(60)의 2층째의 다결정 실리콘 영역(15) 및 보호 저항체(70)의 2층째의 저항층(12)을 형성하기 위한 반도체층으로서도 이용된다.
다음으로, 도 14의 제9 공정(2층째 다결정 실리콘층 분할 공정: 2층째 반도체막 분할 공정)에서의 단면도에 도시한 바와 같이, 2층째의 다결정 실리콘층(18)이, 게이트 전극(6)의 영역과 수동 소자의 2층째의 반도체 영역으로서 미리 정한 하나 이상의 영역으로 분할되도록 패터닝된다. 즉, 도 14에서는, 전계 효과 트랜지스터(50)를 형성하는 게이트 전극 형성 영역에서의 게이트 전극(6)과, 정전기 방전용 보호 소자(60)를 형성하는 1층째의 N+형 폴리 Si 영역(14, 14') 상에 위치를 어긋나게 하여 중개하도록 겹치는 다결정 실리콘 영역 즉 2층째의 P+형 폴리 Si 영역(15)과, 보호 저항체(70)를 형성하는 1층째의 N+형 저항층(9, 9') 상에 위치를 어긋나게 하여 중개하도록 겹치는 다결정 실리콘, 즉 2층째의 N+형 저항층(12)을 형성하도록 패터닝된다.
또한, 도시하지 않았지만, 정전기 방전용 보호 소자(60) 및 보호 저항체(70)로 되는 2층째의 P+형 폴리 Si 영역(15)과 2층째의 N+형 저항층(12)은, 예를 들면 이온 주입 등의 수단을 이용하여, 각각, P+형(1층째의 도전형과는 상이한 도전형, 예를 들면 반도체 기판과는 상이한 도전형), N+형(1층째의 도전형과 동일한 도전형, 예를 들면 반도체 기판과 동일한 도전형)으로 되는 불순물이 도입된 후에, 레지스트의 패터닝과 2층째의 다결정 실리콘층(18)의 에칭에 의해 형성하는 것이 가능하다.
그 결과, 정전기 방전용 보호 소자(60)를 구성하는 1층째의 N+형 폴리 Si 영역(14, 14')과 2층째의 P+형 폴리 Si 영역(15)의 접촉 영역에는 PN 접합면이 형성되어, 쌍방향 제너 다이오드가 형성된다. 또한, 1층째의 N+형 저항층(9, 9')과 2층째의 N+형 저항층(12)에 의해 직렬 접속된 적층형의 저항체가 형성된다. 또한, 게이트 전극(6)의 도전형은, N+형, P+형의 어느 것이어도 상관없다.
다음으로, 도 15의 제10 공정(층간 절연막 형성 공정, 드레인 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 게이트 전극(6), 1층째의 N+형 폴리 Si 영역(14, 14'), 2층째의 P+형 폴리 Si 영역(15), 1층째의 N+형 저항층(9, 9'), 2층째의 N+형 저항층(12), 게이트 절연막(5) 상에, 층간 절연막(13)을 전체 면에 걸쳐서 형성한 후, N+ SiC 기판 영역(1) 측에 드레인 전극(16)이 형성되고, 그런 다음에, 층간 절연막(13)의 원하는 위치에, 소스 전극(7)을 접속하기 위한 컨택트 홀이 형 성된다.
마지막으로, 도 16의 제10 공정(소스 전극 형성 공정)에서의 단면도에 도시한 바와 같이, 층간 절연막(13) 및 컨택트 홀의 전체 면에 걸쳐서, 금속 배선층이 형성되고, 원하는 영역에 전극이 남도록 금속 배선층의 에칭을 행함으로써 소스 전극(7)이 형성된다. 그 결과, 전계 효과 트랜지스터(50)를 형성하는 헤테로 반도체 영역(4, 4')과 정전기 방전용 보호 소자(60)를 형성하는 한쪽의 1층째의 N+형 폴리 Si 영역(14)을 접속하도록 소스 전극(S7)이 형성된다. 여기에서, 소스 전극(7)은, 외부 소스 전극 단자 영역을 개재하여 외부의 회로에 접속 가능하게 된다.
한편, 정전기 방전용 보호 소자(60)의 다른 한쪽의 1층째의 N+형 폴리 Si 영역(14')과 보호 저항체(70)의 한쪽의 1층째의 N+형 저항층(9)을 접속하도록 외부 게이트 전극 단자 영역(GP 영역)(11)이 형성되고, 외부 게이트 전극 단자 영역(GP 영역)(11)을 개재하여 외부의 회로에 접속 가능하게 된다. 또한, 보호 저항체(70)의 다른 한쪽의 1층째의 N+형 저항층(9')은, 내부 게이트 전극(Gin)(10)에 접속되고, 도시하지 않았지만, 게이트 러너(도 17의 게이트 러너(26)에 도시한 바와 같은 접속선)를 경유하여 게이트 전극(6)에 접속된다. 이에 의해, 게이트 전극(6)은, 보호 저항체(70)를 통하여 외부의 회로에 접속 가능하게 된다.
이상의 각 공정을 거침으로써, 본 발명의 제1 실시예에 도시한 도 1의 반도체 장치(100)가 완성된다. 도 1의 반도체 장치(100)는, 전술한 바와 같이, 전계 효과 트랜지스터(50)의 구성 요소인 헤테로 반도체 영역(4)을 형성하는 1층째의 반도체막, 예를 들면 다결정 실리콘층(17)과 게이트 전극(6)을 형성하기 위한 2층째 의 반도체막, 예를 들면 다결정 실리콘층(18)의 양방의 반도체막을 제대로 활용하여, 제조 공정을 대폭 증가시키지 않고, 본 발명에 특유의 구성인 적층형의 정전기 방전용 보호 소자(60) 및 보호 저항체(70)를, 전계 효과 트랜지스터(50)에 대한 정전기 보호용의 수동 소자로서 형성하는 것이 가능하다.
그 결과, 제조 공정의 대폭적인 증가에 의한 코스트 업을 수반하지도 않고, 소자의 스위칭 스피드나 게이트 절연막(5)에 걸리는 최대 전압을 고려하면서, 본 실시예에서 설명한 바와 같은, 정전기에 대한 내량이 충분히 높은 전계 효과 트랜지스터를 실현하는 것이 가능하다. 본 발명의 반도체 장치는, 차재용을 비롯한 각종 용도에 이용되는 파워 일렉트로닉 시스템의 소형화, 경량화, 저코스트화의 실현에 대단히 공헌할 수 있는 반도체 장치로서 제공 가능함은 물론이다.
(제2 실시예)
다음으로, 본 발명에 따른 반도체 장치의 제2 실시예의 디바이스 구조에 대하여 설명한다.
(구조예)
도 2는, 본 발명에 따른 반도체 장치의 제2 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도이다. 도 2의 반도체 장치(200)의 기본적인 전체 구성은, 제1 실시예에서 도시한 도 1의 반도체 장치(100)와 동등하고, 이하에는, 도 1의 반도체 장치(100)와 상이한 부분에 대해서만 설명한다.
또한, 도 2의 반도체 장치(200)는, 필드 산화막(8) 상의 정전기 방전용 보호 소자(60A)가 존재하고 있는 영역만을 뽑아내어 도시한 것이고, 도 1의 전계 효과 트랜지스터(50)와 보호 저항체(70)의 영역에 대해서는, 도 1의 반도체 장치(100)와 마찬가지이다.
도 2의 반도체 장치(200)에서의 정전기 방전용 보호 소자(60A)는, 도 1의 반도체 장치(100)에서의 정전기 방전용 보호 소자(60)에 비교하여, 1층째의 다결정 실리콘층(17)은, 3개의 영역으로 분리되어, 3개의 1층째의 N+형 폴리 Si 영역(14)으로서 형성되어 있다. 또한, 2층째의 다결정 실리콘층(18)은, 2개의 2층째의 P+형 폴리 Si 영역(15)으로 분리되어 형성되어 있다. 그리고, 3개의 1층째의 N+형 폴리 Si 영역(14)과 2개의 2층째의 P+형 폴리 Si 영역(15)의 각각이, 서로 어긋난 위치에 배치되어 서로를 중개하도록 상하로 서로 겹치는 영역을 형성함으로써, 합계 4개의 제너 다이오드가 직렬 접속되어 있다.
이와 같은 구성으로 함으로써, 1층째의 N+형 다결정 실리콘 영역(14)과 2층째의 P+형 다결정 실리콘 영역(15)에 의해 구성되는 제너 다이오드의 내압을 2개씩 합한 것을, 쌍방향 제너 다이오드의 편측의 내압으로 할 수 있어, 쌍방향 제너 다이오드의 정전기에 대한 내량을 증가시킬 수 있다.
또한, 본 실시예에서는, 4개의 제너 다이오드를 형성하는 경우를 설명했지만, 1층째의 다결정 실리콘층(17), 2층째의 다결정 실리콘층(18)을, 패터닝에 의해, 임의의 개수로 분할함으로써, 제너 다이오드의 개수를 임의로 정하는 것이 가능하고, 더 많은 영역으로 분할함으로써, 내압 설정의 자유도를 증가시킬 수 있다고 하는, 본 발명의 독특한 효과도 발휘할 수 있다. 또한, 경우에 따라서는, 2층 에만 한하지 않고, 2 이상의 복수의 층으로 이루어지는 적층형 쌍방향 제너 다이오드로 하여 구성하는 것도 가능하다.
(제3 실시예)
다음으로, 본 발명에 따른 반도체 장치의 제3 실시예의 디바이스 구조에 대하여 설명한다.
(구조예)
도 3은, 본 발명에 따른 반도체 장치의 제3 실시예에서의 전계 효과 트랜지스터의 디바이스 단면 구조를 간략화하여 도시하는 단면도이다. 도 3의 반도체 장치(300)의 기본적인 전체 구성도, 제1 실시예에서 도시한 도 1의 반도체 장치(100)와 동등하며, 이하에는, 도 1의 반도체 장치(100)와 상이한 부분에 대해서만 설명한다.
또한, 도 3의 반도체 장치(300)는, 필드 산화막(8) 상의 보호 저항체(70A)가 존재하고 있는 영역만을 뽑아내어 도시하고 있는 것이며, 도 1의 전계 효과 트랜지스터(50)와 정전기 방전용 보호 소자(60)의 영역에 대해서는, 도 1의 반도체 장치(100)와 마찬가지이다.
도 3의 반도체 장치(300)에서의 보호 저항체(70A)는, 도 1의 반도체 장치(100)에서의 보호 저항체(70)에 비교하여, 1층째의 다결정 실리콘층(17)은, 3개의 영역으로 분리되며, 3개의 1층째의 N+형 저항층(9)으로서 형성되어 있다. 또한, 2층째의 다결정 실리콘층(18)은, 2개의 2층째의 N+형 저항층(12)으로 분리되어 형성되어 있다. 그리고, 3개의 1층째의 N+형 저항층(9)과 2개의 2층째의 N+형 저 항층(12)의 각각이, 서로 어긋난 위치에 배치되어 서로를 중개하도록 상하로 서로 겹치는 영역을 형성함으로써, 직렬 접속되어 있다.
이러한 구성으로 함으로써, 1층째의 N+형 저항층(9)과 2층째의 N+형 저항층(12)의 직렬 접속 개수를 증가시켜, 그 시트 저항치를, 게이트 전극(6)에서의 시트 저항의 저항치에 비하여, 원하는 임의의 크기까지 증가시킬 수 있다.
또한, 1층째의 다결정 실리콘층(17), 2층째의 다결정 실리콘층(18)을, 패터닝에 의해, 임의의 개수로 분할함으로써, 보호 저항체의 개수를 임의로 정하는 것이 가능하며, 더 많은 영역으로 분할함으로써, 저항치 설정의 자유도를 증가시킬 수 있다고 하는, 본 발명의 독특한 효과도 발휘할 수 있다. 또한, 경우에 따라서는, 2층에만 한하지 않고, 2 이상의 복수의 층으로 이루어지는 적층형 보호 저항체로 하여 구성하는 것도 가능하다.
또한, 제2 실시예로서 도 2에 도시한 바와 같은 정전기 방전용 보호 소자(60A)와 조합하는 것도 가능하며, 이 경우, 정전기에 대한 내량을 더욱 향상시키는 것이 가능하다.
(그 밖의 실시예)
이상의 각 실시예에서는, N+형 SiC 기판 영역(1)과 N-형 SiC 드레인 영역(2)으로 이루어지는 반도체 기판으로서, 그 도전형을 N형으로 한 경우를 예로 들어 설명했지만, 본 발명은, 반도체 기판의 도전형이 P형이어도 된다. 이 경우에는, 정전기 방전용 보호 소자(60, 60A)를 형성하는 1층째의 다결정 실리콘 영역(14, 14')의 도전형을, 예를 들면, 반도체 기판의 도전형과 동일한 P+형으로 하고, 2층째의 다결정 실리콘 영역(15)의 도전형을, 1층째의 다결정 실리콘 영역(14, 14')과는 상이한 N+형으로 하여 구성하는 한편, 보호 저항체(70, 70A)를 형성하는 1층째의 저항층(9, 9') 및 2층째의 저항층(12)의 쌍방의 도전형을, 예를 들면, 반도체 기판의 도전형과 동일한 P+형으로 하여 구성하면 된다.
또한, 제2 실시예, 제3 실시예에 설명한 바와 같이, 정전기 보호용의 수동 소자를 구성하는 정전기 방전용 보호 소자(60A)나 보호 저항체(70A)로서, 1층째의 반도체 영역과 2층째의 반도체 영역을 복수개 구비하고 있는 경우, 제2 실시예, 제3 실시예와는 달리, 2층째의 반도체 영역의 개수를, 1층째의 반도체 영역의 개수보다도 많이 형성하는 것도 가능하다. 이러한 경우에는, 1층째의 양단의 반도체 영역이 아니라, 2층째의 양단에 위치하고 있는 반도체 영역으로부터, 외부 게이트 전극 단자 영역(GP)이나 소스 전극 단자, 혹은, 내부 게이트 전극 영역(Gin)과 접속하도록 구성하면 된다.
또한, 1층째의 다결정 실리콘 영역(14, 14'), 1층째의 저항층(9, 9') 및 2층째의 다결정 실리콘 영역(15), 2층째의 저항층(12)은, 다결정 실리콘에 한하는 것이 아니라, 후술하는 바와 같이, 각각, 헤테로 반도체 영역(4, 4')을 구성하는 반도체 재료, 게이트 전극(6)을 형성하는 반도체 재료와 동일한 재료이면, 임의의 재료에 의해 구성하여도 되는데, 각각에서, 하나 이상의 영역으로 분할된 1층째의 반도체 영역과 하나 이상의 영역으로 분할된 2층째의 반도체 영역으로 하여 구성하면 된다.
또한, 이상의 각 실시예에서는, 정전기 방전용 보호 소자(60, 60A)와 보호 저항체(70, 70A)의 쌍방을 배치하는 경우에 대하여 설명했지만, 경우에 따라서는, 예를 들면, 정전기 방전용 보호 소자(60)만을 구비하도록, 어느 한쪽만을 구비하도록 구성하는 것이어도 무방하다.
또한, 상기 반도체 기판을 구성하는 재료는, SiC(탄화 규소)에 한하는 것이 아니라, 질화 갈륨이나 다이아몬드로 이루어져 있어도 된다. 또한, 헤테로 반도체 영역(4, 4')을 구성하는 재료도, 다결정 실리콘에 한하는 것이 아니라, 상기 반도체 기판과 헤테로 접합하는 반도체 재료이면, 단결정 실리콘이나 아몰퍼스 실리콘이어도 되고, 단결정 실리콘 게르마늄이나 다결정 실리콘 게르마늄이나 아몰퍼스 실리콘 게르마늄이어도 된다.
본 발명의 반도체 장치에 따르면, 헤테로 접합형의 트랜지스터에 대한 정전기 보호용의 수동 소자를, 2층의 반도체 영역을 서로 겹쳐 형성하는 구성으로 하고 있으므로, 칩 평면 상, 한정된 좁은 영역 내이더라도, 정전기 보호용의 수동 소자를, 정전기에 대한 충분한 내량이 얻어지는 형태로 형성할 수 있다. 예를 들면, 정전기 방전용 보호 소자를 구성하는 쌍방향 제너 다이오드의 접합 면적을 충분히 크게 할 수 있으므로, 그 정전기 방전용 소자가 브레이크다운한 후의 내부 저항을 충분히 작게 할 수 있다. 이렇게 해서, 정전기에 대한 내량이 큰 반도체 장치를 제공할 수 있다고 하는 효과가 얻어진다.

Claims (32)

  1. 반도체 기판과,
    상기 반도체 기판의 제1 주면에 접하고, 상기 반도체 기판과는 밴드갭이 상이한 반도체 재료로 이루어지는 헤테로 반도체 영역과,
    상기 반도체 기판과 접합하고 있는 상기 헤테로 반도체 영역에, 상기 반도체 기판의 표면까지 도달하는 개구부를 설치하고, 해당 개구부 내에 설치된 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 헤테로 반도체 영역과 접속된 소스 전극과,
    상기 반도체 기판과 접속된 드레인 전극을 갖고,
    상기 반도체 기판 상에 필드 절연막을 개재하여 형성된 정전기 보호용의 수동 소자를 갖는 반도체 장치로서,
    상기 수동 소자가, 하나 이상의 영역으로 분할된 1층째의 반도체 영역과 하나 이상의 영역으로 분할된 2층째의 반도체 영역을 갖고, 상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역의 각각이 서로 상하로 겹쳐져 접촉하는 접촉 영역을 갖는 적층형의 반도체 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역은, 모두, 동일 층 내에서, 하나 이상의 미리 정한 원하는 섬 형상 영역으로 분할되어, 전기적으로 절연되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 수동 소자와 상기 반도체 기판 사이에 개재하는 상기 필드 절연막의 막 두께가, 상기 게이트 절연막의 막 두께보다도 두꺼운 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역이 서로 다른 도전형으로 이루어지고, 상기 접촉 영역이 PN 접합면을 형성하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 1층째의 반도체 영역의 도전형이, 상기 반도체 기판과 동일한 도전형이고, 상기 2층째의 반도체 영역의 도전형이, 상기 반도체 기판과는 상이한 도전형인 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역과 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역이 서로의 위치를 어긋나게 하여 배치되고, 서로 중개하도록 상하로 서로 겹쳐 상기 접촉 영역에서 접촉함으로써, 상기 PN 접합면이 교대로 역방향으로 접속되고, 하나 이상의 쌍방향 제너 다이오드로 하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 쌍방향 제너 다이오드가, 상기 게이트 전극을 접속하는 외부 게이트 전극 단자와 상기 소스 전극 사이에 접속되고, 상기 외부 게이트 전극 단자에 인가된 정전기를 상기 소스 전극을 통하여 방전하는 정전기 방전용 보호 소자를 구성하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서,
    하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역이, 동일 도전형으로 이루어지고, 상기 접촉 영역에서 서로 접촉한 적층형의 저항체를 형성하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역의 도전형이, 모두, 상기 반도체 기판과 동일한 도전형인 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역이 서로의 위치를 어긋나게 하여 배치되고, 서로 중개하도록 상하로 서로 겹쳐 상기 접촉 영역에서 접촉함으로써, 상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역이 교대로 직렬로 접속된 저항체로서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 저항체가, 상기 게이트 전극을 접속하는 외부 게이트 전극 단자와 상기 게이트 전극의 사이에 접속되고, 상기 게이트 전극을 보호하기 위한 보호 저항체를 구성하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제7항에 있어서,
    상기 정전기 방전용 보호 소자와 상기 보호 저항체의 쌍방을 갖고 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 1층째의 반도체 영역을 형성하는 반도체 재료가, 상기 헤테로 반도체 영역을 형성하는 재료와 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 2층째의 반도체 영역을 형성하는 반도체 재료가, 상기 게이트 전극을 형성하는 재료와 동일한 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 반도체 재료가, 탄화 규소, 질화 갈륨, 혹은, 다이아몬드 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제1항 또는 제2항에 있어서,
    상기 헤테로 반도체 영역의 반도체 재료가, 단결정 실리콘, 다결정 실리콘, 혹은 아몰퍼스 실리콘 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  17. 제1항 또는 제2항에 있어서,
    상기 헤테로 반도체 영역의 반도체 재료가, 단결정 실리콘 게르마늄, 다결정 실리콘 게르마늄, 혹은, 아몰퍼스 실리콘 게르마늄 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판과, 상기 반도체 기판의 제1 주면에 접하고, 상기 반도체 기판과는 밴드갭이 상이한 반도체 재료로 이루어지는 헤테로 반도체 영역과, 상기 반도체 기판과 접합하고 있는 상기 헤테로 반도체 영역에, 상기 반도체 기판의 표면까지 도달하는 개구부를 설치하고, 해당 개구부 내에 설치된 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 헤테로 반도체 영역과 접속된 소스 전극과, 상기 반도체 기판과 오믹 접속된 드레인 전극을 갖고, 상기 반도체 기판 상에 필드 절연막을 개재하여 형성된 정전기 보호용의 수동 소자를 갖는 반도체 장치를 제조하는 반도체의 제조 방법으로서,
    상기 수동 소자와 상기 반도체 기판 사이에 개재하는 상기 필드 절연막의 막 두께를, 상기 게이트 절연막의 막 두께보다도 두껍게 형성하는 필드 절연막 형성 공정과,
    상기 헤테로 반도체 영역의 층을 형성할 때에, 상기 반도체 기판 상과 상기 필드 절연막 상에, 각각, 상기 헤테로 반도체 영역과 상기 수동 소자의 1층째의 반도체 영역의 쌍방의 반도체층을, 동일한 1층째 반도체막에 의해 형성하는 1층째 반도체막 형성 공정과,
    형성한 상기 1층째 반도체막을 미리 정한 복수의 영역으로 분할하고, 상기 헤테로 반도체 영역과, 상기 수동 소자의 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역으로 분할하는 1층째 반도체막 분할 공정을 갖고,
    또한, 상기 1층째 반도체막 분할 공정에서 상기 하나 이상의 영역으로 분할된 1층째의 반도체 영역에, 미리 정한 도전형의 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 1층째 반도체막 분할 공정에 의해 분할하여 형성한 상기 헤테로 반도체 영역의 상면 및 측면과, 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역의 상면 및 측면에 상기 게이트 절연막을 형성하는 게이트 절연막 형성 공정과, 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역의 상면에 형성한 상기 게이트 절연막을 제거하여 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역의 상면을 노출시키는 1층째 반도체 영역 노출 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 게이트 전극의 층을 형성할 때에, 상기 게이트 절연막의 상면과, 노출된 상기 1층째의 반도체 영역의 상면에, 각각, 상기 게이트 전극과 상기 수동 소자의 2층째의 반도체 영역의 쌍방의 반도체층을 동일한 2층째 반도체막에 의해 형성하는 2층째 반도체막 형성 공정과, 형성한 상기 2층째 반도체막을 미리 정한 복수의 영역으로 분할하고, 상기 게이트 전극과, 상기 수동 소자의 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역으로 분할하고, 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역이, 상기 1층째의 반도체 영역의 각각과 상하로 서로 겹쳐 접촉하는 접촉 영역을 형성하는 2층째 반도체막 분할 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 2층째 반도체막 분할 공정에 의해 분할하여 형성한 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역의 도전형을, 서로 겹친 상기 1층째의 반도체 영역과는 상이한 도전형으로 되는 불순물을 도입하고, 상기 접촉 영역을 PN 접합면으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 1층째의 반도체 영역에, 상기 반도체 기판과 동일한 도전형의 불순물을 도입하고, 상기 2층째의 반도체 영역에, 상기 반도체 기판과는 상이한 도전형의 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 2층째 반도체막 분할 공정에 의해, 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역을 분할할 때에, 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역과의 서로의 위치를 어긋나게 하여 서로 중개하도록 서로 겹쳐 상기 접촉 영역에서 상하의 면에서 접촉하도록 분할하고, 상기 PN 접합면이 교대로 역방향으로 접속됨으로써, 하나 이상의 쌍방향 제너 다이오드를 직렬 접속한 형태로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    서로 중개하도록 서로 겹친 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역 또는 상기 2층째의 반도체 영역의 한쪽의 끝의 반도체 영역을, 상기 게이트 전극을 접속하는 외부 게이트 전극 단자와 접속하고, 다른 쪽의 끝의 반도체 영역을, 상기 소스 전극에 접속함으로써, 상기 외부 게이트 전극 단자에 인가된 정전기를 상기 소스 전극을 통하여 방전하는 정전기 방전용 보호 소자로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제20항에 있어서,
    상기 2층째 반도체막 분할 공정에 의해 분할하여 형성한 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역의 도전형을, 서로 겹친 상기 1층째의 반도체 영역과 동일한 도전형으로 되는 불순물을 도입하고, 적층형의 저항체로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 1층째의 반도체 영역과 상기 2층째의 반도체 영역의 어느 것에도, 상기 반도체 기판과 동일한 도전형의 불순물을 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제25항 또는 제26항에 있어서,
    상기 2층째 반도체막 분할 공정에 의해, 하나 이상의 영역으로 분할된 상기 2층째의 반도체 영역을 분할할 때에, 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역의 서로의 위치를 어긋나게 하여 서로 중개하도록 서로 겹쳐 상기 접촉 영역에서 상하의 면에서 접촉하도록 분할함으로써, 하나 이상의 적층형의 저항체를 직렬 접속한 형태로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    서로 중개하도록 서로 겹친 하나 이상의 영역으로 분할된 상기 1층째의 반도체 영역 또는 상기 2층째의 반도체 영역의 한쪽의 끝의 반도체 영역을, 상기 게이트 전극을 접속하는 외부 게이트 전극 단자와 접속하고, 다른 쪽의 끝의 반도체 영역을, 상기 게이트 전극에 접속함으로써, 상기 게이트 전극을 보호하기 위한 보호 저항체로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제24항에 있어서,
    상기 정전기 방전용 보호 소자와 상기 보호 저항체의 쌍방을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 반도체 기판의 반도체 재료로서, 탄화 규소, 질화 갈륨, 혹은, 다이아몬드 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 헤테로 반도체 영역의 반도체 재료로서, 단결정 실리콘, 다결정 실리콘, 혹은 아몰퍼스 실리콘 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제18항 내지 제22항 중 어느 한 항에 있어서,
    상기 헤테로 반도체 영역의 반도체 재료로서, 단결정 실리콘 게르마늄, 다결정 실리콘 게르마늄, 혹은, 아몰퍼스 실리콘 게르마늄 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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