KR100970923B1 - 반도체 필터 디바이스 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 필터 디바이스 및 제조방법에 관한 것으로, 특히 EMI의 필터링 기능을 향상시키고, 본 발명과 연결된 전자부품을 ESD 정전기에 의한 손상으로부터 보호할 수 있는 반도체 필터 디바이스 및 제조방법에 관한 것이다. 더욱 구체적으로 Pi 필터회로를 구현하는 반도체 필터 디바이스에 있어서, 기판; 상기 기판의 상부에 상기 필터회로의 한 쌍의 제너다이오드에 대응하도록 구비된 한 쌍의 제너 반도체 소자; 및 상기 한 쌍의 제너 반도체 소자를 상호 연결하는 수동소자;를 포함하되, 상기 제너 반도체 소자는 상기 기판 상에 형성된 에피영역으로 이루어진 TVS(Transient Voltage Suppressor) 제너소자층;을 포함한다.
이러한 구성에 따라, 본 발명은 저주파에서 삽입손실이 작고, 고주파에서 감쇠효과가 크게 되어 EMI 필터링을 수행하고, 본 발명과 연결된 전자부품을 ESD 정전기로 인해 손상되지 않도록 보호할 수 있다.
필터 디바이스, EMI, ESD, 정전기, 반도체 소자, 수동소자, 제너 다이오드, 커플링수동소자

Description

반도체 필터 디바이스 및 그의 제조방법{Semiconductor filter device and fabrication method thereof}
본 발명은 반도체 필터 디바이스 및 그의 제조방법에 관한 것으로, 특히 EMI의 필터링 기능을 향상시키고, 본 발명과 연결된 전자부품을 ESD 정전기 발생로부터 손상되지 않도록 보호할 수 있는 반도체 필터 디바이스 및 제조방법에 관한 것이다.
반도체 산업의 급격한 발전으로 인하여, 산업의 여러 분야에서 반도체소자가 사용되고 있다. 이와 같이, 다양한 분야에서의 반도체소자의 사용에 따라, 다른 전자장치로부터 발생되는 각종 전자파로 인해 상기 반도체소자가 손상되는 경우가 빈번해지고 있다. 특히, 다른 전자장치로부터 발생되는 다양한 주파수를 갖는 전자파로 인한 전자방해(EMI: Electro Magnetic Interference) 또는 정전기방전 (ESD: Electro Static Discharge) 등이 발생하여 반도체 소자의 성능을 떨어뜨리는 문제점이 발생했다.
이하, 종래기술을 이용한 반도체 소자에 대하여 자세히 살펴보기로 한다. 도 1 내지 도 2는 종래기술에 따른 제너 반도체 소자의 단면도이다. 도 1에 도시된 바와 같이, 종래기술에 따른 제너 반도체 소자구조는 반도체 기판(10a)의 상부에 형성된 p-층 또는 n-층(11a)을 포함한다. 상기 p-층 또는 n-층(11a)의 상부에 형성된 p++ 또는 n++ 도핑층(12a)은 이온주입 및 확산공정을 통해 형성되고, 이어서 가드링(13a)이 형성된다.
도 2를 참조하여 다른 종래기술에 따른 제너 반도체 소자를 살펴보면 다음과 같다. 도 2는 도시된 종래기술에 따른 제너 반도체 소자는 반도체 기판(10b)의 상부에 이온주입을 두 차례 하여 수평으로 동작하는 소자를 나타낸다. 이러한 종래 기술에 따라, 상기 반도체 기판(10b)의 상부에 n-층(11b), p++층(12b), n+층(13b), n층(14b)이 형성된 구조를 가져, 상부에 금속접합으로 집적화가 가능하지만, 제작이 복잡하고, 접합의 깊이와 농도에 대한 제어가 어려워 특성을 균일화하는데 어려움이 따른다.
뿐만 아니라, 도 1 내지 도 2에 도시된 바와 같이 종래기술에 따른 제너 반도체 소자는 불순물 도판트의 주입과 확산에 의해 형성되는 접합의 위치와 농도에 대한 재현성 및 균일성이 불량한 문제점을 갖는다. 이에 따라 종래 기술에 따른 제너 반도체 소자의 생산수율을 증대시키기 어렵게 된다. 특히, 종래기술에 따른 제너 반도체 소자는 저항성분이 증가하고, 다이나믹 임피던스가 증가하게 되어, 상기 제너 반도체소자의 동작 시, 열이 발생하고, 전력소모가 급격히 발생하여 다이나믹 저항이 1 ohm 이하인 TVS급의 제너 반도체소자를 제작하기 어려운 문제점이 있다.
이처럼, 종래기술을 이용한 TVS급의 제너 반도체 소자는 금속과 반도체 접합이 이루어지는 가장자리 부분에 존재하는 도판트의 농도가 높은 부분과 낮은 부분 사이에서 전위차가 크게 인가된다. 이로 인해 불균일하게 전계분포가 이루어지기 때문에, 높은 전계가 집속되는 현상이 발생하여 반도체 소자의 항복전압 및 신뢰성이 감소하는 문제점이 발생한다. 이러한 문제점으로 인해 가드링을 추가하기도 하지만, 이러한 경우, 공정 및 제작단계가 복잡해지고, 불순물의 확산에 의한 접합면적이 증가하게 되므로, 접합의 정전용량이 증가하여 동작속도가 저하되고, 제조공정이 복잡해지며, 제조단가가 높아지는 문제점 또한 발생했다.
이하, 도 3을 참조하여, 종래기술에 따른 CLC(Capacitor Inductor Capacitor) Pi필터의 EMI 필터회로에 대하여 살펴보도록 한다. 도 3은 종래기술을 이용한 CLC(Capacitor Inductor Capacitor) Pi필터의 회로도이다.
도 3에 도시된 바와 같이, 종래기술에 따른 CLC(Capacitor Inductor Capacitor) Pi필터의 EMI 필터회로는 내부에 인덕터(L1)를 사용하여 저항성분이 거의 없게 되므로, 패싱밴드(Passing band)인 저주파에서 삽입손실이 적고, 고주파에서 롤오프(roll-off)가 크다는 장점이 있다. 하지만, 이러한 종래기술의 EMI 필터회로는 고주파 대역으로 변화하면서, LC 공진에 의해 컷오프(cut-off) 주파수가 작고, 필터링 효과를 주는 감쇠 주파수 대역이 좁다. 따라서, 현재 많이 사용되는 휴대용 RF 통신기기의 컷오프 밴드인 800MHz 내지 3GHz 대역에 대한 EMI 필터링 특성을 원활하게 제조하기 어려운 문제점이 발생했다.
도 4 내지 도 5는 종래기술에 따른 ZRZ(Zener-Resistor-Zener) Pi필터회로의 평면도이다. 도 4 내지 도 5에 도시된 바와 같이, 종래기술에 따른 ZRZ(Zener-Resistor-Zener) Pi필터회로는 인덕터라인(21)이 패드(20)를 둘러싸도록 감아서 인덕턴스를 크게 하는 방식을 나타내고 있다. 하지만 이와 같이, 반도체 기판 상에 인덕터를 집적하는 방식은 상기 반도체 기판상에 발생하는 기생성분으로 인하여, 반도체 기판 상에 인덕터를 집적하는 방식에 비하여 효율이 낮은 문제점을 갖는다.
도 6은 종래 기술에 따른 ZRZ(Zener-Resistor-Zener) Pi필터회로도이다. 도 6의 (a)에 도시된 바와 같이, 상기 ZRZ(Zener-Resistor-Zener) Pi필터회로는 단방향 제너 다이오드(Z11, Z21)를 포함하여 DC 신호에 사용될 수 있다. 또한, 도 6의 (b)에 도시된 바와 같이, 상기 ZRZ(Zener-Resistor-Zener) Pi필터회로는 양방향 제너 다이오드(Z12, Z22)를 포함하여 AC 신호에 사용될 수 있다. 이 때, 사용되는 저항(R11, R12)은 임피던스 매칭을 위해 전단 또는 후단의 회로구성에 따라 70, 100, 200, 400 ohm 대의 저항이 주로 사용된다. 이처럼, 수동소자의 저항이 크게 되면 저주파에서 삽입손실이 크게 되므로 작은 저항을 이용해야 하지만 낮은 저항값의 수동소자를 사용하는 경우, 주파수 대역에서의 롤오프가 작아지는 문제점이 동반된다.
도 7은 종래기술에 따른 Pi필터 디바이스의 단면도이다. 도 7에 도시된 바와 같이, 종래기술의 Pi필터 디바이스는 반도체 기판(30)의 상부에 LOCOS(Local Oxidation of Semiconductor)산화막(32)이 형성되고, p+n- 및 n+p-와 같은 접합이 이온주입 및 확산공정을 통해 형성된다. 이 후, 상기 LOCOS 산화막(32)의 상부에 저항이나 인덕터와 같은 수동소자(34)를 제작하고, 상기 수동소자(34)로 금속배선을 형성하여 도 8의 패드(33)와 연결시킨다. 이러한 Pi필터 디바이스는 접합의 가장자리 부분 또는 LOCOS 산화막 또는 상기 반도체 기판의 계면에 누설전류를 발생시켜, 상기 수동소자(34)에 기생하는 커패시턴스와 인덕턴스가 종래기술의 Pi필터 디바이스의 성능을 제한시키는 문제점이 야기되었다.
도 8은 종래기술에 따른 Pi필터 디바이스의 평면도이다. 도 8에 도시된 바와 같이, 상기 Pi필터 디바이스는 수동소자(34)가 서로 마주보며 형성되는 두 개의 패드(33) 사이에 접촉창(39)을 통해 연결되는 구조를 나타낸다. 하지만 이러한 Pi필터 디바이스는 제작이 용이하지만 EMI 필터의 성능에 한계가 있게 된다.
이에 따라서, 종래기술에 의한 반도체 필터의 경우, 패싱밴드인 저주파에서 삽입손실이 크고, 롤오프 기울기가 작으며, 고주파에서 공진에 의해 컷오프 밴드에서 감쇠하는 주파수 대역이 좁아지는 문제점이 발생한다. 뿐만 아니라, 종래기술에 의한 제너 다이오드는 누설전류가 크지 못함에 따라 ESD 내전압이 높지 못하는 종합적인 문제점이 발생한다.
상기와 같은 종래 기술의 문제점을 해결하기 위해, 본 EMI의 필터링 기능을 향상시키고, 본 발명과 연결된 전자부품을 ESD 정전기 발생으로부터 손상되진 않도록 보호할 수 있는 반도체 필터 디바이스 및 제조방법을 제공하고자 한다.
위와 같은 과제를 해결하기 위한 본 발명의 한 특징에 따른 pi필터회로를 구현하는 반도체 필터 디바이스는 기판; 상기 기판의 상부에 상기 필터회로의 한 쌍의 제너다이오드에 대응하도록 구비된 한 쌍의 제너 반도체 소자; 및 상기 한 쌍의 제너 반도체 소자를 상호 연결하는 수동소자;를 포함하되, 상기 제너 반도체 소자는 상기 기판 상에 형성된 에피영역으로 이루어진 TVS(Transient Voltage Suppressor) 제너소자층;을 포함한다.
바람직하게는 상기 수동소자를 중심으로 대향하는 적어도 한 쌍의 커플링수동소자를 더 포함할 수 있다.
바람직하게는 상기 기판의 상부에 n+층, n-층, 배리어층, p+층을 포함하는 p-top구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층, n-층, 배리어층, p+층을 포함하는 PNP구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층을 포함하는 n-top구조 및 상기 기판의 상부에 n+층, n-층, 배리어층, p+층, 배리어층, n-층, n+층을 포함하는 NPN구조 중 적어도 하나의 구조를 포함하는 TVS제너소자층의 에피영역을 포함할 수 있다.
특히 30nm 이하 두께의 초박형인 Si1-xGex(x=0~1)으로 이루어진 배리어층을 포함할 수 있다.
특히 폴리실리콘 박막 또는 금속박막으로 이루어져 저항 또는 인덕터로 형성되는 수동소자를 포함할 수 있다.
바람직하게는 전자기장의 커플링 효율을 높이도록 삼각형태를 갖는 커플링수동소자를 포함할 수 있다.
특히 상기 커플링수동소자가 상기 커플링수동소자간에 좌우 또는 상하로 배치되도록 형성되는 수동소자를 포함할 수 있다.
위와 같은 과제를 해결하기 위한 본 발명의 다른 특징에 따른 반도체 필터 디바이스 제조방법은 반도체 기판을 형성하는 기판형성단계; 상기 기판의 상부에 다수의 에피영역으로 이루어진 TVS(Transient Voltage Suppressor)제너소자층을 포함하는 적어도 한 쌍의 제너반도체소자를 형성하는 제너반도체소자형성단계; 상기 적어도 한 쌍의 제너반도체소자를 상호 연결하는 수동소자를 형성하는 수동소자형성단계;를 포함한다.
바람직하게는 상기 TVS제너소자층의 에피영역이 상기 기판의 상부에 n+층, n-층, 배리어층, p+층을 포함하는 p-top구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층, n-층, 배리어층, p+층을 포함하는 PNP구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층을 포함하는 n-top구조 및 상기 기판의 상부에 n+층, n-층, 배리어층, p+층, 배리어층, n-층, n+층을 포함하는 NPN구조 중 적어도 하나의 구조로 이루어지는 제너반도체소자형성단계를 포함할 수 있다.
특히 30nm 두께의 초박형인 Si1-xGex(x=0~1)으로 이루어진 배리어층을 포함할 수 있다.
바람직하게는 상기 수동소자를 중심으로 대향하는 적어도 한 쌍의 커플링수동소자를 더 형성하는 수동소자형성단계를 포함할 수 있다.
특히 상기 커플링수동소자를 전자기장의 커플링 효율을 높이도록 삼각형태를 갖도록 형성하는 수동소자형성단계를 포함할 수 있다.
특히 상기 커플링수동소자를 상기 커플링수동소자간에 좌우 또는 상하로 대칭되도록 형성하는 수동소자형성단계를 포함할 수 있다.
특히 폴리실리콘박막 또는 금속박막으로 이루어져 저항 또는 인덕터로 형성되는 수동소자형성단계를 포함할 수 있다.
상술한 바와 같이, 본 발명의 반도체 필터 디바이스는 EMI 필터링 및 ESD에 의한 칩 손실을 방지할 수 있다.
또한, 본 발명의 반도체 필터 디바이스는 수동소자에 인접한 위치에 커플링수동소자를 형성함으로써, 저주파에 따른 삽입손실이 적고, 고주파에서 높은 감쇄효과를 기대할 수 있다.
또한 본 발명의 반도체 필터 디바이스는 수동소자에 인접한 위치에 커플링수동소자를 형성하여 컷오프 주파수에서 롤오프 되는 기울기가 크고 우수한 필터를 제작할 수 있다.
또한 본 발명의 반도체 필터 디바이스는 에피영역을 포함하는 고성능의 TVS소자를 형성하여 역방향에서 발생하는 누설전류를 감소시키고, 상기 TVS소자가 고주파 임피던스를 감소시켜 ESD 내전압 특성을 개량하고, 패드와 패드 사이에 배치한 삼각형의 커플링 수동소자에 의하여 전자기장의 커플링효율을 높임으로써, 고주 파 임피던스를 증가시켜 컷오프 밴드에서의 높은 EMI필터링 성능을 기대할 수 있다.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시 예에 한정되는 것은 아니다.
이하, 도 9를 참조하여 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 구조에 대하여 살펴보도록 한다. 도 9는 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 단면도이다.
도 9에 도시된 바와 같이, 본 발명의 반도체 필터 디바이스는 반도체 기판의 상부에 필터회로의 한 쌍의 제너다이오드에 대응하도록 구비된 한 쌍의 제너 반도체 소자(410) 및 상기 한 쌍의 제너 반도체 소자(410)를 상호 연결하는 수동소자(406)를 포함하며, 상기 제너 반도체 소자(410)는 상기 기판(401) 상에 형성된 에피영역(402)으로 이루어진 TVS(Transient Voltage Suppressor)소자층을 포함한다.
이 때, 상기 TVS제너소자층의 상기 에피영역(402)은 p-top, PNP, n-top, NPN 형태 중 적어도 하나의 구조를 포함하여 이루어지는 것이 바람직하다.
이하, 도 10을 이용하여 상기 에피영역의 구조에 대하여 자세히 살펴보도록 한다. 도 10은 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 p-top, PNP, n-top, NPN 구조로 이루어진 에피영역 각각에 대한 단면도이다. 도 10에 도시된 바와 같이, 본 발명의 반도체 필터 디바이스의 에피영역의 구조가 (a)에 도시된 p-top인 경우, 기판의 상부에 n+층이 형성되고, 상기 n+층의 상부에 n-층이 형성되며, 상기 n-층의 상부에 배리어층이 형성된 후, 상기 배리어층의 상부로 p+층이 형성된 구조를 갖는다. 또는 (c)에 도시된 n-top인 경우, 기판의 상부에 p+층이 형성되고, 상기 p+층의 상부에 배리어층이 형성된 후, 상기 배리어층의 상부로 n-층과 n+층이 차례로 형성되는 구조를 갖는다. 이와 같은 p-top 및 n-top 구조는 상기 에피영역을 단방향으로 동작하게 한다.
이와 달리, (b)에 도시된 PNP인 경우에는 기판의 상부에 p+층이 형성되고, 상기 p+층의 상부에 배리어층이 형성된다. 이 후, 상기 배리어층의 상부에 n-층이 형성되고, 상기 n-층의 상부로 n+층이 형성되며, 상기 n+층의 상부로 n-층이 형성된다. 형성된 상기 n-층의 상부로 배리어층이 다시 형성되며, 상기 배리어층의 상부로 p+층이 다시 형성되는 구조를 갖는다. 또한 (d)에 도시된 NPN인 경우에는 기판의 상부에 n+층이 형성되고, 상기 n+층의 상부로 n-층이 형성된다. 상기 n-층의 상부로 배리어층이 형성되고, 상기 배리어층의 상부로 p+층이 형성되며, 상기 p+층의 상부로 배리어층이 다시 형성된다. 이 후, 상기 배리어층의 상부로 n-층이 형성되고, 상기 n-층의 상부로 n+층이 형성되는 구조를 갖는다. 이와 같은 PNP 및 NPN 구조의 경우에는 상기 에피영역을 양방향으로 동작하게 한다.
특히, 이러한 에피영역의 상기 배리어층은 높은 접합계면을 위해, Si1-xGex (x=0~1)로 이루어진 것이 바람직하다. 이러한 상기 배리어층은 접합계면에서 불순물의 확산을 저지하여 날카로운 농도의 기울기를 갖는 계면이 형성되도록 한다.
이와 더불어, 이러한 에피영역의 구조는 반도체와 금속간의 접합계면에서 금속이 침투하는 스파이크 문제를 완화시켜주며, 접합의 내부에 깊이 위치하는 접합의 전계가 균일하게 분포하도록 하는 효과를 기대할 수 있다.
특히, 반도체 소자의 표면 상에 발생하는 스파이크, 결정결함 및 금속과 반도체 계면에 존재하는 누설전류를 감소시켜, 본 발명의 반도체 필터 디바이스 소자의 성능과 안정성을 향상시켜주는 효과를 기대할 수 있다.
이에 따라, 상기 에피영역의 구조는 기판의 불균일한 도판트 분포에 대한 문제점 및 결정결함이 높은 문제점을 해결하여, 반도체와 금속간의 접합을 보다 용이하게 할 수 있도록 한다. 이러한 에피영역은 CVD(Chemical Vapor Deposition)로 성장되는 것이 바람직한데, 특히 상기 에피영역 내 p+층 또는 n+층의 불순물 농도는 1×1019 내지 5×1021 cm-3인 것이 바람직하다.
또한, 상기 에피영역 내 p-층 또는 n-층의 불순물 농도는 1×1014 내지 3×1018 cm-3으로 사용하여 항복전압을 3 내지 30V로 제어한다. 다수의 에피영역 성장에 있어서, 고농도층과 저농도층이 만나는 접합부분에서는 농도의 구배를 높게 조절하여 다이나믹 저항감소를 이루고, 저농도층의 불순물 농도는 TVS 소자의 항복전압을 정확하게 조절하는데 사용된다. 상기 에피영역에 삽입된 배리어층에 의해, 상기 p+층의 도판트의 확산을 저지하게 되어 날카로운 계면을 유지함에 따라 항복전압 특성이 변화된다. 따라서, 불순물의 농도구배를 적어도 5×1025cm-4 와 같이 높게 유지할 수 있고, 이와 동시에 깊이 방향으로 동일한 위치에서 도판트 분포를 일정하게 제어되므로, 소자의 제너(Zener) 터널링 또는 애벌런치(Avalanche)에 의한 항복전압이 균일하게 분포하도록 제어되는 효과가 있다.
다시 도 9로 돌아와서, 상기 에피영역(402)으로 이루어진 TVS제너소자층의 상부에 도판트의 확산을 방지하기 위하여 오믹접합을 위한 제1접촉창(405)을 포함하는 제1절연막(404)이 형성된다. 상기 제1절연막(404)의 상부로 한 쌍의 제너 반도체 소자를 상호 연결하는 수동소자(406)가 형성된다. 이러한 상기 수동소자(406)는 폴리실리콘 박막 또는 금속박막 물질로 이루어지는 것이 바람직하며, 저항 또는 인덕터로 형성된다.
특히, 이러한 수동소자(406)는 전기장의 커플링 효율을 더욱 증가시키기 위해, 삼각형, 원형 또는 사각형 중 적어도 어느 한 형태를 갖는 적어도 한 쌍의 커플링수동소자를 포함한다.
이하, 도 11 내지 도 12를 이용하여 상기 수동소자에 대하여 보다 구체적으로 살펴보도록 한다. 도 11은 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 수동소자의 평면도이다. 도 12는 본 발명의 다른 실시 예에 따른 반도체 필터 디바이스의 수동소자의 평면도이다.
도 11에 도시된 바와 같이, 본 발명의 반도체 필터 디바이스는 기판(401)에 전극이 형성되는 한 쌍의 제너 반도체 소자(402a, 402b)가 형성되고, 상기 한 쌍의 제너 반도체 소자(402a, 402b) 사이를 연결하는 수동소자(406)가 형성된다. 이러한 수동소자(406)에 인접하여 삼각형태를 갖는 한 쌍의 제1커플링수동소자(406a)와 제2커플링수동소자(406b)가 형성되는데, 이 때, 상기 제1커플링수동소자(406a)와 상기 제2커플링수동소자(406b)는 상호간에 좌우로 대칭되거나, 상기 수동소자(406)를 중심으로 상하로 대칭되도록 형성된다. 이와 같이, 상기 제1커플링수동소자(406a) 및 상기 제2커플링수동소자(406b)가 상기 수동소자(406)에 대향하여 형성됨에 따라, 상기 수동소자(406)의 가장자리와 인접하는 길이를 늘리게 되어, 전기장의 커플링 효율을 높이는 효과를 기대할 수 있다. 마찬가지로 상기 제1커플링수동소자(406a) 및 상기 제2커플링수동소자(406b) 간의 배치길이를 크게 하여, 전기장의 커플링 효율을 더 높일 수 있다.
이외에도, 다른 형태에 따른 커플링수동소자의 배치구조가 형성될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 필터 디바이스의 평면도이다.
도 12에 도시된 바와 같이, 본 발명의 반도체 필터 디바이스는 기판(401)에 전극이 형성되는 한 쌍의 제너 반도체 소자(402a, 402b)가 형성되고, 상기 한 쌍의 제너 반도체 소자를 연결하는 수동소자(406)가 형성되며, 상기 수동소자(406)에 대향하여 적어도 한 쌍의 커플링수동소자(406a~406c, 407a~407b)가 이중으로 배치되는 구조를 갖는다. 특히, 첫번째 커플링수동소자 그룹 내 커플링수동소자(406a~406c)가 서로간에 좌우로 대칭되거나, 상기 수동소자(406)를 중심으로 상하로 대칭되도록 형성되며, 두 번째 커플링수동소자 그룹 내 커플링수동소자(407a, 407b)가 상기 첫번째 커플링수동소자(406a~407c)의 사이로 각각 배치되는 것을 알 수 있다. 결국, 상기 첫번째 커플링수동소자 그룹과 두번째 커플링수동소자그룹간에 복수개의 커플링수동소자들이 서로 교대로 배치됨에 따라, 전자기장의 커플링효율이 증가한다. 뿐만 아니라, 고주파대역으로 동작주파수가 높아짐에 따라 전자기장의 커플링이 더욱 많이 증가하여 주파수에 따른 임피던스 또한 증가하게 되므로, 롤오프 기울기를 증가시킨다. 결과적으로, 컷오프 주파수는 증가시키면서, 필터링 밴드폭을 넓히는 이상적인 방식으로 EMI 필터 동작에 대한 성능이 향상될 수 있다.
이하, 도 13 내지 22를 이용하여, 본 발명의 다른 실시 예에 따른 반도체 필터 디바이스의 제조방법에 대하여 자세히 살펴보도록 한다. 도 13에 기재된 바와 같이, 먼저 필터 디바이스를 형성하고자 하는 반도체 기판(401)을 준비한다. 이 때, 상기 반도체 기판(401)은 상기 필터 디바이스 소자의 제작을 용이하게 하기 위해, p+형 반도체 기판을 사용하거나, 상기 반도체 기판(401)의 상부에 p+층의 반도체층을 더 형성하는 것이 바람직하다. 이처럼, 준비된 반도체 기판(401)의 상부에 다수의 에피영역(402)으로 이루어진 TVS소자를 형성한다.
이러한 상기 에피영역(402)은 p-top, PNP, n-top, NPN 중 적어도 하나의 구조로 형성되는 것이 바람직하다. 이 때, 상기 에피영역(402)은 상기 기판의 상부에 n+층, n-층, 배리어층, p+층을 포함하는 p-top구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층, n-층, 배리어층, p+층을 포함하는 PNP구조와 상기 기판의 상부에 p+층, 배리어층, n-층, n+층을 포함하는 n-top구조 및 상기 기판의 상부에 n+층, n-층, 배리어층, p+층, 배리어층, n-층, n+층을 포함하는 NPN구조 중 적어도 하나의 구조로 이루어진다.
이러한 상기 에피영역(402)의 구조 중에서도 n-층 또는 p-층의 도핑농도를 조절하여, 반도체 필터 디바이스 소자의 항복전압을 조절하는 것이 바람직하다.
도 14에 도시된 바와 같이, 상기 기판(401)의 상부에 형성된 에피영역(402)에 대하여 리소그래피와 건식식각 방법을 통해 TVS소자가 형성되는 액티브영역(402)만을 제외하고, 나머지 에피영역 영역을 제거한다. 이러한 액티브영역(402)의 식각과정은 메사(mesa)형태로 식각하여, 접합의 면적을 최소화하고, 식각측벽에 결함(defect)이 주입되지 않도록 한다. 뿐만 아니라, 제조공정의 용이성을 위해, 상기 액티브영역은 단차가 적은 플래너(Planner) 구조로 형성될 수 있다.
도 15에 도시된 바와 같이, 반도체 기판(401)의 상부에 에피영역(402)을 형성한 후, 식각과정을 통해 상기 반도체 기판(401)의 상부에 액티브영역(402)만이 형성된 후, 표면의 세척과정을 통해 상기 표면을 청정하게 하여, 전극으로 사용하지 않는 부분과 금속 사이의 절연을 위해 제1차절연막(404)을 상기 액티브영역(403)이 형성된 기판(401)의 상부에 증착한다. 이러한 상기 제1차절연막(404)은 도판트의 확산을 방지하기 위해, 800℃ 이하의 비교적 저온 상태에서 CVD 방식의 증착공정이 수행되는 것이 바람직하다. 만약, 상기 제1차절연막(404)이 1000℃ 이상의 온도에서 증착되는 경우, 도판트 확산이 활발히 발생하며, 불순물의 농도구배가 높은 접합계면을 형성하기 어려워, 항복전압과 저항 및 커패시터와 같은 소자의 파라미터 값을 조절하기 어려워지기 때문에, 상기 제1차절연막(404)의 증착과정은 800℃ 이하의 낮은 온도에서 수행되는 것이 바람직하다. 이 때, 상기 에피층 성장을 위한 CVD 챔버의 압력은 10~100 Torr 이고, 증착반응을 위해 DCS(Di-Chloro-Silane), TCS(Tri-Chloro-Silane), SiH4, GeH4의 가스를 이용하며, 도핑을 위해 PH3, AsH3, B2H6의 가스를 사용하는 것이 바람직하다.
도 16에 도시된 바와 같이, 상기 제1차절연막(404)이 형성된 기판(401)에 대하여 리소그래피와 식각공정을 통해 상기 제1차절연막(404)의 일부를 식각하여 에피영역(402)과 만나는 부분에 제1접촉창(405)을 형성한다. 이와 같이 형성된 제1접촉창(405)을 통해 오믹접합이 수행되므로, 상기 제1접촉창(405)을 형성한 후, 식각에 따른 결함생성 또는 잔여물이 남지 않도록 세정공정을 수행한다.
도 17에 도시된 바와 같이, 상기 제1접촉창(405)이 형성된 기판(401)의 상부에 수동소자(406)를 박막증착한다. 이러한 수동소자(406)의 금속과의 접합상태 및 면저항을 고려하여, 상기 수동소자(406)의 도핑농도 및 박막 두께를 조절한다.
도 18에 도시된 바와 같이, 박막증착된 수동소자(406) 중 상기 제1차절연막(404)의 상부에 형성된 상기 수동소자(406)의 상부에 광사진을 전사한 후, 건식식각을 통해 상기 수동소자(406)의 박막구조를 형성한다. 이러한 수동소자(406)는 폴리실리콘 박막 또는 금속박막 물질로 이루어지는 것이 바람직하며, 저항 또는 인덕터로 형성되는 수동소자를 포함하여 형성된다. 이 때, 상기 수동소자(406)는 다결정실리콘, Ti, Ni, Cr, TaN, AI, W, WSi 또는 이와 유사한 종류의 물질 중 적어도 하나 또는 다층으로 조합한 구조를 포함하여 형성된다. 특히, 상기 수동소자(406)는 상기 수동소자(406)에 대향하는 적어도 한 쌍의 커플링수동소자를 더 포함하여 형성된다. 이 때, 상기 적어도 한 쌍의 커플링수동소자는 상호간 좌우 또는 상하로 서로 대칭되도록 형성한다.
도 19에 도시된 바와 같이, 상기 수동소자(406)의 박막구조를 형성한 후, 상기 수동소자(406)의 상부에 제2차절연막(408)을 증착한 후, 증착한 표면을 패시베이션화한다.
도 20에 도시된 바와 같이, 증착된 상기 제2차절연막(408)의 일부에 광사진을 전사한 후, 포토레지스트를 식각하여 상기 제2차절연막(408)의 일부에 제2접촉창(409)을 형성한다. 이 때, 상기 제2차절연막(408)은 SiO2, Si3N4, 폴리이미드(Polyimide), BPSG(Borophospho Silicate Glass) 중 적어도 하나를 포함하여 이루어지는 것이 바람직하다.
도 21에 도시된 바와 같이, 상기 제2절연막(408)이 형성된 기판(401)의 상부에 금속배선층(410)을 박막증착한다.
이 후, 도 22에 도시된 바와 같이, 박막증착된 금속배선층(410)에 광사진을 전사한 후, 건식 또는 습식식각을 수행하여 금속배선을 형성한다. 이러한 상기 금속배선층(410)은 Ti, TiN, Al, Si, Au, Ag, Cu 중 적어도 어느 하나를 포함하여, 단일층 또는 다수의 복합층으로 조합하여 형성되는 것이 바람직하다.
이하, 도 23을 통해, 본 발명에 따른 반도체 필터 디바이스와 종래의 소자간의 TLP 특성에 대하여 자세히 살펴보도록 한다. 도 23은 본 발명의 한 실시 예에 따른 TVS 소자와 종래의 소자간의 TLP 특성을 나타낸 그래프이다. 이 때, Vt2는 항복전압이고, It2는 상기 항복전압인 Vt2에서 열에 의해 항복이 발생하는 전류이고, It1은 트리거링 전압인 Vt1에서 1차 트립이 발생하는 트리거링 전류를 나타낸다.
도 23에 도시된 바와 같이, 본 발명에 따른 반도체 필터 디바이스의 TLP(Transmission Line Pulsing) 특성곡선(실선)은 It2가 크고, Vt2는 작아서, IT2의 높은 전류구동능력을 보임과 동시에 클램핑 전압(Vc)을 낮게 제어할 수 있는 ESD 보호기능을 보여준다. 특히, TLP-IV 커브의 IT1과 IT2 사이의 영역에서 기울기로부터 다이나믹 저항을 TVS 소자의 경우, 1 ohm 보다 낮게 얻을 수 있다. 이 때, 상기 IT1은 트리거링 전압인 Vt1에서 1차 트립(trip)이 일어나는 트리거링 전류이고, It2는 Vt2라는 항복전압에서 열에 의해 항복이 발생하는 전류이다. 예를 들어, 본 발명을 적용하면 TLP 특성에 있어서 It2는 20A 정도가 될 수 있으며, 대략 30kV에 해당하는 ESD의 내전압에 해당하는 특성을 얻을 수 있다.
이하, 도 24를 이용하여 반도체 필터 디바이스의 삽입손실에 대하여 자세히 살펴보도록 한다. 도 24는 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 삽입손실에 대한 특성을 나타낸 그래프이다.
도 24에 도시된 바와 같이, 종래 기술에 따른 CLC 필터(2번점선)는 패싱밴드인 저주파수대역에서 삽입손실이 거의 없고, 롤 오프의 기울기가 큰 장점을 보이지만 필터링 주파수가 낮은 것을 알 수 있다. 또 다른 종래기술에 따른 필터(1번점선)는 반도체 소자를 통한 누설전류와 수동소자를 통한 인덕턴스 성분으로 인하여 저주파에서 삽입손실이 크다는 것을 알 수 있으며, 롤 오프 기울기가 작은 문제점을 알 수 있다. 따라서, 본 발명에 따른 반도체 필터 디바이스소자(실선)는 에피영 역을 포함하는 TVS소자를 통해 저주파수 대역에서 삽입손실이 적고, 커플링수동소자를 집적하여 롤오프의 기울기를 크게 설계할 수 있다. 이에 따라, 본 발명을 통해 저주파수 대역에서 삽입손실이 0.5dB 이하이고, 컷오프 주파수는 10~100MHz이며, 롤오프 기울기는 35dB/dec 이상이고, ESD는 30kV 이상의 특성을 사양으로 하는 반도체 필터 디바이스소자를 제작할 수 있다.
이에 따라, 본 발명의 반도체 필터 디바이스는 EMI 필터링 및 ESD에 의한 디바이스의 신호손실을 최소화할 수 있다.
또한, 본 발명의 반도체 필터 디바이스는 수동소자에 인접한 위치에 커플링수동소자를 형성함으로써, 저주파에 따른 삽입손실이 적고, 고주파에서 높은 감쇄효과를 기대할 수 있다.
또한 본 발명의 반도체 필터 디바이스는 수동소자에 인접한 위치에 커플링수동소자를 형성하여 컷오프 주파수에서 롤오프 되는 기울기가 크고 우수한 필터를 제작할 수 있다.
또한 본 발명의 반도체 필터 디바이스는 에피영역을 포함하는 고성능의 TVS소자를 형성하여 역방향에서 발생하는 누설전류를 감소시키고, 상기 TVS소자가 고주파 임피던스를 감소시켜 ESD 내전압 특성을 개량하고, 패드와 패드 사이에 배치한 삼각형의 커플링수동소자 측에는 전자기장의 커플링효율을 높임으로써, 고주파 임피던스를 증가시켜 컷오프 밴드에서의 높은 EMI필터링 성능을 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하 여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
도 1 내지 도 2은 종래기술에 따른 제너 반도체 소자의 단면도이다.
도 3는 종래기술을 이용한 CLC Pi필터의 회로도이다.
도 4는 도 3의 CLC Pi 필터의 평면도이다.
도 5는 다른 종래기술에 따른 CLC Pi 필터 디바이스의 평면도이다.
도 6은 종래기술에 따른 ZRZ Pi 필터 디바이스의 회로도이다.
도 7은 상기 ZRZ Pi 필터 디바이스의 단면도이다.
도 8은 상기 ZRZ Pi 필터 디바이스의 평면도이다.
도 9는 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 단면도이다.
도 10은 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 에피영역의 단면도이다.
도 11은 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 평면도이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 필터 디바이스의 평면도이다.
도 13 내지 도 22는 본 발명은 다른 실시 예에 따른 반도체 필터 디바이스의 제조방법을 나타낸 단면도이다.
도 23는 본 발명의 한 실시 예에 따른 TVS 소자와 종래의 소자간의 TLP 특성을 나타낸 그래프이다.
도 24는 도 24는 본 발명의 한 실시 예에 따른 반도체 필터 디바이스의 삽입손실에 대한 특성을 나타낸 그래프이다.
***도면의 주요부분에 대한 부호의 설명***
401: 기판 402: 에피영역
404: 제1절연막 405: 제1접촉창
406: 수동소자 408: 제2절연막
409: 제2접촉창 410: 제너반도체소자

Claims (14)

  1. Pi 필터회로를 구현하는 반도체 필터 디바이스에 있어서,
    기판;
    상기 기판의 상부에 상기 필터회로의 한 쌍의 제너다이오드에 대응하도록 구비된 한 쌍의 제너 반도체 소자; 및
    상기 한 쌍의 제너 반도체 소자를 상호 연결하는 수동소자;
    를 포함하되,
    상기 제너 반도체 소자는
    상기 기판 상에 형성된 에피영역으로 이루어진 TVS(Transient Voltage Suppressor) 제너소자층;
    을 포함하는 것을 특징으로 하는 반도체 필터 디바이스.
  2. 제1항에 있어서,
    상기 수동소자를 중심으로 대향하는 적어도 한 쌍의 커플링수동소자를 더 포함하는 것을 특징으로 하는 반도체 필터 디바이스.
  3. 제1항에 있어서,
    상기 TVS 소자층의 에피영역이
    상기 기판의 상부에 n+층, n-층, 배리어층, p+층을 포함하는 p-top구조와
    상기 기판의 상부에 p+층, 배리어층, n-층, n+층, n-층, 배리어층, p+층을 포함하는 PNP구조와
    상기 기판의 상부에 p+층, 배리어층, n-층, n+층을 포함하는 n-top구조 및
    상기 기판의 상부에 n+층, n-층, 배리어층, p+층, 배리어층, n-층, n+층을 포함하는 NPN구조 중 적어도 하나의 구조로 이루어지는 것을 특징으로 하는 반도체 필터 디바이스.
  4. 제3항에 있어서,
    상기 배리어층은
    30nm 두께 이하인 초박형인 Si1-xGex(x=0~1)으로 이루어진 것을 특징으로 하는 반도체 필터 디바이스.
  5. 제1항에 있어서,
    상기 수동소자는
    폴리실리콘 박막 또는 금속박막으로 이루어져 저항 또는 인덕터로 형성되는 것을 특징으로 하는 반도체 필터 디바이스.
  6. 제2항에 있어서,
    상기 커플링수동소자는 전자기장의 커플링 효율을 높이도록 삼각형태를 갖는 것을 특징으로 하는 반도체 필터 디바이스.
  7. 제6항에 있어서,
    상기 수동소자는
    상기 커플링수동소자가 상기 커플링수동소자간에 좌우 또는 상하로 배치되도록 형성되는 것을 특징으로 하는 반도체 필터 디바이스.
  8. 반도체 기판을 형성하는 기판형성단계;
    상기 기판의 상부에 다수의 에피영역으로 이루어진 TVS(Transient Voltage Suppressor)제너소자층을 포함하는 적어도 한 쌍의 제너반도체소자를 형성하는 제너반도체소자형성단계;
    상기 적어도 한 쌍의 제너반도체소자를 상호 연결하는 수동소자를 형성하는 수동소자형성단계;
    를 포함하는 반도체 필터 디바이스 제조방법.
  9. 제8항에 있어서,
    상기 제너반도체소자형성단계는
    상기 TVS제너소자층의 에피영역이 상기 기판의 상부에 n+층, n-층, 배리어층, p+층을 포함하는 p-top구조와
    상기 기판의 상부에 p+층, 배리어층, n-층, n+층, n-층, 배리어층, p+층을 포함하는 PNP구조와
    상기 기판의 상부에 p+층, 배리어층, n-층, n+층을 포함하는 n-top구조 및
    상기 기판의 상부에 n+층, n-층, 배리어층, p+층, 배리어층, n-층, n+층을 포함하는 NPN구조 중 적어도 하나의 구조로 이루어지는 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
  10. 제9항에 있어서,
    상기 배리어층은
    30 nm 이하인 두께의 초박형인 Si1-xGex(x=0~1)으로 이루어진 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
  11. 제8항에 있어서,
    상기 수동소자형성단계는
    상기 수동소자를 중심으로 대향하는 적어도 한 쌍의 커플링수동소자를 더 형성하는 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
  12. 제11항에 있어서,
    상기 수동소자형성단계는
    상기 커플링수동소자를 전자기장의 커플링 효율을 높이도록 삼각형태를 갖도록 형성하는 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
  13. 제12항에 있어서,
    상기 수동소자형성단계는
    상기 커플링수동소자를 상기 커플링수동소자간에 좌우 또는 상하로 배치되도록 형성하는 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
  14. 제13항에 있어서,
    상기 수동소자형성단계는
    폴리실리콘박막 또는 금속박막으로 이루어져 저항 또는 인덕터로 형성되는 것을 특징으로 하는 반도체 필터 디바이스 제조방법.
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