KR101041752B1 - 다단형 구조의 반도체 필터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 다단형 구조의 반도체 필터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 EMI(Electro Magnetic Interference)의 필터링 기능을 향상시키고, ESD(Electro Static Discharge)와 같은 전기적 충격에 대한 내성과 안정성이 개선된 다단형 구조의 반도체 필터 및 그 제조방법에 관한 것이다.
본 발명에 의한 다단형 구조의 반도체 필터 구조는, 반도체 기판, 상기 기판상에 에피층으로 형성된 TVS(Transient Voltage Suppressor)소자 및 상기 TVS소자와 금속배선에 의해 상호 연결되는 수동소자를 포함하되, 상기 TVS소자는 병렬로 연결되고 수동소자는 직렬로 연결된 기본구조가 적어도 2단으로 반복되고, 입력단과 출력단에서 서로 대칭성(symmtery)이 유지되는 구조로 이루어지는 것을 특징으로 한다.
본 발명에 의한 다단형 구조의 반도체 필터 구조는, 반도체 기판, 상기 기판상에 에피층으로 형성된 TVS(Transient Voltage Suppressor)소자 및 상기 TVS소자와 금속배선에 의해 상호 연결되는 수동소자를 포함하되, 상기 TVS소자는 병렬로 연결되고 수동소자는 직렬로 연결된 기본구조가 적어도 2단으로 반복되고, 입력단과 출력단에서 서로 대칭성(symmtery)이 유지되는 구조로 이루어지는 것을 특징으로 한다.
Description
본 발명은 다단형 구조의 반도체 집적회로 필터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 EMI(Electro Magnetic Interference)의 필터링 기능을 향상시키고, ESD(Electro Static Discharge)와 같은 전기적 충격에 대한 내성과 안정성이 개량된 다단형 구조의 반도체 필터 및 그 제조방법에 관한 것이다.
근래에 이루어진 반도체 기술의 급격한 발전으로 인하여, IT 산업의 여러 분야에서 고속의 유-무선 통신용 반도체소자가 사용되고 있다. 이와 같이 다양한 분야에서 반도체소자를 사용함에 따라, 제조공정 내지는 사용하는 환경에 따라 다른 전자장치로부터 발생하는 각종 전자파로 인해 반도체소자가 손상되거나 EMI 잡음으로 신호의 무결성이 와해되는 현상이 심각하다. 그리고 소자의 게이트, 산화막, 접합의 크기가 수 nm급으로 축소되면서 전기적 충격에 극도로 약화되고 있다. 특히, 주변의 전자장치로부터 유도되는 다양한 주파수를 갖는 전자파로 인한 전자방해(EMI:Electro Magnetic Interference) 또는 정전기방전 (ESD:Electro Static Discharge) 등이 발생하여 반도체 소자의 성능을 떨어뜨리는 문제점이 발생한다.
따라서 이러한 ESD에 대한 보호와 EMI 필터링의 기능을 동시에 보유하는 반도체 필터를 집적회로로 개발하여 사용하고 있다.
도 1a는 종래기술에 따른 하나의 커패시터를 이용한 가장 단순한 구조의 우회통과(bypass) 필터로 공진주파수에서 매우 날카로운 감쇠특성을 보인다. 특정주파수를 필터링하는 용도에 적합하며, 고주파에서 넓은 대역을 필터링하는 용도로는 부적합하여 사용하지 않는다.
도 1b는 종래기술에 따른 하나의 커패시터에 하나의 수동소자(레지스터 또는 인덕터)를 조합한 구조의 저역통과(low pass) 필터로서 >20 dB/dec 감쇠 특성을 보인다. 도 1a에 비하여 필터링 대역을 안정되게 하고, 특정주파수 부근을 필터링하는 용도에 적합하지만, 대칭성(symmetry)이 없는 단일방향으로 동작한다. 따라서 양방향 통신신호를 전달하는 통신선로를 보호할 수 없으며, ESD 보호기능도 부착되지 않은 회로에 해당된다.
도 1c는 종래기술에 따른 두 개의 커패시터에 하나의 수동소자(레지스터 또는 인덕터)를 조합한 파이(Pi) 구조의 필터로서 >20 dB/dec 감쇠특성을 보인다. 도 1a와 도 1b에 비하여 필터링 대역폭이 (예를 들면 1-3GHz과 같이) 넓고 안정하게 제작할 수 있다. 그러나 입출력 단에서 커패시터만 사용하므로 ESD 보호기능이 매우 취약한 회로에 해당된다.
도 1d는 종래기술에 따른 Pi 필터로서 도 1c에 제너(Zener) 소자를 사용하여 ESD 보호성능이 추가된 차이를 보인다. 이 회로구조는 >20 dB/dec 감쇠 특성을 보인다. 이러한 EMI 필터회로는 필터링 대역폭이 1-3 GHz과 같이 비교적 넓으며 ESD 보호 성능도 보유한다. ESD 보호를 위해 Zener 다이오드를 사용할 수 있으나, 강한 ESD 보호에는 원칙적으로 TVS(Transient Voltage Suppressor)를 사용해야 한다. TVS는 강력한 ESD 보호를 전용으로 하는 소자인데, 반도체, 고분자, 유전체로 제작되는 다양한 종류가 있다. 그 중에서 동작속도 안정성, 크기, 집적화 기능의 측면에서 반도체 TVS가 가장 우수하다.
도 1e는 종래기술에 따른 Pi형 필터로서 ESD 보호 다이오드가 있고, 중앙부위에 커패시터가 추가된 구조이다. 상기 도 1c 내지 도 1d에 비하여 감쇠 기울기가 >40 dB/dec로 개선된다. 따라서 현재 많이 사용되는 휴대용 RF 통신기기의 컷오프(cut-off) 밴드인 0.8-6 GHz 대역에 대한 응용이 가능하도록 EMI 필터링 감쇠 주파수 대역을 넓게 할 수 있다. 따라서 필터링 대역폭의 측면에서 상기의 종래 기술중에서 가장 우수하다 할 수 있다. 그러나 중앙에 커패시터를 배치하여 ESD에는 다소 취약하다. MOM(Metal-Oxide-Metal) 커패시터로 샌드위치형 평판을 이용하는 수직구조 내지는 교대배치(inter-digit)형 수평구조를 이용할 수 있다. 그러나 이들 모두 구조와 물리적 성질이 전계가 국부적으로 집속되는 현상으로 인하여 반복적인 ESD, EFT(Electric Fast Transient), 서지(surge)에 취약한 문제가 있다.
상술 된 바와 같이 여러 구조의 필터회로가 개발되어 이용되고 있지만, 최근에 전자통신 기술의 빨라지는 데이터 전송속도에 적합한 필터를 위해 고주파에서 종래보다 더 넓은 대역폭을 필터링하는 기능이 필요하다. 그리고 무선정보통신 기술이 로봇이나 자동차 등의 응용으로 확대되고 있어서, 자동차용이나 USB와 같이 외부의 전기적 충격이 크게 가해지는 부위에 사용하기 위해서 향후에는 ESD가 30 kV 이상으로 충분히 확보될 필요가 있다. 더욱이 EFT, 서지와 같은 강력한 전기적 충격에도 사용할 수 있도록 강력한 ESD 내성과 장기적인 안정성이 더욱 필요로 된다.
도 2a는 종래기술에 따른 CRC Pi형 필터회로를 박막공정으로 구현한 평면도이다. 상술된 도1c 내지는 도 1d에 해당하는 종래기술에 의한 CRC Pi형 필터회로로서 C(L), C(R), R의 3 개의 수동소자를 이용하여 반도체 기판상에 제작된다. 이러한 방식은 상기 반도체 기판상에 발생하는 기생성분이 크다. 그리고 이러한 방식은 필터링하는 대역폭이 현재 추구하는 고성능의 기술수준을 충분하게 만족시키지 못하며, ESD에 대한 내성도 약하다.
도 2b는 커플링 수동소자를 이용한 구조이다. 도 2a 보다 개량된 ESD 보호와 EMI 필터링 기능을 고유한 구조와 제조방법으로 제공한다. 감쇠 기울기는 35 dB/dec를 상회하며, 1-3 GHz의 필터링이 필요한 응용에 적합하다. 그러나 아직도 3 GHz를 상회하는 고주파에서 대역폭을 더욱 확대하는 응용에 대응하는 필터 집적회로의 개발이 필요하다.
도 2c는 비특허문헌 1에서 제안된 구조로서 인덕터 수동소자를 이용하는 복잡한 구조의 필터 칩 사진이다. 특이하게 플립칩(flip-chip) 구조를 택하여 표면 실장에 적합하게 제작되었다. 상기 도 1d에서 설명된 바와 같이 고주파에서 어느 정도의 필터링 대역폭을 제공하기는 한다. 최근 사용주파수가 WLAN(wireless LAN), 5.8 GHz 대역과 같이 높아지고 증가하므로 필터링 대역폭이 더욱 넓게 확보되어야 한다.
도 3a는 특허문헌 1에서 제안된 구조의 단면도로서, 다수의 트렌치를 이용하여 작은 면적에 높은 정전용량을 취하는 구조로서 고속회로용보다는 필터링하는 주파수대역을 저주파로 낮게 하는 용도로 적합하다. 그런데 소자의 구조에 따르면 트렌치 구조는 표면에 굴곡진 부분이 많아서 전기적 충격이 가해질 때, 국부적으로 전계가 집속되는 영역이 여러 곳에 존재하여 ESD), EFT, 서지에 대한 내성과 신뢰성이 취약하다.
도 3b는 특허문헌 2에서 제안된 것으로서, 제너를 적용하여 기본적으로 도 1d의 회로도에 해당하는 필터의 단면구조를 보여준다. ESD 내성을 높이기 위하여 다이오드와 바이폴라 소자가 연결된 복잡한 형태의 복잡합 소자를 이용한다. 칩으로 인입되는 ESD에 대해 다이오드가 빠른 속도로 트리거링의 작용을 하고, 이어서 바이폴라 소자가 작용하면서 높은 전류를 관통시킬 수 있다. 바이폴라가 작용하여 동작전력 용량을 높이는데 유리하지만 접합의 사이에서 발생하는 누설전류의 양이 증가하여 삽입손실이 발생하는 단점이 있다.
종래기술의 Pi형 필터 디바이스는 반도체 기판의 상부에 수동소자와 기판의 사이에 기생하는 커패시턴스와 인덕턴스가 필터 디바이스의 성능을 제한시키는 문제점이 야기되었다.
종래기술에 의한 반도체 필터의 경우, 통과 대역인 저주파에서 삽입손실이 크고, 감쇠 기울기가 작으며, 고주파에서 공진에 의해 컷오프 밴드에서 감쇠하는 주파수 대역이 좁아지는 문제점이 발생한다. 뿐만 아니라, 종래기술에 의한 ESD 내전압이 높지 못하여 여러 문제점을 지니고 있다.
상술 된 바와 같이 종래의 기술은 여러 측면에서 현재의 유무선통신의 고속화에 이용하기에 한계가 있으므로 개량이 필요하다. 즉, 필터링 대역폭을 0.8-6 GHz 대역으로 넓히고, ESD 내전압을 30 kV 이상으로 높이는 결합(ESD+EMI) 필터의 회로구조와 제작기술이 동시에 요구된다. 특히 전기적 충격에 대한 내성을 보자면 ESD 뿐만 아니고 EFT, 서지에 대한 내성도 충분히 높여야 한다. 각종 유무선통신 기기 내지는 이동과 접촉이 빈번한 단말기는 외부의 전기적 충격에 더욱 강해질 필요가 있다.
1. U. Sharma, H. Gee, P. Holland, and R. Liu, "Integration of precision passive components on silicon for performance improvements and miniaturization," CMD, IEEE 2nd Electronics Systemintegration Technology Conference, Greenwich, UK, pp. 485-490, 2008
본 발명은 상술한 바와 같은 문제를 해결하기 위한 것으로, 전자파간섭 방지 및 정전기방전 보호용 필터를 반도체 집적회로로 구현하여 고주파에서 감쇠 대역폭이 넓은 광대역폭의 EMI를 필터링하는 기능을 향상시키고, ESD 보호성능과 안정성이 개량된 다단형 구조의 반도체 필터 및 그 제조방법을 제공한다.
상기의 해결과제를 위한 본 발명에 따른 전자파간섭 방지 및 정전기방전 보호용 반도체 집적회로 필터의 구성은, 도핑된 반도체 기판, 상기 기판상에 에피층으로 형성된 TVS(Transient Voltage Suppressor)소자 및 상기 TVS소자와 금속배선에 의해 상호 연결되는 수동소자를 포함하되, 상기 TVS소자는 병렬로 연결되고 수동소자는 직렬로 연결된 기본구조가 적어도 2단으로 반복되고, 입력단과 출력단에서 서로 대칭성(symmtery)이 유지되는 구조로 이루어지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의한 상기 TVS소자는 (a) 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 p-top구조와, (b) 기판상에 순차적으로 p+층/p층/n+층을 적층하는 n-top구조와, (c) 기판상에 순차적으로 p+층/n층/p+층을 적층하는 PNP구조와, (d) 기판상에 순차적으로 n층/p+층/n층을 적층하는 NPN구조 중 적어도 어느 하나의 구조로 이루어진다.
본 발명의 바람직한 실시예에 의한 상기 TVS는 단일방향 또는 양방향으로 동작한다.
본 발명의 바람직한 실시예에 의한 상기 수동소자는 실리콘 박막 또는 금속 박막으로 이루어져 저항 또는 인덕터로 이루어지고, 상기 TVS는 단일방향 또는 양방향으로 동작한다.
본 발명의 바람직한 실시예에 의한 상기 기판과 수동소자 사이의 간섭에 의한 손실을 줄이기 위하여 상기 수동소자의 하부 기판 영역에 플러그(plug)를 형성한다.
한편, 전자파간섭 방지 및 정전기방전 보호용 반도체 집적회로 필터의 제조방법은, 반도체 기판 준비단계; 상기 기판의 상부에 다수의 TVS 소자를 형성하는 반도체소자 형성단계, 상기 다수의 TVS 소자를 상호 연결하는 수동소자를 형성하는 수동소자 형성단계 및 금속막을 증착하여 다단의 금속배선을 형성하는 금속배선 형성단계로 이루어지는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의한 상기 TVS 반도체소자 형성단계는 (a) 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 p-top구조와, (b) 기판상에 순차적으로 p+층/p층/n+층을 적층하는 n-top구조와, (c) 기판상에 순차적으로 p+층/n층/p+층을 적층하는 PNP구조와, (d) 기판상에 순차적으로 n층/p+층/n층을 적층하는 NPN구조 중 적어도 어느 하나의 구조로 이루어진다.
본 발명의 바람직한 실시예에 의한 상기 수동소자 형성단계는 실리콘 박막 또는 금속 박막으로 이루어져 저항 또는 인덕터로 이루어진다.
본 발명의 바람직한 실시예에 의한 상기 수동소자 형성단계는 상기 기판의 하부 영역에 플러그를 형성하는 플러그 형성단계를 더 포함한다.
본 발명에 따른 반도체 필터 구조 및 그 제조방법에 따르면, EMI 필터링 및 ESD에 의한 칩 손상을 방지할 수 있고, 다수의 TVS와 수동소자를 연결하여 다단형의 필터회로의 구조로 형성함으로써 고주파에서 광 대역폭 필터링의 효과가 있다.
또한, 수동소자에 인접한 위치에 플러그를 형성하여 컷오프 주파수에서 감쇠되는 기울기가 크고 우수한 필터를 제작할 수 있다.
아울러, 전극을 두 개의 I/O, 하나의 I/O(H), 하나의 접지로 배치하여 응용하는 용도에 따라 선택적인 사용이 가능하며, 다수의 TVS 소자가 작동하는 다단형의 필터링 회로로서 과도한 전기적 충격을 TVS가 반복하여 완충하므로 ESD, EFT, surge 내전압 성능과 안정성을 개선하고, 컷오프 밴드에서의 넓은 대역폭에 대한 우수한 EMI 필터링의 효과가 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 필터의 회로도,
도 2a 내지 도 2c는 종래기술에 따른 반도체 필터의 평면도,
도 3a 내지 도 3c는 종래기술에 따른 반도체 필터의 단면도,
도 4는 본 발명에 의한 반도체 필터의 집적회로도,
도 5는 반도체 필터 디바이스의 삽입손실에 대한 특성을 나타낸 그래프,
도 6a 내지 도 6b는 본 발명에 의한 반도체 필터의 평면도,
도 7a 내지 도 7b는 본 발명에 의한 반도체 필터의 단면도,
도 8a 내지 도 8b는 본 발명의 한 실시 예에 따른 Plug의 평면도,
도 9는 본 발명의 한 실시 예에 따른 TVS 접합의 단면도,
도 10a 내지 도 10h는 본 발명의 실시 예에 따른 반도체 필터의 제조방법을 나타낸 단면도이다.
도 2a 내지 도 2c는 종래기술에 따른 반도체 필터의 평면도,
도 3a 내지 도 3c는 종래기술에 따른 반도체 필터의 단면도,
도 4는 본 발명에 의한 반도체 필터의 집적회로도,
도 5는 반도체 필터 디바이스의 삽입손실에 대한 특성을 나타낸 그래프,
도 6a 내지 도 6b는 본 발명에 의한 반도체 필터의 평면도,
도 7a 내지 도 7b는 본 발명에 의한 반도체 필터의 단면도,
도 8a 내지 도 8b는 본 발명의 한 실시 예에 따른 Plug의 평면도,
도 9는 본 발명의 한 실시 예에 따른 TVS 접합의 단면도,
도 10a 내지 도 10h는 본 발명의 실시 예에 따른 반도체 필터의 제조방법을 나타낸 단면도이다.
본 발명은 반도체 필터에 있어서, 기판(101), 상기 기판(101)상에 에피층으로 형성된 TVS소자(103a, 103b, 103c) 및 상기 TVS소자(103a, 103b, 103c)와 금속배선(110a, 110b, 110c)에 의해 상호 연결되는 수동소자를 포함하되, 상기 TVS소자(103a, 103b, 103c)는 병렬로 연결되고 수동소자는 직렬로 연결된 기본구조가 적어도 2단으로 반복되고, 입력단과 출력단에서 서로 대칭성 상태가 유지되는 구조로 이루어지는 다단형 구조의 반도체 필터에 관한 것이다.
이하, 본 발명을 바람직한 실시 예와 첨부한 도면을 참고로 하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 4는 본 발명의 반도체 필터 집적회로도로서, 다수의 TVS소자를 다수의 수동소자와 연결한 다단형 필터의 회로구조를 나타낸다. 여기에서 다단(multi-stage)의 필터는 적어도 2단 이상을 의미하며, 입력단과 출력단에서 특성이 서로 대칭성( symmtery)상태를 유지하는 구조이다. 도 4에서는 2단 구조로서, 회로 중앙부위에 추가적으로 배치한 TVS와 연결되는 다수의 수동소자에 의해 구성된 구조를 나타낸다. 따라서 다단 필터로서 >40 dB/dec 이상의 감쇠 기울기의 특성을 보이고, 고주파에서 감쇠 대역폭이 0.8-6 GHz로 매우 넓고, 회로의 중앙에 추가된 TVS에 의하여 전기적 충격을 완충하는 기능을 보강하여 ESD 보호 성능과 안정성이 우수하게 개량될 수 있다.
또한, 도 4의 회로도에서 필터의 입력단과 출력단이 서로 대칭성을 유지하며, 전극으로는 두 개의 입출력단인 I/O와 하나의 입출력단인 I/O(H), 하나의 그라운드 전극으로 조립된다. 안정된 필터동작과 강력한 ESD 보호가 필요한 회로에는 두개의 I/O단만 이용하고, 보호되어야 하는 회로가 ESD에 대한 내성이 강한 경우에는 I/O단과 I/O(H)단을 이용할 수 있다. 따라서 회로의 중앙에 추가된 TVS에 의하여 보강됨으로써 ESD는 물론 EFT, 서지의 강력한 전기적 충격도 충분히 보호할 수 있도록 제작된다.
도 5는 반도체 필터의 삽입손실에 대한 특성을 나타낸 그래프로서, 종래의 기술과 비교하자면, 동일한 저주파에서 삽입손실을 유지하면서 고주파에서의 필터링 주파수대역이 종래의 기술로는 예를 들어 1-3 GHz의 대역폭도 넓은 편이었다. 본 발명에서는 다수의 TVS와 다수의 수동소자를 연결하는 다단 필터의 구조를 취하여 필터링 대역폭을 0.8-6 GHz로 넓게 한다.
도 5에 도시된 바와 같이, 종래 기술에 따른 필터는 필터링 주파수의 대역폭이 좁은 것을 알 수 있다. 또한, 다른 종래기술에 따른 필터는 반도체 소자를 통한 누설전류와 수동소자를 통한 인덕턴스 성분으로 인하여 고주파에서 필터링 대역폭이 좁고, 감쇠 기울기가 작은 문제점이 있다. 광대역의 필터링 성능을 제공하는 점이 본 발명의 주요 특징에 해당된다.
도 6a와 도 6b는 CRC 및 CLC 형의 필터에 대해 도 2의 회로도에 해당하도록 배치한 칩의 평면도로서, 두 개의 I/O 패드와 하나의 I/O(H) 패드, 그리고 그 사이에 R 내지는 L의 수동소자가 각각 배치되어 있다.
상기 수동소자는 실리콘 박막 또는 금속박막 물질로 이루어지는 것이 바람직 하며, 저항(R) 또는 인덕터(L)로 형성된다.
도 4의 회로도와 같이 칩의 좌우가 동일하여 대칭성이 유지되고 있으며, 칩의 중앙에 추가된 TVS가 배치되어 있다. 도 6a와 도 6b도는 본 발명에 의한 칩의 평면도에 대한 예시이며, 동일한 필터회로를 구현하는데 있어서 평면에서의 배치는 변경하여 응용된 형태를 취할 수 있다.
도 7a와 도 7b도는 CRC 및 CLC 형의 필터에 대해 도 2의 회로도에 해당하도록 배치한 칩의 단면도로서, 평면도에서와 마찬가지로 다수의 TVS(L, R, M)와 다수의 수동소자(R, L)가 금속배선으로 연결된 구조를 보이며 수동소자의 아래 기판에는 플러그(plug)를 배치하였다. CRC형은 R(L, R)과 더불어 단일층의 금속배선으로 칩의 제작이 완료될 수 있다. 반면 CLC형은 L(R, L)과 더불어 금속배선을 이용한 연결이 필요하므로 두 개층 이상의 금속배선을 이용한다.
도 8a 및 도 8b와 같이 수동소자 아래의 기판에는 플러그를 설치하여 기판간섭에 의한 손실이나 기생효과를 줄인다. 플러그는 수동소자에서 유도되는 전자기파가 기판과 상호작용하여 발생하는 신호의 손실이나 잡음의 유발과 같은 문제를 줄여준다. 저항(R) 하부에는 저항에 평행하게 전기 전도가 되도록 하여 전자기파 유도를 지원한다. 반면에 인덕터(L) 하부에는 방사형으로 배치하여 유도전류의 흐름을 방지한다. 이로써 저항(R)에는 인덕터 성분으로 감쇠 기울기를 크게 하는 역할을 한다. 반면 인덕터(L)에는 기판에 유도되어 손실로 이어지는 기생성분에 의한 손실을 줄여서 동작주파수를 높게 한다.
도 9와 같이 TVS 접합에는 (a)p-top, (b)n-top, (c)PNP, (d)NPN 구조의 접합구조로 하여 단일방향 또는 양방향으로 동작하도록 사용할 수 있다.
즉, (a) p-top구조는 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 구조이고, (b) n-top구조는 기판상에 순차적으로 p+층/p층/n+층을 적층하는 구조이고, (c) PNP구조는 기판상에 순차적으로 p+층/n층/p+층을 적층하는 구조이고, (d) NPN구조는 기판상에 순차적으로 n층/p+층/n층을 적층하는 구조이다.
특히 양방향 TVS는 AC/DC 동작회로에 모두 사용할 수 있는 장점이 있고, 단일방향 TVS에 비해 넓은 면적에서 동일한 정전용량을 갖도록 제작할 수 있으므로 유효 ESD 내압이 높아진다. 이러한 접합구조는 TVS의 항복전압과 누설전류에 영향을 크게 미치므로 각 층의 두께와 도핑농도를 최적화해야 한다. 특히 p-층이나 n-층의 두께와 도핑농도는 애벌랜시와 펀치스루의 물리적 현상으로 매우 빠르게 TVS항복이 일어나도록 조절하는데 매우 중요하다. 이러한 접합구조는 에피성장 내지는 이온주입으로 형성할 수 있다. 이온주입 방식은 공정단계가 간단하다. 단, 에피성장에 의한 방식이 계면 사이의 농도구배를 높여서 TVS의 다이나믹 저항을 감소시키는데 유리하다. 다이나믹 저항의 감소는 ESD, EFT, surge의 전력을 완충하는데 아주 중요한 소자의 파라미터로서 1 오옴 이하로 제작한다.
이와 같이, 본 발명에 따른 반도체 필터 집적회로는 다수의 TVS소자를 통해 저주파수 대역에서 삽입손실이 적고, 커플링 수동소자를 집적하여 감쇠 기울기를 크게 설계할 수 있다. 이에 따라, 본 발명을 통해 컷오프 주파수는 10-600MHz이며, 감쇠 기울기는 35dB/dec 이상이고, ESD는 30kV 이상의 특성을 사양으로 하는 반도체 필터를 제작할 수 있다. 따라서 본 발명의 반도체 필터 집적회로는 EMI 필터링 및 ESD에 대한 성능을 극대화하고, 전송하는 신호의 삽입손실을 최소화할 수 있는 것이다.
한편, 본 발명은 필터 회로를 구현하는 반도체 필터 제조방법에 있어서, 반도체 기판 준비단계, 상기 기판의 상부에 TVS(103a, 103b, 103c)소자를 형성하는 반도체소자 형성단계, 상기 TVS(103a, 103b, 103c)소자를 상호 연결하는 수동소자를 형성하는 수동소자 형성단계 및 금속막을 증착하여 다단의 금속배선(110a, 110b, 110c)을 형성하는 금속배선 형성단계로 이루어지는 반도체 필터 제조방법에 관한 것이다.
이하, 도 10의 CRC형 필터를 이용하여 본 발명의 실시 예에 따른 반도체 필터 제조방법에 대하여 자세히 살펴보도록 한다.
도 10a에 기재된 바와 같이, 먼저 필터 집적회로를 형성하고자 하는 반도체 기판(101)을 준비한다. 이때, 상기 반도체 기판(101)은 상기 필터 집적회로의 제작을 용이하게 하기 위해, p+형 내지는 n+형 반도체 기판(101)을 사용한다. 그리고 상기 반도체 기판(101)의 상부에 p+형 내지는 n+형 반도체 에피층(102)을 더 형성하는 것이 바람직하다. 에피영역의 구조는 기판(101)의 불균일한 도판트 분포에 대한 문제점 및 결정결함이 높은 문제점을 해결하여, 반도체와 금속간의 접합을 보다 용이하게 할 수 있도록 한다. 이러한 에피층(102) 영역은 RPCVD, UHVCVD, LPCVD와 같은 CVD(Chemical Vapor Deposition)로 900oC 이하의 저온에서 성장되는 것이 바람직하다. 특히 상기 에피영역 내 p+층 또는 n+층의 불순물 농도는 1×1019 내지 5×1021 cm-3인 것이 바람직하다. 이처럼, 준비된 반도체 기판의 상부에 다수의 TVS(103a, 103b, 103c)소자를 형성한다.
이러한 상기 반도체소자형성단계에서 다수의 TVS(103a, 103b, 103c)영역은 도 9와 같이 p-top, PNP, n-top, NPN 중 적어도 어느 하나의 구조로 형성한다. 즉, (a) p-top구조는 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 구조이고, (b) n-top구조는 기판상에 순차적으로 p+층/p층/n+층을 적층하는 구조이고, (c) PNP구조는 기판상에 순차적으로 p+층/n층/p+층을 적층하는 구조이고, (d) NPN구조는 기판상에 순차적으로 n층/p+층/n층을 적층하는 구조이다. 그리고 이러한 접합은 필요에 따라 내부의 구조를 변경하여 사용할 수 있다.
또한, 상기 TVS용 도핑층에서 p-층 또는 n-층의 불순물 농도는 1X1014내지 3X1018 cm-3으로 사용하여 항복전압을 3 내지 30V로 제어한다. 다수의 에피영역 성장에 있어서, 고농도층과 저농도층이 만나는 p-n 접합부분에서는 농도의 구배를 높게 조절하여 다이나믹 저항감소를 이룬다. 특히 저농도층의 불순물 농도는 TVS 소자의 항복전압을 정확하게 조절하는데 사용된다.
상기 p-n접합영역에서 상기 p+층의 도판트의 확산을 저지하게 되어 날카로운 계면을 유지함에 따라 항복전압 특성이 변화된다. 즉, 불순물의 농도구배를 적어도 5×1025cm-4 와 같이 높게 유지할 수 있고, 이와 동시에 깊이 방향으로 동일한 위치에서 도판트 분포를 일정하게 제어되므로, 소자의 터널링 내지는 애벌런치(avalanche)에 의한 항복전압이 균일하게 분포하도록 제어되는 효과가 있다.
도 10b와 같이 수동소자의 성능을 높이기 위해 플러그(104a, 104b)를 형성한다. 플러그(104a, 104b)는 이온주입에 의한 p-n접합형 소자격리 내지는 트렌치의 산화막에 의한 소자격리의 방식을 이용할 수 있다. 여기에서 플러그(104a, 104b)를 제작하는 방식은 반도체 공정에서 통상적으로 사용하는 p-n접합이나 트렌치를 사용한다. 트렌치의 산화막은 기판과 수동소자의 간섭 내지는 누설전류를 최소로 하는데 매우 유용하다.
도 10c와 같이 1차절연막(105)을 증착하고, 수동소자 박막(106a, 106b)을 증착한다. 1차절연막(105)으로는 실리콘 산화막이나 실리콘 질화막을 이용한다. 1차절연막(105)은 도판트의 확산을 방지하기 위해, 800℃ 이하의 비교적 저온 상태에서 CVD 방식의 증착공정이 수행되는 것이 바람직하다. 만약, 상기 1차절연막(105)이 1000℃ 이상의 온도에서 증착되는 경우, 도판트 확산이 활발히 발생하며, 불순물의 농도구배가 높은 접합계면을 형성하기 어려워, 항복전압과 저항 및 커패시터와 같은 소자의 파라미터 값을 조절하기 어려워지기 때문에, 상기 1차절연막(105)의 증착과정은 800℃ 이하의 낮은 온도에서 수행되는 것이 바람직하다.
수동소자 박막(106a, 106b)을 증착하고 포토리소그래피와 식각공정을 통하여 수동소자를 형성한다. 수동소자에는 저항, 인덕터, 커패시터가 있다. 저항에는 다결정실리콘, Ti, Ni, Cr, TaN, AI, W, WSi 또는 이와 유사한 종류의 금속물질 중 적어도 하나 또는 다층으로 조합한 구조를 포함하여 형성된다. 인덕터로는 Al, Cu, Ag, Au와 같은 금속을 이용하되, 시리즈 저항성분을 줄이기 위하여 3 um 이상으로 두꺼운 박막을 형성한다.
도 10d와 같이, 포토리소그래피와 식각공정을 통하여 접촉창(contact window)(107a, 107b, 107c)을 형성한다. 이때 반도체-금속 접합의 접촉저항을 줄이기 위하여 반도체-금속 접합이 이루어지는 영역에 추가적인 이온주입을 할 수 있다. 이러한 고농도의 이온주입에 의한 고농도 반도체층의 형성이나 반도체-금속의 오믹접합 방법은 통상적인 반도체 공정기술에 속한다.
도 10e와 같이, 2차절연막(108)을 증착한다. 여기에서 2차절연막(108)은 SiO2, Si3N4, 폴리이미드(polyimide), BPSG 중 적어도 하나를 포함하여 이루어지는 것이 바람직하다. 수동소자 박막(106a, 106b)과 기판(101)과의 간섭으로 인한 특성저하를 가능한 줄이기 위하여 1 um 이상의 두께로 2차절연막(108)을 형성하여 이용한다.
도 10f와 같이, 금속배선(110a, 110b, 110c)을 위하여 접촉창(109a,109b, 109c, 109d, 109e, 109f, 109g)을 다시 형성한다. 여기에서 마찬가지로 포토리소그래피와 식각기술을 이용하는 통상적인 반도체 공정을 이용한다.
도 10g와 같이 다단의 금속배선(110a, 110b, 110c)을 위해 금속막을 증착하여 금속배선(110a, 110b, 110c)을 형성한다. 금속박막으로 Al을 위주로 하는 재료를 이용하되 저저항을 위하여 Cu나 Ag, Au 같은 금속막을 재료로 이용할 수 있다.
또한, 필요시 Co, Ni, Ti, W, Ta와 같은 금속을 이용하여 반도체와 금속의 사이에 실리사이드를 형성하여 이용한다. 실리사이드는 금속-반도체 계면의 접촉저항을 줄이고, 계면을 전기적 및 열적으로 안정화하여 필터의 신뢰성을 높인다.
도 10h와 같이 3차절연막(111)을 증착하고, 칩의 패키징을 위한 금속선 연결을 위한 패드(pad)(112a, 112b, 112c)를 형성한다. 여기에서 3차절연막(111)은 SiO2, Si3N4, 폴리이미드(polyimide), BPSG 중 적어도 하나를 포함하여 이루어지는 것이 바람직하다. 이어서 리소그라피와 식각기술을 이용하여 두 개의 I/O패드(112a, 112c)와 하나의 I/O(H)패드(112b)를 보유하며 다단의 필터구조에 대한 금속배선(110a, 110b, 110c)의 연결이 이루어진다. 필터의 응용에 따라 I/O(H) 패드 부위는 절연막으로 보호막을 형성하여 제작할 수 있다. 이하 필터 칩의 공정단계는 일반적인 반도체 공정기술을 적용하여 완성한다. 따라서 상술 된 바와 같이 도 10a에서 도 10h의 공정단계를 거쳐 제작된 필터 칩의 표면에는 2개 내지는 3개의 패드가 배치되어 완성된다.
상기에서는 본 발명의 바람직한 실시 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 본 발명의 기술 사상 범위 내에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 첨부된 특허청구범위에 속하는 것은 당연하다.
101 : 기판 102: 에피층
103a,b,c : TVS 104a,b: plug
105 : 1차절연막 106a,b : 수동소자 박막
107a,b,c : 접촉창 108 : 2차절연막
109a-g : 접촉창 110a,b,c : 금속배선
111 : 3차절연막 112a,b : 패드
103a,b,c : TVS 104a,b: plug
105 : 1차절연막 106a,b : 수동소자 박막
107a,b,c : 접촉창 108 : 2차절연막
109a-g : 접촉창 110a,b,c : 금속배선
111 : 3차절연막 112a,b : 패드
Claims (9)
- 전자파간섭 방지 및 정전기방전 보호용 반도체 집적회로 필터에 있어서,
반도체 기판;
상기 기판상에 에피층으로 형성된 TVS(Transient Voltage Suppressor)소자; 및
상기 TVS소자와 금속배선에 의해 상호 연결되는 수동소자;를 포함하되,
상기 TVS소자는 입력단에서 접지로 연결되고 수동소자는 입력단에 출력단으로 연결된 기본구조가 적어도 2단으로 반복되고,
입력단과 출력단에서 서로 대칭성(symmtery)이 유지되는 구조로 이루어지는 것을 특징으로 하는 다단형 구조의 반도체 필터.
- 제1항에 있어서,
상기 TVS소자는 (a) 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 p-top구조와, (b) 기판상에 순차적으로 p+층/p층/n+층을 적층하는 n-top구조와, (c) 기판상에 순차적으로 p+층/n층/p+층을 적층하는 PNP구조와, (d) 기판상에 순차적으로 n층/p+층/n층을 적층하는 NPN구조 중 적어도 어느 하나의 구조로 이루어지는 것을 특징으로 하는 다단형 구조의 반도체 필터.
- 제1항 또는 제2항에 있어서,
상기 TVS소자는 단일방향 또는 양방향으로 동작하도록 이루어지는 것을 특징으로 하는 다단형 구조의 반도체 필터.
- 제1항에 있어서,
상기 수동소자는 저항 또는 인덕터로서 실리콘 박막 또는 금속 박막으로 형성되는 것을 특징으로 하는 다단형 구조의 반도체 필터.
- 제1항에 있어서,
상기 기판과 수동소자 사이의 간섭에 의한 손실을 줄이기 위하여 상기 수동소자의 하부 기판 영역에 플러그(plug)를 형성하는 것을 특징으로 하는 다단형 구조의 반도체 필터.
- 전자파간섭 방지 및 정전기방전 보호용 필터를 반도체 집적회로로 구현하는 제조방법에 있어서,
반도체 기판 준비단계;
상기 기판의 상부에 다수의 TVS소자 형성단계;
상기 다수의 TVS소자를 상호 연결하는 수동소자를 형성하는 수동소자 형성단계; 및
금속막을 증착하여 다단의 금속배선을 형성하는 금속배선 형성단계;를 포함하되,
상기 TVS소자는 입력단에서 접지로 연결되고 수동소자는 입력단에 출력단으로 연결된 기본구조가 적어도 2단으로 반복되고,
입력단과 출력단에서 서로 대칭성(symmtery)이 유지되는 구조로 이루어지는 것을 특징으로 하는 다단형 구조의 반도체 필터 제조방법.
- 제6항에 있어서,
상기 TVS소자 형성단계는 (a) 기판상에 순차적으로 n+층/n-층/p+층을 적층하는 p-top구조와, (b) 기판상에 순차적으로 p+층/p층/n+층을 적층하는 n-top구조와, (c) 기판상에 순차적으로 p+층/n층/p+층을 적층하는 PNP구조와, (d) 기판상에 순차적으로 n층/p+층/n층을 적층하는 NPN구조 중 적어도 어느 하나의 구조로 이루어지는 것을 특징으로 하는 다단형 구조의 반도체 필터 제조방법.
- 제6항에 있어서,
상기 수동소자는 저항 또는 인덕터로서 실리콘 박막 또는 금속 박막으로 형성되는 것을 특징으로 하는 다단형 구조의 반도체 필터 제조방법.
- 제6항에 있어서,
상기 수동소자 형성단계는 상기 기판의 하부 영역에 플러그(plug)를 형성하는 플러그 형성단계를 더 포함하는 것을 특징으로 하는 다단형 구조의 반도체 필터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110010052A KR101041752B1 (ko) | 2011-02-01 | 2011-02-01 | 다단형 구조의 반도체 필터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110010052A KR101041752B1 (ko) | 2011-02-01 | 2011-02-01 | 다단형 구조의 반도체 필터 및 그 제조방법 |
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