KR102171020B1 - 엑스레이 흡수 필터를 갖는 엑스레이 시스템, 반도체 패키지, 및 트레이 - Google Patents

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Abstract

엑스레이 튜브(X-ray tube) 및 상기 엑스레이 튜브에 인접한 검출기(detector)가 배치된다. 상기 엑스레이 튜브 및 상기 검출기 사이에 시편 거치대가 배치된다. 상기 엑스레이 튜브 및 상기 시편 거치대 사이에 필터(filter)가 배치된다. 상기 필터(filter)는 판상 반도체, 입상 반도체, 또는 이들의 조합을 갖는다.

Description

엑스레이 흡수 필터를 갖는 엑스레이 시스템, 반도체 패키지, 및 트레이{X-ray system, semiconductor package, and tray having X-ray absorption filter}
본 발명은 엑스레이 흡수 필터, 엑스레이 시스템, 반도체 패키지, 및 트레이에 관한 것이다.
반도체 패키지 및 상기 반도체 패키지가 탑재된 세트 보드(set board)를 엑스레이 시스템을 이용하여 검사하는 기술이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 반도체 소자의 열화를 방지하면서 선명한 영상을 확보할 수 있는 엑스레이 시스템을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 엑스레이에 의한 반도체 소자의 열화를 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 엑스레이에 의한 반도체 소자의 열화를 방지할 수 있는 반도체 소자용 트레이를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 엑스레이 시스템을 제공한다. 상기 엑스레이 시스템은 엑스레이 튜브(X-ray tube) 및 상기 엑스레이 튜브에 인접한 검출기(detector)를 포함한다. 상기 엑스레이 튜브 및 상기 검출기 사이에 시편 거치대가 배치된다. 상기 엑스레이 튜브 및 상기 시편 거치대 사이에 필터(filter)가 배치된다. 상기 필터(filter)는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함한다.
상기 필터(filter)는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다.
상기 판상 반도체는 반도체 웨이퍼를 포함할 수 있다.
상기 시편 거치대는 반도체 패키지를 로딩하는 역할을 수행할 수 있다. 상기 필터(filter)는 상기 반도체 패키지 내의 반도체 기판과 동일한 물질을 포함할 수 있다.
상기 필터(filter)는 상기 반도체 패키지 내의 상기 반도체 기판보다 두꺼울 수 있다.
상기 필터(filter)는 상기 반도체 패키지 내에 형성될 수 있다. 상기 필터(filter)는 상기 엑스레이 튜브 및 상기 반도체 기판 사이에 배치될 수 있다.
상기 반도체 패키지 상에 트레이(tray)가 배치될 수 있다. 상기 트레이(tray)는 상기 엑스레이 튜브 및 상기 반도체 패키지 사이에 배치될 수 있다. 상기 필터(filter)는 상기 트레이(tray)의 내부 또는 표면에 형성될 수 있다.
상기 필터(filter)는 Zn, Fe, Al, Cu, Ni, Zr, Mo, Mn, V, 또는 이들의 조합을 갖는 금속 필터를 포함할 수 있다. 상기 금속 필터는 상기 판상 반도체의 일면에 형성될 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 반도체 칩에 인접한 반도체 필터를 포함한다.
상기 반도체 필터는 상기 반도체 칩 내의 반도체 기판과 동일한 물질을 포함할 수 있다.
상기 반도체 필터의 표면을 덮는 반도체 산화 막이 배치될 수 있다.
상기 반도체 칩을 덮는 봉지재가 형성될 수 있다. 상기 반도체 필터는 입상 반도체를 포함할 수 있다. 상기 입상 반도체는 상기 봉지재의 내부에 혼재될 수 있다.
상기 반도체 칩에 패키지 기판이 부착될 수 있다. 상기 반도체 필터는 판상 반도체를 포함할 수 있다. 상기 판상 반도체는 상기 패키지 기판의 내부 또는 표면에 형성될 수 있다.
상기 판상 반도체는 상기 패키지 기판 및 상기 반도체 칩 사이에 형성될 수 있다.
상기 판상 반도체를 관통하여 상기 패키지 기판 및 상기 반도체 칩에 전기적으로 접속된 관통 전극이 형성될 수 있다.
상기 패키지 기판 및 상기 반도체 칩 사이에 언더필 층(underfill layer), 또는 접착 막이 형성될 수 있다. 상기 반도체 필터는 입상 반도체를 포함할 수 있다. 상기 입상 반도체는 상기 언더필 층(underfill layer)의 내부, 또는 상기 접착 막의 내부에 혼재될 수 있다.
상기 반도체 칩을 덮는 코팅 막이 형성될 수 있다. 상기 입상 반도체는 상기 코팅 막의 내부에 혼재될 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 트레이(tray)를 제공한다. 상기 트레이(tray)는 반도체 패키지가 안착되는 다수의 캐비티들을 포함한다. 상기 캐비티들을 서로 구분하는 측벽들이 제공된다. 상기 캐비티들의 바닥에 노출된 하판이 제공된다. 상기 캐비티들에 인접한 반도체 필터(filter)가 배치된다.
상기 반도체 필터(filter)는 상기 반도체 패키지 내의 반도체 기판과 동일한 물질을 포함할 수 있다.
상기 반도체 필터(filter)는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다.
상기 입상 반도체는 상기 하판의 내부에 혼재될 수 있다.
상기 입상 반도체는 상기 하판의 표면에 부착될 수 있다.
상기 판상 반도체는 상기 하판의 표면에 부착될 수 있다.
상기 판상 반도체는 상기 하판의 내부에 삽입될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 반도체 필터를 채택하는 엑스레이 시스템, 반도체 패키지, 및 트레이가 제공될 수 있다. 상기 반도체 필터는 상기 반도체 패키지 내의 반도체 기판과 동일한 물질을 포함할 수 있다. 상기 반도체 필터는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 반도체 필터는 영상 획득에 필요한 제1 파장 영역의 엑스레이(X-ray)를 투과시키고 반도체 칩의 특성을 열화 시키는 제2 파장 영역의 엑스레이(X-ray)를 흡수하는 역할을 할 수 있다. 반도체 소자의 열화를 방지하면서 선명한 영상을 확보할 수 있는 엑스레이 시스템을 구현할 수 있다. 엑스레이에 의한 반도체 소자의 열화를 방지할 수 있는 반도체 패키지를 구현할 수 있다. 엑스레이에 의한 반도체 소자의 열화를 방지할 수 있는 반도체 소자용 트레이를 구현할 수 있다.
도 1내지 도 3은 본 발명 기술적 사상의 실시 예들에 따른 엑스레이 시스템을 설명하기 위한 개략적인 구성도들 이다.
도 4는 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 5는 도 4의 분해사시도 이다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 7은 도 6의 분해사시도 이다.
도 8은 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 9 및 도 10은 단면도들이다.
도 11은 실리콘의 흡수계수를 보여주는 그래프이다.
도 12 및 도 13은 파장에 따른 엑스레이 강도(X-ray intensity)를 보여주는 그래프이다.
도 14는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15및 도 16은 본 발명 기술적 사상의 실시 예들에 따른 입상 필터를 설명하기 위한 단면도이다.
도 17 내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 30은 본 발명 기술적 사상의 실시 예들에 따른 트레이(tray)를 설명하기 위한 사시도 이고, 도 31은 도 30의 분해 사시도 이다.
도 32 내지 도 38은 본 발명 기술적 사상의 실시 예들에 따른 트레이(tray)를 설명하기 위한 단면도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1내지 도 3은 본 발명 기술적 사상의 실시 예들에 따른 엑스레이 시스템을 설명하기 위한 개략적인 구성도들 이다. 본 발명 기술적 사상의 실시 예들에 따른 엑스레이 시스템은 반도체 패키지 또는 상기 반도체 패키지가 탑재된 세트 보드(set board)를 검사하는 장치일 수 있다.
도 1을 참조하면, 엑스레이 튜브(X-ray tube; 12)에 인접한 검출기(detector; 15)가 배치될 수 있다. 상기 엑스레이 튜브(12) 및 상기 검출기(15) 사이에 시편 거치대(14)가 배치될 수 있다. 상기 엑스레이 튜브(12) 및 상기 시편 거치대(14) 사이에 필터(filter; 22)가 배치될 수 있다. 상기 엑스레이 튜브(12) 및 상기 검출기(15)는 제어기(controller; 16)에 접속될 수 있다. 디스플레이(17)는 상기 제어기(16)를 경유하여 상기 검출기(15)에 접속될 수 있다. 상기 시편 거치대(14) 상에 반도체 패키지(31)가 로딩될 수 있다.
상기 반도체 패키지(31)는 패키지 기판(32), 반도체 칩(35), 및 봉지재(39)를 포함할 수 있다. 상기 반도체 칩(35)은 반도체 기판(33) 및 상기 반도체 기판(33) 상의 활성 표면(34)을 포함할 수 있다. 상기 활성 표면(34) 내에는 다수의 능동/수동 소자들 및 절연 막들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 시편 거치대(14)는 상기 반도체 패키지(31)를 좌우상하 및 회전 이동시킬 수 있는 것일 수 있다. 상기 시편 거치대(14)는 벨트 컨베이어와 같은 이송장치의 일부분 일 수 있다
상기 필터(filter; 22)는 상기 반도체 기판(33)과 동일한 물질을 포함할 수 있다. 상기 필터(22)는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 반도체 기판(33)은 실리콘 웨이퍼일 수 있으며, 상기 필터(22)는 실리콘을 포함할 수 있다. 상기 반도체 기판(33)은 GaAs를 포함할 수 있으며, 상기 필터(22)는 GaAs를 포함할 수 있다. 상기 필터(22)는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 필터(22)는 반도체 필터로 지칭될 수 있다. 상기 필터(22)는 상기 반도체 기판(33)보다 두꺼울 수 있다.
다른 실시 예에서, 상기 필터(22)는 Zn, Fe, Al, Cu, Ni, Zr, Mo, Mn, V, 또는 이들의 조합을 포함하는 금속 필터를 더 포함할 수 있다.
상기 엑스레이 튜브(12)에서 방출된 엑스레이는 상기 필터(22) 및 상기 반도체 패키지(31)를 순차적으로 통과하여 상기 검출기(15)에서 감지될 수 있다. 상기 디스플레이(17)는 상기 검출기(15)에서 감지된 신호를 영상으로 보여주는 역할을 할 수 있다. 상기 엑스레이 튜브(12)에서 방출되는 엑스레이는 다양한 파장 및 강도를 보일 수 있다. 상기 엑스레이 튜브(12)에서 방출되는 엑스레이는 영상 획득에 필요한 제1 파장 영역 및 상기 반도체 기판(33)에 흡수되어 상기 반도체 칩(35)의 특성을 열화 시키는 제2 파장 영역을 모두 포함할 수 있다.
예를 들면, 상기 엑스레이 튜브(12)에서 방출되는 엑스레이는 0.01nm 내지 1100nm 의 파장을 보일 수 있다. 상기 엑스레이 튜브(12)에서 방출되는 엑스레이는 0.01nm 내지 10nm 의 파장 및 12KeV내지 120KeV의 강도를 보이는 하드 엑스레이(hard X-ray) 와10nm 내지 100nm 의 파장 및 0.1KeV내지 12KeV 의 강도를 보이는 소프트 엑스레이(soft X-ray)를 포함할 수 있다. 상기 하드 엑스레이(hard X-ray)는 상기 제1 파장 영역에 해당될 수 있으며, 상기 소프트 엑스레이(soft X-ray)는 상기 제2 파장 영역에 해당될 수 있다. 상기 하드 엑스레이(hard X-ray)는 영상 획득에 이용될 수 있으며, 상기 소프트 엑스레이(soft X-ray)는 상기 반도체 기판(33)에 흡수되어 상기 반도체 칩(35)의 특성을 열화 시키는 요인이 될 수 있다. 상기 소프트 엑스레이(soft X-ray)는 상기 반도체 기판(33)에 흡수되어 상기 반도체 칩(35)의 리프레시(refresh) 특성 저하 또는 차지 로스(charge loss)와 같은 다양한 불량을 유발할 수 있다.
상기 필터(22)는 영상 획득에 필요한 상기 제1 파장 영역의 엑스레이를 투과시키고 상기 반도체 칩(35)의 특성을 열화 시키는 상기 제2 파장 영역의 엑스레이를 흡수/차폐하는 역할을 할 수 있다. 상기 필터(22)는 상기 하드 엑스레이(hard X-ray)를 투과시키고 상기 소프트 엑스레이(soft X-ray)를 흡수하는 역할을 할 수 있다.
다른 실시 예에서, 상기 반도체 패키지(31)는 상기 반도체 기판(33)과 동일한 물질로 형성된 반도체 필터를 포함할 수 있다. 상기 반도체 패키지(31)에 포함된 상기 반도체 필터는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 반도체 패키지(31)에 포함된 상기 반도체 필터는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 상기 반도체 패키지(31)에 포함된 상기 반도체 필터는 영상 획득에 필요한 상기 제1 파장 영역의 엑스레이를 투과시키고 상기 반도체 칩(35)의 특성을 열화 시키는 상기 제2 파장 영역의 엑스레이를 흡수/차폐하는 역할을 할 수 있다. 상기 반도체 패키지(31)에 포함된 상기 반도체 필터는 상기 하드 엑스레이(hard X-ray)를 투과시키고 상기 소프트 엑스레이(soft X-ray)를 흡수하는 역할을 할 수 있다.
도 2를 참조하면, 시편 거치대(14) 상에 제1 트레이(tray; 81), 반도체 패키지(31), 및 제2 트레이(91)가 로딩될 수 있다. 상기 반도체 패키지(31)는 상기 제1 트레이(81) 및 상기 제2 트레이(91) 사이에 적재될 수 있다. 상기 제2 트레이(91)는 엑스레이 튜브(12) 및 상기 반도체 패키지(31) 사이에 배치될 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 반도체 필터를 포함할 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91)에 포함된 상기 반도체 필터는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91)에 포함된 상기 반도체 필터는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다.
상기 제1 트레이(81) 및 상기 제2 트레이(91)에 포함된 상기 반도체 필터는 영상 획득에 필요한 제1 파장 영역의 엑스레이를 투과시키고 상기 반도체 패키지(31)의 특성을 열화 시키는 제2 파장 영역의 엑스레이를 흡수/차폐하는 역할을 할 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91)에 포함된 상기 반도체 필터는 상기 하드 엑스레이(hard X-ray)를 투과시키고 상기 소프트 엑스레이(soft X-ray)를 흡수하는 역할을 할 수 있다.
도 3을 참조하면, 엑스레이 튜브(12) 및 시편 거치대(14) 사이에 필터(filter; 22)가 배치될 수 있다. 상기 시편 거치대(14) 상에 제1 트레이(tray; 81), 반도체 패키지(31), 및 제2 트레이(91)가 로딩될 수 있다. 상기 필터(filter; 22)는 상기 엑스레이 튜브(12) 및 상기 제2 트레이(91) 사이에 배치될 수 있다.
상기 필터(filter; 22)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질을 갖는 반도체 필터를 포함할 수 있다. 상기 반도체 패키지(31)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 반도체 필터를 포함할 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 반도체 필터를 포함할 수 있다.
도 4는 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 5는 도 4의 분해사시도 이다.
도 4 및 도 5를 참조하면, 필터 케이스(23)에 다수의 판상 필터들(22A)이 삽입될 수 있다. 상기 판상 필터들(22A)의 각각은 판상 반도체를 포함할 수 있다. 상기 판상 필터들(22A)의 각각은 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 판상 필터들(22A)의 각각은 반도체 웨이퍼일 수 있다. 상기 판상 필터들(22A)의 각각은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼일 수 있다.
다른 실시 예에서, 상기 필터 케이스(23)에 1 장 내지 10장의 상기 판상 필터들(22A)이 삽입될 수 있다.
도 6은 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 7은 도 6의 분해사시도 이다.
도 6 및 도 7을 참조하면, 필터 케이스(23)에 다수의 판상 필터들(22A) 및 금속 필터(24)가 삽입될 수 있다. 상기 금속 필터(24)는 Zn, Fe, Al, Cu, Ni, Zr, Mo, Mn, V, 또는 이들의 조합을 포함할 수 있다.
도 8은 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 설명하기 위한 사시도 이고, 도 9 및 도 10은 단면도들이다.
도 8 및 도 9를 참조하면, 판상 필터(22B) 상에 금속 필터(24A)가 형성될 수 있다. 상기 판상 필터(22B)는 반도체 웨이퍼와 같은 판상 반도체일 수 있다. 상기 금속 필터(24A)는 상기 판상 필터(22B)의 일면에 형성될 수 있다. 상기 금속 필터(24A)는 상기 판상 필터(22B)의 일면에 접촉될 수 있다. 상기 금속 필터(24A)의 두께는 상기 판상 필터(22B)보다 얇을 수 있다. 상기 판상 필터(22B)는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 상기 금속 필터(24A)는 Zn, Fe, Al, Cu, Ni, Zr, Mo, Mn, V, 또는 이들의 조합을 포함할 수 있다.
도 8 및 도 10을 참조하면, 판상 필터(22B) 상에 절연 막(28) 및 금속 필터(24A)가 형성될 수 있다. 상기 절연 막(28)은 상기 판상 필터(22B) 및 상기 금속 필터(24A) 사이에 개재될 수 있다. 상기 절연 막(28)은 상기 판상 필터(22B) 및 상기 금속 필터(24A)에 접촉될 수 있다. 상기 절연 막(28)은 실리콘 산화물을 포함할 수 있다.
도 11은 실리콘의 흡수계수를 보여주는 그래프이다. 도 11의 수평축은 파장이고, 수직축은 흡수계수를 나타낸다.
도 11을 참조하면, 곡선 L41은 실리콘의 흡수계수(absorption coefficient of silicon)를 파장에 대응하여 표시한 라인이다. 곡선 L41에 보이는 바와 같이 실리콘은 10nm 내지 1100nm 범위의 파장에 있어서 높은 흡수 계수를 나타낸다.
도 12 및 도 13은 파장에 따른 엑스레이 강도(X-ray intensity)를 보여주는 그래프이다.
도 12를 참조하면, 곡선 L51은 필터를 사용하지 않은 경우 엑스레이 튜브(X-ray tube)에서 방출되는 엑스레이 강도(X-ray intensity)를 파장에 대응하여 표시한 라인이다. 곡선 L51에 보이는 바와 같이 엑스레이 튜브(X-ray tube)의 특성에 기인하여 0.01nm 내지 1100nm 또는 그 이상의 파장을 갖는 엑스레이(X-ray)가 방출될 수 있다.
도 13을 참조하면, 곡선 L52는 필터를 사용하는 경우 샘플에 조사되는 엑스레이 강도(X-ray intensity)를 파장에 대응하여 표시한 라인이다. 곡선 L52에 보이는 바와 같이 필터의 흡수 특성에 기인하여 10nm 내지 1100nm 파장을 갖는 엑스레이(X-ray)가 제거될 수 있다. 본 발명 기술적 사상의 실시 예들에 따른 필터(filter)를 사용하여 0.01nm 내지 10nm 파장을 갖는 엑스레이(X-ray)를 추출하여 샘플에 조사할 수 있다.
도 14는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 15및 도 16은 본 발명 기술적 사상의 실시 예들에 따른 입상 필터를 설명하기 위한 단면도이다.
도 14를 참조하면, 반도체 패키지(31A)는 패키지 기판(32), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 제1 반도체 칩(35)은 제1 반도체 기판(33) 및 상기 제1 반도체 기판(33) 상의 제1 활성 표면(34)을 포함할 수 있다. 상기 제1 활성 표면(34) 내에는 다수의 능동/수동 소자들 및 절연 막들이 형성될 수 있다. 상기 제2 반도체 칩(45)은 제2 반도체 기판(43) 및 상기 제2 반도체 기판(43) 상의 제2 활성 표면(44)을 포함할 수 있다. 상기 제4 활성 표면(34) 내에는 다수의 능동/수동 소자들 및 절연 막들이 형성될 수 있다. 상기 봉지재(39)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다.
상기 제1 반도체 기판(33) 및 상기 제2 반도체 기판(43)은 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 반도체 기판(33) 및 상기 제2 반도체 기판(43)은 단결정 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 상기 제2 반도체 기판(43)은 상기 제1 반도체 기판(33)과 동일한 타입의 반도체 웨이퍼일 수 있으며, 상기 제2 반도체 기판(43)은 상기 제1 반도체 기판(33)과 다른 타입의 반도체 웨이퍼일 수도 있다.
상기 봉지재(39)는 상기 제1 반도체 칩(35) 및 상기 제2 반도체 칩(45)을 덮을 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제1 반도체 기판(33) 또는 상기 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다. 예를 들면, 상기 제1 반도체 기판(33) 및 상기 제2 반도체 기판(43)은 실리콘 웨이퍼일 수 있으며, 상기 입상 필터들(22G)의 각각은 실리콘 덩어리를 포함할 수 있다. 상기 제1 반도체 기판(33) 또는 상기 제2 반도체 기판(43)은 GaAs를 포함할 수 있으며, 상기 입상 필터들(22G)의 각각은 GaAs를 포함할 수 있다. 상기 입상 필터들(22G)은 상기 봉지재(39)의 내부에 혼합되어 있을 수 있다. 상기 봉지재(39)의 내부에는 상기 입상 필터들(22G) 및 필러(filler)가 혼합되어 있을 수 있다. 상기 입상 필터들(22G)은 상기 필러(filler)의 대용품으로 상기 봉지재(39)의 내부에 혼합되어 있을 수 있다. 상기 입상 필터들(22G)은 상기 제1 반도체 기판(33) 및 상기 제2 반도체 기판(43)에 흡수되기 쉬운 파장 영역의 엑스레이(X-ray)를 차단하는 역할을 할 수 있다.
상기 패키지 기판(32)은 경성인쇄회로기판(rigid printed circuit board), 연성인쇄회로기판(flexible printed circuit board), 또는 경-연성인쇄회로기판(rigid-flexible printed circuit board)일 수 있다. 상기 패키지 기판(32)의 바닥에 외부 단자들(36)이 형성될 수 있다. 상기 외부 단자들(36)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭, 도전성 스페이서, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다.
상기 제1 반도체 칩(35)을 관통하는 제1 관통 전극들(41)이 형성될 수 있다. 상기 제1 반도체 칩(35) 및 상기 패키지 기판(32) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다. 상기 제1 내부 단자들(37)은 솔더 볼(solder ball) 또는 도전성 범프(conductive bump)를 포함할 수 있다. 상기 제1 접착 막(38)은 언더필 층(underfill layer)을 포함할 수 있다. 상기 제1 내부 단자들(37)은 상기 제1 접착 막(38)을 관통하여 상기 제1 관통 전극들(41) 및 상기 패키지 기판(32)에 접속될 수 있다.
상기 제2 반도체 칩(45)은 상기 제1 반도체 칩(35) 상에 탑재될 수 있다. 상기 제2 반도체 칩(45) 및 상기 제1 반도체 칩(35) 사이에 제2 내부 단자들(47) 및 제2 접착 막(48)이 형성될 수 있다. 상기 제2 접착 막(48)은 테이프 형태의 물질 막, 액상 코팅 경화 물질 막, 또는 이들의 조합을 포함할 수 있다. 상기 제2 접착 막(48)은 DAF(die attach film) 또는 NCF(non-conductive film)로 지칭될 수 있다.
상기 제2 반도체 칩(45)은 상기 제1 반도체 칩(35)과 다른 수평 폭을 보일 수 있다. 상기 제2 반도체 칩(45)의 수평 폭은 상기 제1 반도체 칩(35)보다 좁을 수 있다. 상기 제2 반도체 칩(45)은 상기 제1 반도체 칩(35)과 다른 타입의 칩일 수 있다. 예를 들면, 상기 제1 반도체 칩(35)은 로직 칩일 수 있으며, 상기 제2 반도체 칩(45)은 메모리 칩일 수 있다.
도 15를 참조하면, 입상 필터(22G)는 입상 반도체를 포함할 수 있다. 상기 입상 반도체는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함할 수 있다. 상기 입상 필터(22G)는 구형, 타원형, 다각형, 아메바 모양, 또는 이들의 조합을 포함할 수 있다.
도 16을 참조하면, 반도체 산화 막(220)은 입상 필터(22G)의 주변을 둘러쌀 수 있다. 예를 들면, 상기 입상 필터(22G)는 실리콘 알갱이 이고 상기 반도체 산화 막(220)은 실리콘 산화막일 수 있다. 상기 반도체 산화 막(220)은 상기 입상 필터(22G)의 표면에 직접적으로 접촉될 수 있다.
도 17 내지 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 17을 참조하면, 반도체 패키지(31B)는 패키지 기판(32), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 패키지 기판(32) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다. 상기 제1 접착 막(38)은 언더필 층(underfill layer)을 포함할 수 있다. 상기 제1 내부 단자들(37)은 상기 제1 접착 막(38)을 관통하여 제1 관통 전극들(41) 및 상기 패키지 기판(32)에 접속될 수 있다. 상기 제1 접착 막(38)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 18을 참조하면, 반도체 패키지(31C)는 패키지 기판(32), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 패키지 기판(32) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다. 상기 제1 접착 막(38)은 언더필 층(underfill layer)을 포함할 수 있다. 상기 제2 반도체 칩(45) 및 상기 제1 반도체 칩(35) 사이에 제2 내부 단자들(47) 및 제2 접착 막(48)이 형성될 수 있다. 상기 제2 접착 막(48), 상기 제1 접착 막(38), 및 상기 봉지재(39)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 19를 참조하면, 반도체 패키지(31D)는 패키지 기판(32), 제1 반도체 칩(35), 제2 반도체 칩(45), 제1 코팅 막(53) 및 봉지재(39)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 패키지 기판(32) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다. 상기 제1 접착 막(38)은 언더필 층(underfill layer)을 포함할 수 있다. 상기 제1 코팅 막(53)은 상기 제1 반도체 칩(35) 및 상기 제2 반도체 칩(45)을 덮을 수 있다. 상기 제1 코팅 막(53)은 상기 제1 반도체 칩(35) 및 상기 제2 반도체 칩(45)의 상부 및 측면들을 덮을 수 있다. 상기 봉지재(39)는 상기 제1 코팅 막(53)을 덮을 수 있다. 상기 제1 접착 막(38) 및 상기 제1 코팅 막(53)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 20을 참조하면, 반도체 패키지(31E)는 패키지 기판(32), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 패키지 기판(32) 사이에 제1 내부 단자들(37), 제1 접착 막(38), 제2 코팅 막(54)이 형성될 수 있다. 상기 제1 접착 막(38)은 언더필 층(underfill layer)을 포함할 수 있다. 상기 제2 코팅 막(54)은 상기 제1 접착 막(38) 및 상기 제1 반도체 칩(35) 사이에 형성될 수 있다. 상기 제2 코팅 막(54)은 상기 제1 접착 막(38) 및 상기 제1 반도체 칩(35)에 접촉될 수 있다.
상기 제2 반도체 칩(45) 및 상기 제1 반도체 칩(35) 사이에 제2 내부 단자들(47), 제2 접착 막(48), 및 제3 코팅 막(55)이 형성될 수 있다. 상기 제3 코팅 막(55)은 상기 제2 접착 막(48) 및 상기 제2 반도체 칩(45) 사이에 형성될 수 있다. 상기 제3 코팅 막(55)은 상기 제2 접착 막(48) 및 상기 제2 반도체 칩(45)에 접촉될 수 있다. 상기 제2 코팅 막(54) 및 상기 제3 코팅 막(55)은 감광성 폴리이미드(photosensitive polyimide; PSPI)를 포함할 수 있다. 상기 제2 코팅 막(54) 및 상기 제3 코팅 막(55)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 21을 참조하면, 반도체 패키지(31F)는 패키지 기판(32), 판상 필터(22E), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 판상 필터(22E)를 관통하는 제2 관통 전극들(51)이 형성될 수 있다. 상기 판상 필터(22E)는 상기 패키지 기판(32) 및 상기 제1 반도체 칩(35) 사이에 형성될 수 있다. 상기 판상 필터(22E) 및 상기 패키지 기판(32) 사이에 제3 내부 단자들(57)이 형성될 수 있다. 상기 제3 내부 단자들(57)은 솔더 볼(solder ball) 또는 도전성 범프(conductive bump)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 판상 필터(22E) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다.
상기 판상 필터(22E)는 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 상기 판상 필터(22E)는 상기 제1 반도체 기판(33) 또는 상기 제2 반도체 기판(43)보다 두꺼울 수 있다. 상기 판상 필터(22E)의 수평 폭은 상기 제1 반도체 기판(33) 및 상기 제2 반도체 기판(43)보다 클 수 있다.
도 22를 참조하면, 반도체 패키지(31G)는 패키지 기판(32), 판상 필터(22E), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 판상 필터(22E)를 관통하는 제2 관통 전극들(51)이 형성될 수 있다. 상기 판상 필터(22E)는 상기 패키지 기판(32) 및 상기 제1 반도체 칩(35) 사이에 형성될 수 있다. 상기 판상 필터(22E) 및 상기 패키지 기판(32) 사이에 제3 내부 단자들(57)이 형성될 수 있다. 상기 제3 내부 단자들(57)은 솔더 볼(solder ball) 또는 도전성 범프(conductive bump)를 포함할 수 있다. 상기 제1 반도체 칩(35) 및 상기 판상 필터(22E) 사이에 제1 내부 단자들(37) 및 제1 접착 막(38)이 형성될 수 있다.
상기 판상 필터(22E)는 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 제1 접착 막(38), 제2 접착 막(48), 및 상기 봉지재(39)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제1 반도체 기판(33) 또는 상기 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 23을 참조하면, 반도체 패키지(31H)는 패키지 기판(22S), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 패키지 기판(22S)은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다.
도 24를 참조하면, 반도체 패키지(31I)는 패키지 기판(22S), 제1 반도체 칩(35), 제2 반도체 칩(45), 및 봉지재(39)를 포함할 수 있다. 상기 패키지 기판(22S)은 제1 반도체 기판(33) 또는 제2 반도체 기판(43)과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 제1 접착 막(38), 제2 접착 막(48), 및 상기 봉지재(39)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제1 반도체 기판(33) 또는 상기 제2 반도체 기판(43)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 25를 참조하면, 반도체 패키지(31J)는 패키지 기판(32), 제3 반도체 칩(65), 및 봉지재(39)를 포함할 수 있다. 상기 제3 반도체 칩(65)은 제3 반도체 기판(63) 및 상기 제3 반도체 기판(63) 상의 제3 활성 표면(64)을 포함할 수 있다. 상기 제3 활성 표면(64) 내에는 다수의 능동/수동 소자들 및 절연 막들이 형성될 수 있다. 상기 제3 반도체 기판(63) 및 상기 패키지 기판(32) 사이에 제3 접착 막(61)이 형성될 수 있다. 상기 제3 활성 표면(64) 및 상기 패키지 기판(32) 사이에 제4 내부 단자들(67)이 형성될 수 있다. 상기 제4 내부 단자들(67)은 본딩 와이어(bonding wire), 빔 리드(beam lead), 도전성 테이프, 또는 이들의 조합을 포함할 수 있다.
상기 제3 활성 표면(64) 상에 제4 코팅 막(68)이 형성될 수 있다. 상기 봉지재(39)는 상기 제4 코팅 막(68)을 덮을 수 있다. 상기 제4 코팅 막(68)은 감광성 폴리이미드(photosensitive polyimide; PSPI)를 포함할 수 있다. 상기 제4 코팅 막(68)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제3 반도체 기판(63)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 26을 참조하면, 반도체 패키지(31K)는 패키지 기판(32), 제3 반도체 칩(65), 및 봉지재(39)를 포함할 수 있다. 제1 코팅 막(53)은 상기 제3 반도체 칩(65)의 상부 및 측면들을 덮을 수 있다. 상기 제1 코팅 막(53)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제3 반도체 기판(63)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 27을 참조하면, 반도체 패키지(31L)는 패키지 기판(32), 제3 반도체 칩(65), 및 봉지재(39)를 포함할 수 있다. 제3 반도체 기판(63) 및 상기 패키지 기판(32) 사이에 제3 접착 막(61) 및 제5 코팅 막(69)이 형성될 수 있다. 상기 제5 코팅 막(69)은 상기 제3 반도체 기판(63) 및 상기 제3 접착 막(61) 사이에 개재될 수 있다. 상기 제5 코팅 막(69)은 상기 제3 반도체 기판(63) 및 상기 제3 접착 막(61)에 접촉될 수 있다. 제3 활성 표면(64) 상에 제4 코팅 막(68)이 형성될 수 있다. 상기 봉지재(39)는 상기 제4 코팅 막(68)을 덮을 수 있다. 상기 제4 코팅 막(68) 및 상기 제5 코팅 막(69)은 감광성 폴리이미드(photosensitive polyimide; PSPI)를 포함할 수 있다.
상기 제4 코팅 막(68) 및 상기 제5 코팅 막(69)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제3 반도체 기판(63)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 28을 참조하면, 반도체 패키지(31M)는 패키지 기판(32), 제3 반도체 칩(65), 제4 반도체 칩(75), 및 봉지재(39)를 포함할 수 있다. 상기 제3 반도체 칩(65)은 제3 반도체 기판(63) 및 상기 제3 반도체 기판(63) 상의 제3 활성 표면(64)을 포함할 수 있다. 상기 제3 반도체 기판(63) 및 상기 패키지 기판(32) 사이에 제4 접착 막(76)이 형성될 수 있다. 상기 제4 반도체 칩(75)은 제4 반도체 기판(73) 및 상기 제4 반도체 기판(73) 상의 제4 활성 표면(74)을 포함할 수 있다. 상기 제4 반도체 기판(73) 및 상기 제3 반도체 칩(65) 사이에 제5 접착 막(77)이 형성될 수 있다. 상기 제4 활성 표면(74) 상에 제6 코팅 막(78)이 형성될 수 있다.
상기 제4 접착 막(76), 상기 제5 접착 막(77), 및 상기 제6 코팅 막(78)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제3 반도체 기판(63) 또는 상기 제4 반도체 기판(73)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 29를 참조하면, 반도체 패키지(31N)는 패키지 기판(32), 제3 반도체 칩(65), 제4 반도체 칩(75), 및 봉지재(39)를 포함할 수 있다. 제3 반도체 기판(63) 및 상기 패키지 기판(32) 사이에 제4 접착 막(76)이 형성될 수 있다. 제4 반도체 기판(73) 및 상기 제3 반도체 칩(65) 사이에 제5 접착 막(77)이 형성될 수 있다. 상기 제4 활성 표면(74) 상에 제1 코팅 막(53)이 형성될 수 있다. 상기 제1 코팅 막(53)은 상기 제3 반도체 칩(65) 및 상기 제4 반도체 칩(75)의 상부 및 측면들을 덮을 수 있다.
상기 제1 코팅 막(53), 상기 제4 접착 막(76), 상기 제5 접착 막(77), 및 상기 봉지재(39)의 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 제3 반도체 기판(63) 또는 상기 제4 반도체 기판(73)과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 30은 본 발명 기술적 사상의 실시 예들에 따른 트레이(tray)를 설명하기 위한 사시도 이고, 도 31은 도 30의 분해 사시도 이다. 도 32 내지 도 38은 본 발명 기술적 사상의 실시 예들에 따른 트레이(tray)를 설명하기 위한 단면도들 이다. 본 발명 기술적 사상의 실시 예들에 따른 트레이(tray)는 반도체 패키지를 담는 용기의 역할을 할 수 있다.
도 30 및 도 31을 참조하면, 제1 트레이(81) 상에 제2 트레이(91)가 적재될 수 있다. 상기 제1 트레이(81)는 제1 하판(83), 제1 측벽들(84), 및 제1 캐비티들(85)을 포함할 수 있다. 상기 제2 트레이(91)는 제2 하판(93), 제2 측벽들(94), 및 제2 캐비티들(95)을 포함할 수 있다. 상기 제1 트레이(81) 및 상기 제2 트레이(91) 사이에 반도체 패키지(31)가 적재될 수 있다. 상기 반도체 패키지(31)는 상기 제1 캐비티(85) 내에 삽입될 수 있다.
상기 제1 측벽들(84)은 상기 제1 하판(83) 상에 형성될 수 있다. 상기 제1 측벽들(84)은 상기 제1 캐비티들(85)을 서로 구분하는 역할을 할 수 있다. 상기 제1 하판(83)은 상기 제1 캐비티들(85)의 바닥을 구성할 수 있다. 상기 제2 트레이(91)는 상기 제1 트레이(81)와 실질적으로 동일한 구성을 보일 수 있다.
상기 제1 트레이(81) 및 상기 제2 트레이(91)는 반도체 필터를 포함할 수 있다. 상기 반도체 필터는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질을 포함할 수 있다. 상기 반도체 필터는 판상 반도체, 입상 반도체, 또는 이들의 조합을 포함할 수 있다.
도 32를 참조하면, 제1 트레이(81A)는 제1 하판(83), 제1 측벽들(84), 및 제1 캐비티들(85)을 포함할 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 제1 하판(83) 및 상기 제1 측벽들(84) 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다. 상기 제1 하판(83)의 두께는 상기 반도체 패키지(31) 내의 반도체 기판보다 두꺼울 수 있다.
도 33을 참조하면, 제1 트레이(81B)는 제1 하판(83), 제1 측벽들(84), 및 제1 캐비티들(85)을 포함할 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 제1 하판(83) 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 34를 참조하면, 제1 트레이(81C)는 제1 하판(83), 제1 측벽들(84), 제1 캐비티들(85), 및 제1 트레이 코팅 막(87)을 포함할 수 있다. 상기 제1 트레이 코팅 막(87)은 상기 제1 하판(83) 및 상기 제1 측벽들(84)의 표면을 덮을 수 있다. 상기 제1 트레이 코팅 막(87)은 상기 제1 하판(83)의 하부 표면 및 상부 표면을 덮을 수 있다. 상기 제1 트레이 코팅 막(87)은 상기 제1 캐비티(85)의 바닥 및 측벽들을 덮을 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 제1 트레이 코팅 막(87) 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 35를 참조하면, 제1 트레이(81D)는 제1 하판(83), 제1 측벽들(84), 제1 캐비티들(85), 및 제2 트레이 코팅 막(88)을 포함할 수 있다. 상기 제1 트레이 코팅 막(87)은 상기 제1 하판(83)의 상부 표면을 덮을 수 있다. 상기 제1 트레이 코팅 막(87)은 상기 제1 캐비티(85)의 바닥을 덮을 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 제1 트레이 코팅 막(87) 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
도 36을 참조하면, 제1 트레이(81E)는 제1 하판(83), 제1 측벽들(84), 제1 캐비티들(85), 및 판상 필터(22P)를 포함할 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 판상 필터(22P)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 상기 판상 필터(22P)의 두께는 상기 반도체 패키지(31) 내의 반도체 기판보다 두꺼울 수 있다. 상기 판상 필터(22P)는 상기 제1 하판(83)의 바닥에 부착될 수 있다.
다른 실시 예에서, 상기 판상 필터(22P)는 상기 제1 하판(83)의 상부 표면에 부착될 수 있다. 상기 판상 필터(22P)는 상기 제1 하판(83)의 내부에 삽입될 수 있다.
도 37을 참조하면, 제1 트레이(81F)는 제1 하판(83), 제1 측벽들(84), 제1 캐비티들(85), 및 판상 필터(22P)를 포함할 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 판상 필터(22P)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 상기 판상 필터(22P)는 상기 제1 하판(83)의 내부에 삽입될 수 있다.
도 38을 참조하면, 제1 트레이(81G)는 제1 하판(83), 제1 측벽들(84), 제1 캐비티들(85), 및 판상 필터(22P)를 포함할 수 있다. 상기 제1 캐비티(85) 내에 반도체 패키지(31)가 삽입될 수 있다. 상기 판상 필터(22P)는 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 판상 반도체를 포함할 수 있다. 상기 판상 필터(22P)는 상기 제1 하판(83)의 내부에 삽입될 수 있다. 상기 제1 하판(83) 및 상기 제1 측벽들(84) 내부에 다수의 입상 필터들(22G)이 혼재될 수 있다. 상기 입상 필터들(22G)의 각각은 상기 반도체 패키지(31) 내의 반도체 기판과 동일한 물질로 형성된 입상 반도체를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
12: 엑스레이 튜브(X-ray tube) 14: 시편 거치대
15: 검출기(detector) 16: 제어기(controller)
17: 디스플레이 22: 필터(filter)
22A: 판상 필터 22G: 입상 필터
23: 필터 케이스 24: 금속 필터
28: 절연 막
31: 반도체 패키지 32: 패키지 기판
33, 43: 반도체 기판 34, 44: 활성 표면
35, 45: 반도체 칩 38, 48: 접착 막
39: 봉지재 41: 관통 전극
81, 91: 트레이(tray) 83: 하판
84: 측벽 85: 캐비티
220: 반도체 산화 막

Claims (20)

  1. 엑스레이 튜브(X-ray tube);
    상기 엑스레이 튜브에 인접한 검출기(detector);
    상기 엑스레이 튜브 및 상기 검출기 사이의 시편 거치대; 및
    상기 엑스레이 튜브 및 상기 시편 거치대 사이에 배치되고, 하드 엑스레이를 투과하고 소프트 엑스레이의 투과를 억제하도록 구성되며, 판상 반도체, 입상 반도체, 또는 이들의 조합을 갖는 반도체 필터(filter)를 포함하는 엑스레이 시스템.
  2. 제1 항에 있어서,
    상기 반도체 필터(filter)는 Si, Ge, GaAs, InP, InGaAs, InGaAsP, 또는 이들의 조합을 포함하는 엑스레이 시스템.
  3. 제1 항에 있어서,
    상기 판상 반도체는 반도체 웨이퍼를 포함하는 엑스레이 시스템.
  4. 제1 항에 있어서,
    상기 시편 거치대는 반도체 패키지를 로딩하는 역할을 수행하되,
    상기 반도체 필터(filter)는 상기 반도체 패키지 내의 반도체 기판과 동일한 물질을 포함하는 엑스레이 시스템.
  5. 제4 항에 있어서,
    상기 반도체 필터(filter)는 상기 반도체 패키지 내의 상기 반도체 기판보다 두꺼운 엑스레이 시스템.
  6. 제4 항에 있어서,
    상기 반도체 필터(filter)는 상기 반도체 패키지 내에 형성되되,
    상기 반도체 필터(filter)는 상기 엑스레이 튜브 및 상기 반도체 기판 사이에 배치된 엑스레이 시스템.
  7. 제4 항에 있어서,
    상기 반도체 패키지 상의 트레이(tray)를 더 포함하되,
    상기 트레이(tray)는 상기 엑스레이 튜브 및 상기 반도체 패키지 사이에 배치되고,
    상기 반도체 필터(filter)는 상기 트레이(tray)의 내부 또는 표면에 형성된 엑스레이 시스템.
  8. 제1 항에 있어서,
    상기 엑스레이 튜브 및 상기 시편 거치대 사이에서 상기 반도체 필터의 일 면 상에 배치되고, Zn, Fe, Al, Cu, Ni, Zr, Mo, Mn, V, 또는 이들의 조합을 포함하는 금속 필터를 더 포함하는 엑스레이 시스템.
  9. 제8 항에 있어서,
    상기 반도체 필터는 판상 반도체를 포함하고,
    상기 금속 필터는 상기 판상 반도체의 일면에 형성된 엑스레이 시스템.
  10. 반도체 칩; 및
    상기 반도체 칩에 인접하도록 배치되고, 하드 엑스레이를 투과하고 소프트 엑스레이의 투과를 억제하도록 구성되며, 판상 반도체, 입상 반도체, 또는 이들의 조합을 갖는 반도체 필터를 포함하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 반도체 필터는 상기 반도체 칩 내의 반도체 기판과 동일한 물질을 포함하는 반도체 패키지.
  12. 제10 항에 있어서,
    상기 반도체 필터의 표면을 덮는 반도체 산화 막을 더 포함하는 반도체 패키지.
  13. 제10 항에 있어서,
    상기 반도체 칩을 덮는 봉지재를 더 포함하되,
    상기 반도체 필터는 상기 입상 반도체를 포함하고,
    상기 입상 반도체는 상기 봉지재의 내부에 혼재된 반도체 패키지.
  14. 제10 항에 있어서,
    상기 반도체 칩에 부착된 패키지 기판을 더 포함하되,
    상기 반도체 필터는 상기 판상 반도체를 포함하고,
    상기 판상 반도체는 상기 패키지 기판의 내부 또는 표면에 형성된 반도체 패키지.
  15. 제10 항에 있어서,
    상기 반도체 칩에 부착된 패키지 기판을 더 포함하되,
    상기 반도체 필터는 상기 판상 반도체를 포함하고,
    상기 판상 반도체는 상기 패키지 기판 및 상기 반도체 칩 사이에 형성된 반도체 패키지.
  16. 제15 항에 있어서,
    상기 판상 반도체를 관통하여 상기 패키지 기판 및 상기 반도체 칩에 전기적으로 접속된 관통 전극을 더 포함하는 반도체 패키지.
  17. 제10 항에 있어서,
    상기 반도체 칩에 부착된 패키지 기판; 및
    상기 패키지 기판 및 상기 반도체 칩 사이의 언더필 층(underfill layer), 또는 접착 막을 더 포함하되,
    상기 반도체 필터는 상기 입상 반도체를 포함하고,
    상기 입상 반도체는 상기 언더필 층(underfill layer)의 내부, 또는 상기 접착 막의 내부에 혼재된 반도체 패키지.
  18. 제10 항에 있어서,
    상기 반도체 칩을 덮는 코팅 막을 더 포함하되,
    상기 반도체 필터는 상기 입상 반도체를 포함하고,
    상기 입상 반도체는 상기 코팅 막의 내부에 혼재된 반도체 패키지.
  19. 반도체 패키지가 안착되는 다수의 캐비티들;
    상기 캐비티들을 서로 구분하는 측벽들; 및
    상기 캐비티들의 바닥에 노출된 하판을 포함하되,
    상기 캐비티들에 인접하도록 배치되고, 하드 엑스레이를 투과하고 소프트 엑스레이의 투과를 억제하도록 구성되며, 판상 반도체, 입상 반도체, 또는 이들의 조합을 갖는 반도체 필터(filter)를 포함하는 트레이(tray).
  20. 제19 항에 있어서,
    상기 반도체 필터(filter)는 상기 반도체 패키지 내의 반도체 기판과 동일한 물질을 포함하는 트레이(tray).
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