KR101772286B1 - 패키지-온-패키지 구조물 및 그 제조 방법 - Google Patents

패키지-온-패키지 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR101772286B1
KR101772286B1 KR1020150155916A KR20150155916A KR101772286B1 KR 101772286 B1 KR101772286 B1 KR 101772286B1 KR 1020150155916 A KR1020150155916 A KR 1020150155916A KR 20150155916 A KR20150155916 A KR 20150155916A KR 101772286 B1 KR101772286 B1 KR 101772286B1
Authority
KR
South Korea
Prior art keywords
package
underfill
support structure
stage
chip
Prior art date
Application number
KR1020150155916A
Other languages
English (en)
Other versions
KR20160063240A (ko
Inventor
페이수안 리
치엔링 황
충쉬 류
첸화 유
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160063240A publication Critical patent/KR20160063240A/ko
Application granted granted Critical
Publication of KR101772286B1 publication Critical patent/KR101772286B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13123—Magnesium [Mg] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

패키지-온-패키지 구조물을 제조하기 위한 방법은 지지 구조물의 경사진 표면에 부착되는 패키지를 갖는 지지 구조물을 제공하는 단계, 및 언더필을 스탠드오프 갭 내로 분배하는 단계를 포함하며, 상기 패키지는 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지, 및 상기 제1 칩 패키지와 제2 칩 패키지 사이의 스탠드오프 갭을 포함하며, 상기 패키지의 제1 측부는 지지 구조물의 경사진 표면 상에서 패키지의 제2 측부 보다 높게 배치되며, 상기 언더필은 스탠드오프 갭을 통해 패키지의 제1 측부로부터 패키지의 제2 측부로 흐른다.

Description

패키지-온-패키지 구조물 및 그 제조 방법{PACKAGE-ON-PACKAGE STRUCTURES AND METHODS OF MANUFACTURE THEREOF}
본 출원은 2014년 8월 29일자로 출원되고 발명의 명칭이 "칩 패키지 및 그 제조방법"인 미국 특허출원 제14/472,785호에 관한 것이며, 상기 특허출원은 여기에 참조 인용되었다.
본 발명은 패키지-온-패키지(package-on-package) 구조물 및 그 제조 방법에 관한 것이다.
집적 회로의 발명 이래로, 반도체 산업은 다양한 전자 부품(즉, 트랜지스터, 다이오드, 레지스터, 커패시터, 등)의 집적 밀도의 계속적인 개선으로 인해 지속적인 급속 성장을 경험하였다. 보통, 집적 밀도의 이러한 개선은 최소 특징부 크기의 반복적인 감축으로부터 비롯되었으며, 이는 주어진 영역 내에 더 많은 부품이 집적되게 한다.
이들 집적 개선은, 집적된 부품에 의해 점유되는 용적이 기본적으로 반도체 웨이퍼의 표면 상에 있다는 점에서, 기본적으로 그 본질 상 2차원(2D)이다. 리소그래피의 극적인 개선이 2D 집적 회로 형성에 상당한 개선으로 나타났더라도, 2차원으로 달성될 수 있는 밀도에는 물리적 제한이 있다. 이들 제한들 중 하나는 이들 부품을 제조하는데 필요한 최소 크기이다. 또한, 더 많은 디바이스가 하나의 칩에 놓일 때, 더욱 복잡한 설계가 요구된다. 추가적인 제한은, 디바이스의 개수가 증가함에 따라, 디바이스들 사이의 상호접속부의 개수 및 길이의 심각한 증가로부터 비롯된다. 상호접속부의 개수 및 길이가 증가함에 따라, 회로 RC 딜레이와 전력 소모 모두가 증가한다.
3차원(3D) 집적 회로(IC)는 전술한 제한들을 해결하는데 도움을 준다. 3차원(3D) IC 의 기술은 웨이퍼-온-웨이퍼(wafer-on-wafer), 다이-온-웨이퍼(die-on-wafer), 다이-온-다이(die-on-die), 및 패키지-온-패키지를 포함한다. 패키지-온-패키지 구조물의 전형적인 형성 공정에 있어서, 2개 또는 그 이상의 IC 패키지는 그들 사이의 신호를 라우팅하기 위해 전기 및 통신 인터페이스를 가지면서 서로의 위에 적층된다. 이는 휴대폰, 개인용 정보 단말기(personal digital assistant)(PDA), 및 디지털 카메라와 같은, 디바이스에 더 높은 부품 밀도를 허용한다.
본 발명의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 크기는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1 및 2는 일부 실시예에 따른 패키지-온-패키지 구조물을 도시하고 있다.
도 3a 내지 3c는 일부 실시예에 따른 가동형 지지 구조물의 횡단면도를 도시하고 있다.
도 4a 내지 4e 그리고 도 5a 및 5b는 일부 실시예에 따라 패키지-온-패키지 구조물을 제조하는 방법을 도시한 공정 흐름을 도시하고 있다.
도 6a 및 6b는 일부 실시예에 따라 기판 위에 배치되는 패키지-온-패키지 구조물을 도시하고 있다.
도 7 내지 9는 일부 실시예에 따라 패키지-온-패키지 구조물을 제조하는 방법을 도시하고 있다.
이하의 설명은 제공된 대상(subject matter)의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 발명을 간소화하기 위해 부품 및 장치의 특정한 예가 아래에 개시된다. 물론, 이들은 단지 예에 불과하며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 상에 또는 제2 특징부 위에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, "아래에(beneath)", "아래로(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 관련된 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 용이하게 설명하기 위해 여기에 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 배향과 함께 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 (90°회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 또한 여기에 사용된 공간적으로 관련된 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다.
도 1은 하나 또는 그 이상의 실시예에 따른 패키지(100)를 도시하고 있다. 상기 패키지(100)는 제1 칩 패키지(102), 및 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지(104)를 포함할 수 있다. 실시예에 있어서, 패키지(100)는 패키지-온-패키지(PoP) 장치일 수 있다. 예를 들어, PoP 장치는 집적된 팬-아웃(integrated fan-out)(InFO) PoP 장치일 수 있다.
패키지(100)는 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이에 배치되는 다수의 제1 커넥터(106)를 포함할 수 있다. 상기 다수의 제1 커넥터(106)는 제1 칩 패키지(102)와 제2 칩 패키지(104)를 서로 전기적으로 결합하거나 또는 전기적으로 연결할 수 있다. 단지 8개의 커넥터(106)가 예로서 도시되었지만, 그러나 커넥터(106)의 개수는 일부 실시예에 따라 8개 보다 적거나(예를 들어, 1개, 2개, 3개, 4개, 5개, 6개, 7개), 또는 8개 보다 많을 수 있다(예를 들어, 9개, 10개, 11개, 또는 그 이상). 도 1에 도시된 예에 있어서, 다수의 제1 커넥터(106)의 각각은 구형 형상[예를 들어, 볼(ball)]을 갖는다. 그러나 다른 실시예에 있어서, 다수의 제1 커넥터(106)는 다른 형상, 예를 들어 필러(pillar), 포스트(post), 범프(bump), 또는 캡(cap)을 가질 수 있다. 실시예에 있어서, 다수의 제1 커넥터(106)는 제어된 붕괴 칩 연결부 범프 및/또는 마이크로 범프를 포함할 수 있다. 다른 실시예에 있어서, 다수의 제1 커넥터(106)는 볼 그리드 어레이(ball grid aray)(BGA)를 포함할 수 있다. 이런 실시예에 있어서, 다수의 제1 커넥터(106)는 상부측(tip-side) BGA 로서 지칭될 수 있다. 다수의 제1 커넥터(106)는 전기적으로 도전성인 재료(예를 들어, 금속 또는 금속 합금)를 포함할 수 있다. 예를 들어, 다수의 제1 커넥터(106)는 솔더 재료를 포함할 수 있다. 다른 예로서, 상기 다수의 제1 커넥터(106)는 주석, 납, 구리, 금, 은, 아연, 비스무트, 마그네슘, 안티몬, 인듐, 또는 그 합금 중 적어도 하나를 포함할 수 있다.
제1 칩 패키지(102)는 제1 표면(108a) 및 상기 제1 표면(108a)과는 반대인 제2 표면(108b)을 갖는, 몰딩 컴파운드(108)를 포함할 수 있다. 몰딩 컴파운드(108)의 제1 표면(108a)은 제2 칩 패키지(104)와 대면하며, 또한 몰딩 컴파운드(108)의 전면측(front-side)으로서 지칭될 수 있다. 몰딩 컴파운드(108)의 제2 표면(108b)은 제2 칩 패키지(104)를 등질(face away) 수 있으며, 또한 몰딩 컴파운드(108)의 배면측(back-side)으로 지칭될 수 있다. 몰딩 컴파운드(108)는, 예를 들어 에폭시 재료, 폴리우레탄 재료, 또는 2개 또는 그 이상의 에폭시 재료를 포함하는 에폭시 블렌드 중 적어도 하나를 포함할 수 있는 절연 재료를 포함할 수 있다. 예를 들어 몰딩 컴파운드(108)는 에폭시, 폴리이미드, 벤조사이클로부텐(benzocyclobutene)(BCB), 폴리벤족사졸(polybenzoxazole)(PBO), 등을 포함할 수 있다. 몰딩 컴파운드(108)는 실리카 필러, 유리 필러, 또는 유사한 필러와 같은, 필러 입자로 충전될 수 있다.
제1 칩 패키지(102)는 제1 다이(110)를 포함할 수 있으며, 이는 몰딩 컴파운드(108)에 의해 적어도 부분적으로 봉입될 수 있다. 단지 하나의 제1 다이(110)가 예로서 도시되었지만, 그러나 일부 실시예에서는 제1 칩 패키지(102)의 제1 다이(110)의 개수가 하나 이상(예를 들어, 2개, 3개, 4개, 또는 그 이상)일 수 있다. 예를 들어, 제1 칩 패키지(102)가 다수의 제1 다이(110)를 포함하는 실시예에 있어서, 다수의 제1 다이(110) 중 일부는 서로 인접하여 횡방향으로 배치될 수 있으며, 및/또는 다수의 제1 다이(110) 중 일부는 서로의 위에 적층될 수 있다. 이런 실시예에 있어서, 몰딩 컴파운드(108)는 다수의 제1 다이(110)를 적어도 부분적으로 계속 봉입할 수 있다. 제1 다이(110)는 다수의 다이를 포함하는 웨이퍼로부터 싱귤레이트된다. 제1 다이(110)는 하나 또는 그 이상의 용도로 사용될 수 있다. 예를 들어, 실시예에 있어서, 제1 다이(110)는 미세 전자 전기 시스템(micro electro mechanical system)(MEMS), 로직, 메모리, 전력, 아날로그 또는 RF 통신 용도로 사용될 수 있지만, 다른 실시예에 따라 다른 용도로도 가능하다. 예를 들어, 로직 및 메모리 용도에서, 제1 다이(110)는 로직 칩을 포함할 수 있다.
제1 다이(110)는 제1 표면(110a), 및 상기 제1 표면(110a)과는 반대인 제2 표면(110b)을 가질 수 있다. 제1 다이(110)의 제1 표면(110a)은 제1 다이(110)의 능동형 표면일 수 있다. 도 1에 도시된 예에 있어서, 제1 다이(110)의 제1 표면(110a)은 제2 칩 패키지(104)와 대면한다. 그러나 다른 실시예에 있어서, 제1 다이(110)의 제1 표면(110a)은 제2 칩 패키지(104)를 등질 수 있으며, 그 대신에 제1 다이(110)의 제2 표면(110b)이 제2 칩 패키지(104)와 대면할 수 있다.
제1 다이(110)는 제1 표면(110a)에 형성되는 다수의 콘택 패드(110c)를 포함할 수 있다. 도 1의 예에 있어서, 다수의 콘택 패드(110c)는 제1 다이(110)의 제1 표면(110a)과 동일 평면 상에 있는 것으로 도시되어 있다. 그러나 다른 실시예에 있어서, 다수의 콘택 패드(110c)는 제1 다이(110)의 제1 표면(110a)의 위에 배치될 수 있다. 단지 8개의 콘택 패드(110c)가 예로서 도시되어 있지만, 그러나 일부 실시예에 따라 콘택 패드(110c)의 개수는 8개 보다 적을 수 있으며(예를 들어, 1개, 2개, 3개, 4개, 5개, 6개, 또는 7개), 또는 8개 보다 많을 수 있다(예를 들어, 9개, 10개, 또는 그 이상). 다수의 콘택 패드(110c)는 (예를 들어, 구리 또는 그 합금을 포함하는) 전기적으로 도전성인 재료를 포함할 수 있다. 다이의 표면 상에 콘택 패드를 형성하는 방법이 본 기술분야에 알려져 있으며, 간결함을 위해 여기에서는 개시되지 않는다.
제1 다이(110)는 패시베이션층, 유전체층, 및 제1 다이(110)의 제1 표면(110a)에 배치되는 언더 범프 금속화(under bump metallization)(UBM) 층을 포함할 수 있다. 제1 다이(110)의 이들 특징부는 간략화를 위해 도 1에는 도시되지 않는다. 패시베이션층, 유전체층, 및 UBM 층은 예를 들어 제1 표면(110a)의 적어도 일부 및 제1 다이(110)의 다수의 콘택 패드(110c) 위에 배치될 수 있다.
도 1에 도시된 바와 같이, 제1 다이(110)는 몰딩 컴파운드(108) 내에 배치될 수 있다. 예를 들어, 전술한 바와 같이, 몰딩 컴파운드(108)는 제1 다이(110)를 적어도 부분적으로 봉입할 수 있다. 달리 말하면, 몰딩 컴파운드(108)는 제1 다이(110)의 하나 또는 그 이상의 측부나 표면에서 제1 다이(110)를 에워싸거나 또는 둘러쌀 수 있다. 일 예로서, 도 1의 실시예에 있어서, 몰딩 컴파운드(108)는 제1 다이(110)의 제1 측벽(110d) 및 상기 제1 측벽(110d)과는 반대인 제1 다이(110)의 제2 측벽(110e)을 둘러쌀 수 있으며, 또한 이들과 접촉할 수 있다(예를 들어, 물리적으로 직접 접촉할 수 있다).
제1 칩 패키지(102)는 몰딩 컴파운드(108)의 제1 표면(108a)에(예를 들어, 제1 표면 상에 또는 제1 표면 위에) 배치되는 제1 기판(122)을 포함할 수 있다. 상기 제1 기판(122)은 제2 칩 패키지(104)와 대면하는 제1 다이(110)의 표면에(예를 들어 제1 다이의 표면 상에 또는 제1 다이의 표면 위에) 추가로 배치될 수 있으며, 이는 도 1의 예에서 제1 다이(110)의 제1 표면(110a)이다. 제1 기판(122)은 전면측 기판으로서 지칭될 수 있다. 도 1에 도시된 바와 같이, 제1 기판(122)은 제1 다이(110)와 다수의 커넥터(106) 사이에 배치될 수 있다. 또한, 제1 기판(122)은 몰딩 컴파운드(108)[예를 들어, 몰딩 컴파운드(108)의 제1 표면(108a)]와 다수의 제1 커넥터(106) 사이에 배치될 수 있다. 달리 말하면, 제1 기판(122)은 제1 다이(110) 및 몰딩 컴파운드(108)를 덮을 수 있다. 제1 기판(122)은 절연층(122d)(예를 들어, 유전체층) 내에 부분적으로 또는 완전히 배치될 수 있는 도전성 구조물(122r)(예를 들어, RDL 및/또는 UBM)을 포함할 수 있다. 제1 기판(122)의 도전성 구조물(122r)은 제1 다이(110)의 다수의 콘택 패드(110c)에, 그리고 다수의 제1 커넥터(106)에, 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 결과적으로, 제1 기판(122)의 도전성 구조물(122r)은 제1 다이(110)의 다수의 콘택 패드(110c)와 다수의 제1 커넥터(106) 사이의 전기 연결을 재분포 및/또는 재-맵핑(re-map)시킬 수 있다. 상기 도전성 구조물(122r)은 제1 다이(110)의 다수의 콘택 패드(110c)와 유사한 재료를 포함할 수 있다.
제1 칩 패키지(102)는 몰딩 컴파운드(108)의 제2 표면(108b)에 배치되는 제2 기판(124)을 추가로 포함할 수 있다. 제2 기판(124)은 제2 칩 패키지(104)를 등지는 제1 다이(110)의 표면에 또는 제1 다이(110)의 표면 근처에 추가로 배치될 수 있으며, 이는 도 1의 예에서 제1 다이(110)의 제2 표면(110b)이다. 제1 다이(110)는 접착제층(127)에 의해 제2 기판(124)에 부착되거나 또는 고정될 수 있다. 달리 말하면, 상기 접착제층(127)은 도 1에 도시된 바와 같이 제2 기판(124)과 제1 다이(110) 사이에 배치될 수 있다. 접착제층(127)은 글루(glue), 폴리머 재료, 다이 부착 필름(die attach film)(DAF), 등을 포함할 수 있다.
제2 기판(124)은 배면측 기판으로서 지칭될 수 있다. 실시예에 있어서, 제2 기판(124)은 절연층(124d)(예를 들어, 유전체층) 내에 부분적으로 또는 완전히 배치될 수 있는 도전성 구조물(124r)(예를 들어, RDL 및/또는 UBM)을 포함할 수 있다. 도전성 구조물(124r)은 제1 다이(110)의 다수의 콘택 패드(110c)와 유사한 재료를 포함할 수 있다. 그러나 다른 실시예에 있어서, 제2 기판(124)은 반도체 기판을 포함할 수 있다. 상기 반도체 기판은 원소형 반도체(예를 들어, 결정에 실리콘 및/또는 게르마늄을 포함하는), 화합물 반도체(예를 들어, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 또는 인듐 안티몬화물 중 적어도 하나를 포함하는), 합금 반도체(예를 들어, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP 중 적어도 하나를 포함하는), 또는 그 조합물을 포함할 수 있다. 또 다른 예로서, 제2 기판(124)은 FR4 및/또는 비스말레이미드 트리아진(bismaleimide triazine)(BT)을 포함할 수 있다. 이런 예에 있어서, 제2 기판(124)은 스핀 코팅된 유전체 재료 및 BT 및/또는 FR4 코어 상에 구리 포일, 유전체 필름의 라미네이션을 구비한 유기 기판을 포함할 수 있다.
제1 칩 패키지(102)는 상기 제1 칩 패키지(102)의 제1 횡방향 부분(L1)에서 몰딩 컴파운드(108) 내에 배치되는 제1 비아 구조물(112)을 포함할 수 있다. 제1 칩 패키지(102)의 제1 횡방향 부분(L1)은 제1 칩 패키지(102)의 제1 주변 부분일 수 있으며, 또한 제1 다이(110)의 제1 측벽(110d)과 몰딩 컴파운드(108)의 제1 횡방향 범위(M1) 사이에 배치되는 제1 칩 패키지(102)의 영역일 수 있다. 달리 말하면, 제1 비아 구조물(112)은 제1 다이(110)의 제1 측벽(110d)에 횡방향으로 인접하고 그리고 이로부터 이격되는, 몰딩 컴파운드(108)에 배치될 수 있다. 상기 제1 비아 구조물(112)은 몰딩 컴파운드(108)의 제1 표면(108a)과 제2 표면(108b) 사이로 연장할 수 있다. 단지 2개의 제1 비아 구조물(112)이 예로서 도시되었지만, 그러나 일부 실시예에 따라 제1 칩 패키지(102)의 제1 횡방향 부분(L1)에서 제1 비아 구조물(112)의 개수는 2개 보다 적거나(예를 들어, 1개), 또는 2개 보다 많을 수 있다(예를 들어, 3개, 4개, 또는 그 이상). 제1 비아 구조물(112)은 제1 기판(122)의 도전성 구조물(122r)에, 그리고 제2 기판(124)의 도전성 구조물(124r)에, 전기적으로 결합되거나 또는 전기적으로 연결될 수 있으며, 그에 따라 제1 기판(122)과 제2 기판(124)을 서로 연결한다. 상기 제1 비아 구조물(112)은 다수의 콘택 패드(110c)와 유사한 재료를 포함할 수 있다.
제1 칩 패키지(102)는 제1 칩 패키지(102)의 제2 횡방향 부분(L2)에서 몰딩 컴파운드(108) 내에 제2 비아 구조물(114)을 포함할 수 있다. 제1 칩 패키지(102)의 제2 횡방향 부분(L2)은 제1 칩 패키지(102)의 제2 주변 부분일 수 있으며, 또한 제1 다이(110)의 제2 측벽(110e)과 상기 제1 횡방향 범위(M1)와는 반대인 몰딩 컴파운드(108)의 제2 횡방향 범위(M2) 사이에 배치될 수 있는 제1 칩 패키지(102)의 영역일 수 있다. 달리 말하면, 제2 비아 구조물(114)은 제1 다이(110)의 제2 측벽(110e)에 횡방향으로 인접하고 그리고 이로부터 이격되는, 몰딩 컴파운드(108)에 배치될 수 있다. 제2 비아 구조물(114)은 몰딩 컴파운드(108)의 제1 표면(108a)과 제2 표면(108b) 사이로 연장할 수 있다. 단지 2개의 제2 비아 구조물(114)이 예로서 도시되었지만, 그러나 일부 실시예에 따라 제1 칩 패키지(102)의 제2 횡방향 부분(L2)에서 제2 비아 구조물(114)의 개수는 2개 보다 적거나(예를 들어, 1개), 또는 2개 보다 많을 수 있다(예를 들어, 3개, 4개, 또는 그 이상). 제2 비아 구조물(114)은 제1 기판(122)의 도전성 구조물(122r)에, 그리고 제2 기판(124)의 도전성 구조물(124r)에, 전기적으로 결합되거나 또는 전기적으로 연결될 수 있으며, 그에 따라서 제1 기판(122)과 제2 기판(124)을 서로 연결한다. 상기 제2 비아 구조물(114)은 다수의 콘택 패드(110c)와 유사한 재료를 포함할 수 있다.
제1 칩 패키지(102)는 제1 다이(110)를 등지는 제2 기판(124)의 측부 또는 표면에 배치되는, 다수의 제2 커넥터(126)를 포함할 수 있다. 상기 다수의 제2 커넥터(126)는 제2 기판(124)의 도전성 구조물(1024r)에 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 다수의 제2 커넥터(126)는 패키지(100)를 고객의 보드, 인쇄회로기판, 또는 예를 들어 최종 사용자의 용도로 사용될 수 있는 인터포저 보드에 연결하는데 사용될 수 있다. 단지 5개의 커넥터(126)가 예로서 도시되었지만, 그러나 일부 실시예에 따라 커넥터(126)의 개수는 5개 보다 적거나(예를 들어, 1개, 2개, 3개, 또는 4개), 또는 5개 보다 많을 수 있다(예를 들어, 6개, 7개, 또는 그 이상). 도 1에 도시된 예에 있어서, 다수의 제2 커넥터(126)의 각각은 구형 형상(예를 들어, 볼)을 갖는다. 그러나 다른 실시예에 있어서, 다수의 제2 커넥터(126)는 다른 형상, 예를 들어 필러, 포스트, 범프, 또는 캡을 가질 수 있다. 실시예에 있어서, 다수의 제2 커넥터(126)는 볼 그리드 어레이(BGA)를 포함할 수 있다. 이런 실시예에 있어서, 다수의 제2 커넥터(126)는 배면측 BGA 로서 지칭될 수 있다. 상기 다수의 제2 커넥터(126)는 다수의 제1 커넥터(106)와 유사한 재료를 포함할 수 있다.
전술한 전기적 결합 또는 전기적 연결의 결과로서, 다수의 제1 커넥터(106)는 제1 기판(122)의 도전성 구조물(122r) 및 다수의 콘택 패드(110c)를 통해 제1 다이(110)에 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 달리 말하면, 다수의 제1 커넥터(106)와 제1 다이(110) 사이의 전기 경로는, 제1 기판(122)의 도전성 구조물(122r) 및 다수의 콘택 패드(110c)를 포함할 수 있다. 또한, 다수의 제1 커넥터(106)는 제1 기판(122)의 도전성 구조물(122r), 제1 및 제2 비아 구조물(112, 114), 및 제2 기판(124)의 도전성 구조물(124r)을 통해, 다수의 제2 커넥터(126)에 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 달리 말하면, 다수의 제1 커넥터(106)와 다수의 제2 커넥터(126) 사이의 전기 경로는 제1 기판(122)의 도전성 구조물(122r), 제1 및 제2 비아 구조물(112, 114), 및 제2 기판(124)의 도전성 구조물(124r)을 포함할 수 있다. 더욱이, 제1 다이(110)는 다수의 콘택 패드(110c), 제1 기판(122)의 도전성 구조물(122r), 제1 및 제2 비아 구조물(112, 114), 및 제2 기판(124)의 도전성 구조물(124r)을 통해, 다수의 제2 커넥터(126)에 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 달리 말하면, 제1 다이(110)와 다수의 제2 커넥터(126) 사이의 전기 경로는 다수의 콘택 패드(110c), 제1 기판(122)의 도전성 구조물(122r), 제1 및 제2 비아 구조물(112, 114), 및 제2 기판(124)의 도전성 구조물(124r)을 포함할 수 있다.
패키지(100)는 제2 칩 패키지(104)를 포함할 수 있으며, 이는 제1 칩 패키지(102) 위에 배치될 수 있다. 상기 제2 칩 패키지(104)는 적어도 하나의 제3 다이(134)를 포함할 수 있다. 단지 2개의 다이(134)가 예로서 도시되었지만, 그러나 다이(134)의 개수는 일부 실시예에 따라 2개 보다 적을 수 있거나(예를 들어, 1개), 또는 2개 보다 많을 수 있다(예를 들어, 3개, 4개, 5개, 또는 그 이상). 적어도 하나의 제3 다이(134)는 다수의 다이를 포함하는 웨이퍼로부터 싱귤레이트될 수 있는 다이일 수 있다. 상기 적어도 하나의 제3 다이(134)는 하나 또는 그 이상의 용도로 사용될 수 있다. 예를 들어, 실시예에 있어서, 적어도 하나의 제3 다이(134)는 미세 전자 전기 시스템(MEMS), 로직, 메모리, 아날로그, 전력 또는 RF 통신 용도로 사용될 수 있지만, 다른 실시예에 따라 다른 용도로도 가능하다. 예를 들어, 로직 및 메모리 용도에 있어서, 적어도 하나의 제3 다이(134)는 메모리 칩을 포함할 수 있으며, 그 예는 다이나믹 랜덤 억세스 메모리 칩, 와이드 I/O DRAM 칩, 플래시 메모리 칩, 저전력 이중 데이터 비율(low power double data rate)(LPDDR) 칩과 플레시 메모리 칩의 (예를 들어, 조합물의) 하이브리드, LPDDR 메모리 3/4 다이, 등을 포함한다. 이런 실시예의 예에 있어서, 제2 칩 패키지(104)는 LPDDR 3/4 패키지, 와이드 I/O 칩, 또는 와이드 I/O 칩 패키지일 수 있다. 다른 예로서, 적어도 하나의 제3 다이(134)는 예를 들어 제1 칩 패키지(102)에 RF 연결성(connectivity)을 제공할 수 있는 다이일 수 있다.
제2 칩 패키지(104)는 절연층(138d)(예를 들어, 유전체층) 내에 부분적으로 또는 완전히 배치될 수 있는 도전성 구조물(138r)(예를 들어, RDL 및/또는 UBM)을 포함하는 제3 기판(138)을 포함할 수 있다. 상기 적어도 하나의 제3 다이(134)는 봉입재(encapsulant)(136)로 봉입될 수 있으며, 또한 다수의 제3 커넥터(140)에 의해 제3 기판(138)의 도전성 구조물(138r)에 전기적으로 연결되거나 또는 전기적으로 결합될 수 있다. 상기 봉입재(136)는 몰딩 컴파운드(108)와 유사한 재료를 포함할 수 있다. 도 1에 도시된 실시예에 있어서, 다수의 제3 커넥터(140)는 적어도 하나의 제3 다이(134)를 제3 기판(138)의 도전성 구조물(138r)에 전기적으로 연결하는, 와이어본딩 연결부일 수 있다. 그러나 다른 실시예에 있어서, 상기 다수의 제3 커넥터(140)는 다른 타입의 커넥터(예를 들어, 플립칩 범프, RDL, 비아 구조물, 등)일 수 있다.
전술한 전기적 결합 및 전기적 연결의 결과로서, 적어도 하나의 제3 다이(134)는 다수의 제3 커넥터(140) 및 상기 제3 기판(138)의 도전성 구조물(138r)을 통해 다수의 제1 커넥터(106)에 전기적으로 결합되거나 또는 전기적으로 연결될 수 있다. 달리 말하면, 적어도 하나의 제3 다이(134)와 다수의 제1 커넥터(106) 사이의 전기 경로는, 다수의 제3 커넥터(140) 및 상기 제3 기판(138)의 도전성 구조물(138r)을 포함할 수 있다.
도 1에 도시된 실시예에 있어서, 몰딩 컴파운드(108)의 제1 표면(108a)은 실질적으로 제1 다이(110)의 제1 표면(110a)과 동일 평면 상에 있다. 그러나 도 2는 몰딩 컴파운드(108)가 제1 다이(110)의 제1 표면(110a)의 적어도 일부를 덮는, 다른 실시예의 패키지(100)를 도시하고 있다. 결과적으로, 도 2에 도시된 실시예에 있어서, 제1 다이(110)는 제1 다이(110)의 제1 표면(110a) 상의 몰딩 컴파운드(108)에 의해, 또한 제1 다이(110)의 제1 및 제2 측벽(110d, 110e)에서의 몰딩 컴파운드(108)에 의해, 봉입될 수 있다. 도 2에 도시된 이 장치는 도 1에 도시된 장치에 비해 제1 다이(110)에 더 많은 보호(예를 들어, 물리적 보호)를 제공할 수 있다. 도 2의 실시예에 있어서, 제1 다이(110)의 다수의 콘택 패드(110c)는 다수의 제4 커넥터(202)에 의해 제1 기판(122)의 도전성 구조물(122r)에 전기적으로 연결되거나 또는 전기적으로 결합될 수 있으며, 이는 제1 다이(110)의 제1 표면(110a)과 제1 기판(122) 사이에서 몰딩 컴파운드(108)에 배치될 수 있다. 다수의 제4 커넥터(202)의 각각이 도 2의 예에서 비아(예를 들어, 관통-몰딩 비아)로서 도시되었더라도, 다수의 제4 커넥터(202)는 대안적으로 또는 추가적으로 다른 타입의 커넥터(예를 들어, 범프, RDL, 등)를 포함할 수 있다.
도 1 및 2에 도시된 실시예에 있어서, 패키지(100)는 제1 칩 패키지(102) 위에 배치되는(예를 들어, 위에 적층되는) 하나의 제2 칩 패키지(104)를 포함한다. 그러나 다른 실시예에서는 상기 제1 칩 패키지(102) 위에 배치될 수 있는(예를 들어, 위에 적층될 수 있는) 다수의 제2 칩 패키지(104)일 수 있다. 일 예로서, 상기 패키지(100)는 서로의 위에 적층되고 또한 상기 제1 칩 패키지(102) 위에 추가로 배치되는(예를 들어, 위에 적층되는) 다수의 제2 칩 패키지(104)를 포함할 수 있다.
도 1 및 2에 도시된 바와 같이, 패키지(100)는 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이에 배치되는 스탠드오프 갭(standoff gap)(SG)을 가질 수 있다. 달리 말하면, 제1 칩 패키지(102) 및 제2 칩 패키지(104)는 도 1 및 2에 스탠드오프 갭(SG)으로서 도시된 거리에 의해 서로 분리될 수 있다. 일 예로서, 제2 칩 패키지(104)와 대면하는 제1 기판(122)의 표면 및 제1 칩 패키지(102)와 대면하는 제3 기판(138)의 표면은, 스탠드오프 갭(SG)에 의해 분리될 수 있다. 실시예에 있어서, 상기 스탠드오프 갭(SG)은 약 100 마이크로미터 내지 약 300 마이크로미터 사이의 범위(예를 들어, 약 200 마이크로미터)일 수 있다. 도 1 및 2의 예에 도시된 바와 같이, 다수의 제1 커넥터(106)가 상기 스탠드오프 갭(SG) 내에 배치될 수 있다.
도 1 및 2에는 스탠드오프 갭(SG)으로 배치된 에어갭(G)이 도시되어 있다. 도 1 및 2의 실시예에 있어서, 에어갭(G)은 제1 칩 패키지(102)와 상기 다수의 제1 커넥터(106)가 없는 제2 칩 패키지(104) 사이의 영역일 수 있다. 일부 실시예에 따라, 패키지(100)는 에어갭(G) 내에 배치되고 또한 제1 기판(122)의 도전성 구조물(122r)에 전기적으로 연결되는, 칩(도 1 및 2에는 도시되지 않음)을 포함할 수 있다. 결과적으로, 일부 실시예에 따라, 스탠드오프 갭(SG)은 에어갭(G)에 칩을 수용할 수 있다. 패키지(100)의 일부 실시예에서는 스탠드오프 갭(SG)에 배치되는 에어갭(G)이 있을 수 없음을 추가로 인식해야 한다. 이런 실시예에 있어서, 전체 스탠드오프 갭(SG)은 다수의 제1 커넥터(106)에 의해 위치될 수 있다.
패키지(100)는 추가적인 공정 단계에 노출될 수 있다. 예를 들어, 패키지(100)는 다수의 제2 커넥터(126)를 통해, 예를 들어 리플로우 공정 또는 열-압축 본딩 공정에 의해, 고객 보드에 부착되거나 또는 이에 전기적으로 연결될 수 있다. 그러나 이들 추가적인 공정 단계는 패키지(100) 상에 또는 그 특징부 상에 열적 및/또는 기계적 응력을 발휘할 수 있다. 일 예로서, 패키지(100)의 다수의 제1 커넥터(106)는 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이에 기계적 및 전기적 결합을 제공할 수 있다. 그러나 추가적인 공정 단계가 패키지(100) 상에 수행될 때, 다수의 제1 커넥터(106)가 열적 및/또는 기계적 응력에 노출될 수 있으며, 그에 따라 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이의 결합에 악영향을 끼친다. 결과적으로, 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이의 결합의 강도를 개선하거나 및/또는 이들 추가적인 공정 단계를 수행하기 전에 열적 및/또는 기계적 응력으로부터 다수의 제1 커넥터(106)를 보호하는 것이 바람직할 수 있다. 이것은, 패키지(100) 상에 추가적인 공정 단계를 수행하기 전에, 다수의 제1 커넥터(106)의 일부 또는 전부를 봉입할 수 있는 언더필(underfill)로 스탠드오프 갭(SG)을 적어도 부분적으로 충전함으로써 실시될 수 있다. 달리 말하면, 상기 언더필은 부품-레벨로 스탠드오프 갭(SG)에서 수행될 수 있으며, 그 후 추가적인 공정 단계가 패키지(100) 상에 수행될 수 있다.
그러나 도 1 및 2에 도시된 바와 같이 그리고 전술한 바와 같이, 스탠드오프 갭(SG)은 협소할 수 있으며(예를 들어, 약 200 마이크로미터), 제1 칩 패키지(102) 및 제2 칩 패키지(104)의 폭은 실질적으로 동일할 수 있다. 결과적으로, 패키지(100)의 다른 특징부가 분배되는 언더필로부터 실질적으로 자유로울 것을 보장할 동안, 스탠드오프 갭(SG)에서 언더필을 분배하는 것이 어려울 수 있다. 예를 들어, 스탠드오프 갭(SG)에서 언더필의 분배 시, 다수의 제2 커넥터(126)의 표면 및/또는 몰딩 컴파운드(108)의 제1 및 제2 횡방향 범위(M1, M2)의 표면이 부주의하게 언더필로 덮이거나 또는 언더필로 오염될 수 있다. 이는 패키지(100)의 이들 표면으로부터 언더필을 제거하기 위해 수행될 필요가 있을 수 있는 추가적인 공정 단계로 이어질 수 있다. 결과적으로, 패키지(100)의 다른 특징부가 실질적으로 스탠드오프 갭(SG)에 형성되는 언더필로부터 자유로운 것을 보장할 동안, 다수의 제1 커넥터(106)를 적어도 부분적으로 봉입하여 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이의 결합 강도를 개선시키기 위해, 또한 열적 및/또는 기계적 응력으로부터 다수의 제1 커넥터(106)를 보호하기 위해, 부품-레벨로 스탠드오프 갭(SG)에 언더필을 형성하는 방법을 제공하는 것이 필요할 수 있다.
도 3a 내지 3c는 하나 또는 그 이상의 실시예에 따른 가동형 지지 구조물(300)의 횡단면도를 도시하고 있다. 가동형 지지 구조물(300)은 패키지(100)의 다른 특징부가 실질적으로 언더필로부터 자유로운 것을 보장하고, 그에 따라 패키지(100) 상에 추가적인 공정 단계를 수행하기 전에 다수의 제1 커넥터(106)를 적어도 부분적으로 봉입할 동안, 부품-레벨로 스탠드오프 갭(SG)에 언더필을 형성하기 위해 언더필 분배기와 협력하여 사용될 수 있다. 일 예로서, 패키지(100)는 가동형 지지 구조물(300)의 표면에 부착될 수 있으며, 그에 부착되는 패키지를 갖는 가동형 지지 구조물(300)이 표면이 경사질 수 있다. 그 후, 언더필이 스탠드오프 갭(SG) 내로 (예를 들어 직접적으로) 분배되거나, 분사되거나, 또는 배출될 수 있다. 달리 말하면, 패키지(100)는 가동형 지지 구조물(300)에 부착되고, 그리고 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이의 공간으로 언더필이 효과적으로 분배되도록 이동되며, 그에 따라 다수의 제1 커넥터(106)를 적어도 부분적으로 봉입하는 스탠드오프 갭(SG)을 충전하며, 그리고 패키지(100)의 다른 특징부가 실질적으로 언더필로부터 자유로운 것을 보장한다. 이들 단계는 도 4a 내지 4d에 도시된 공정 흐름에 더욱 상세히 개시되어 있다.
도 3a에 도시된 바와 같이, 가동형 지지 구조물(300)은 베이스(300b), 및 상기 베이스(300b)에 피봇 가능하게 연결되는 스테이지(300s)를 포함할 수 있다. 상기 베이스(300b)는 제1 부분(300b1), 및 상기 제1 부분(300b1)에 부착되는 제2 부분(300b2)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 베이스(300b)의 제2 부분(300b2)은 베이스(300b)의 제1 부분(300b1)으로부터 스테이지(300s)로 연장할 수 있다. 다른 방법으로 설명하면, 베이스(300b)의 제2 부분(300b2)은 베이스(300b)의 제1 부분(300b1)으로부터 연장하며 그리고 가동형 지지 구조물(300)의 스테이지(300s)에 피봇 가능하게 연결되는 아암이다. 베이스(300b)의 제2 부분(300b2)은 연장 가능하며(예를 들어, 연장 가능한 아암이며), 또한 하나 또는 그 이상의 세그먼트를 포함할 수 있다. 예를 들어, 도 3a에 도시된 바와 같이, 베이스(300b)의 제2 부분(300b2)은 베이스(300b)의 제1 부분(300b)에 근접한 제1 세그먼트(302), 및 상기 스테이지(300s)에 근접한 제2 세그먼트(304)를 포함할 수 있다.
가동형 지지 구조물(300)은 베이스(300b)와 스테이지(300s)를 서로 연결하는(예를 들어, 피봇 가능하게 연결하는) 제1 피봇(300p1)을 포함할 수 있다. 예를 들어, 도 3a의 실시예에 있어서, 제1 피봇(300p1)은 베이스(300b)의 제2 부분(300b2)과 스테이지(300s)를 서로 연결한다. 도 3a의 예에 있어서, 제1 피봇(300p1)은 베이스(300b)의 제2 부분(300b2)의 제2 세그먼트(304)에 배치된다. 가동형 지지 구조물(300)은 제1 피봇(300p1)의 아래에 배치되는 제2 피봇(300p2)을 추가로 포함할 수 있다. 예를 들어, 상기 제2 피봇(300p2)은 베이스(300b)의 제2 부분(300b2)의 제1 세그먼트(302)에 배치될 수 있다. 제2 피봇(300p2)은 가동형 지지 구조물(300)의 요소일 수 있으며, 그에 대해 스테이지(300s)와 베이스(300b)의 제2 부분(300b2)의 제2 세그먼트(304)가 피봇 가능하게 회전한다. 가동형 지지 구조물(300)의 이 특징부가 도 3c에 더욱 상세히 도시되어 있다.
가동형 지지 구조물(300)의 스테이지(300s)는 패키지(100)가 나중에 그 위에 위치되는 표면(300a)을 가질 수 있다. 스테이지(300s)의 표면(300a)은 가동형 지지 구조물(300)의 베이스(300b)를 등질 수 있다. 가동형 지지 구조물(300)은 도 3a의 예에 도시된 바와 같이 스테이지(300s) 내에 형성되는 진공 채널(300v)[예를 들어, 하나 또는 그 이상의 진공 채널(300v)]을 포함할 수 있다. 진공 채널(300v)은 패키지(100)를 가동형 지지 구조물(300)에[예를 들어, 스테이지(300s)의 표면(300a)에] 고정하는데 사용될 수 있다. 예를 들어, 진공 채널(300v)은 스테이지(300s)의 표면(300a)에 개구를 가질 수 있으며, 상기 패키지(100)는 표면(300a)에서 생성되는 흡입력에 의해 스테이지(300s)의 표면(300a) 상에서 제 위치에 보유될 수 있다. 상기 흡입력은 예를 들어 진공 채널(300v)의 공기를 배기시키는 펌프(도 3a에는 도시되지 않음)를 사용하여, 진공 채널(300v)에 낮은 압력이나 진공을 인가함으로써 생성될 수 있다.
가동형 지지 구조물(300)은 가열 요소(300h)를 포함할 수 있으며, 이는 가동형 지지 구조물(300)의 스테이지(300s)에(예를 들어, 스테이지 내에) 배치될 수 있다. 상기 가열 요소(300h)는, 패키지(100)가 스테이지(300s)의 표면(300a)에 부착되어 있을 동안, 예를 들어 나중에 스탠드오프 갭(SG)에 분배되는 언더필을 가열하도록 적응될 수 있다(예를 들어, 설계 및 구성될 수 있다).
도 3a에 도시된 바와 같이, 가동형 지지 구조물(300)은 스테이지(300s)의 표면(300a) 상에 배치되는 다수의 스토퍼(300sp1, 300sp2)를 포함할 수 있다. 상기 다수의 스토퍼(300sp1, 300sp2)는 패키지(100)를 제 위치에 보유하기 위해 가동형 지지 구조물(300)의 진공 채널(300v)과 협력하여 일을 할 수 있다. 그러나 가동형 지지 구조물(300)의 다른 실시예는 다수의 스토퍼(300sp1, 300sp2)를 포함하지 않을 수 있으며, 또한 진공 채널(300v) 자체가 패키지(100)를 제 위치에 보유하기에 충분할 수 있음을 인식해야 한다. 도 3a에 도시된 실시예에서는 단지 2개의 스토퍼만 도시되었지만, 그러나 일부 실시예에 따라 스토퍼의 개수는 2개 보다 적을 수 있고(예를 들어, 1개 또는 없음), 또는 2개 보다 많을 수 있다(예를 들어, 3개, 4개, 5개, 또는 그 이상). 도 3a의 예에 있어서, 가동형 지지 구조물(300)의 다수의 스토퍼(300sp1, 300sp2)는 스테이지(300s)의 제1 횡방향 부분(300d1)에 배치되는 제1 스토퍼(300sp1), 및 상기 제1 횡방향 부분(300d1)과는 반대인 스테이지(300s)의 제2 횡방향 부분(300d2)에 배치되는 제2 스토퍼(300sp2)를 포함할 수 있다. 스테이지의 제1 및 제2 횡방향 부분(300d1, 300d2)은 최외측 진공 채널(300v)과 스테이지(300s)의 엣지 사이에서 스테이지(300s)의 영역일 수 있다.
도 3b에 도시된 바와 같이, 가동형 지지 구조물(300)의 스테이지(300s)는 예를 들어 베이스(300b)의 제2 부분(300b2)을 연장시킴으로써 융기될 수 있다. 예를 들어, 도 3b에 도시된 실시예에 있어서, 베이스(300b)의 제2 부분(300b2)의 제1 세그먼트(302)가 연장되고, 그에 따라 가동형 지지 구조물(300)의 스테이지(300s)를 융기시킨다. 이는 모터(예를 들어, 스테퍼 모터)에 의해 또는 공압식으로 실시될 수 있다. 가동형 지지 구조물(300)의 스테이지(300s)를 융기시킴으로써, 베이스(300b)의 제1 부분(300b1)과 스테이지(300s) 사이의 간극이 제공될 수 있으며, 따라서 스테이지(300s)를 경사지게 한다. 가동형 지지 구조물(300)의 일부 실시예에 있어서, 스테이지(300s)를 경사시키기 위해, 베이스(300b)의 제2 부분(300b2)의 길이는 베이스(300b)의 제1 부분(300b1)과 스테이지(300s) 사이에 충분한 간극을 이미 제공할 정도로 충분히 클 수 있음을 인식해야 한다. 이런 실시예에서는 가동형 지지 구조물(300)의 스테이지(300s)를 융기시킬 필요가 없을 수 있다.
도 3c에 도시된 바와 같이, 스테이지(300s)와 베이스(300b)의 제2 부분(300b2)의 제2 세그먼트(304)는 제2 피봇(300p2)에 대해 회전될 수 있다. 결과적으로, 스테이지(300s)의 표면(300a)은 경사지거나 또는 기울어질 수 있다. 스테이지(300s)와 수평 축선(A-B) 사이의 경사각(β)은 약 -90 도[예를 들어, 스테이지(300s)의 제2 횡방향 부분(300d2)이 제1 횡방향 부분(300d1) 보다 높이 경사졌을 때] 내지 약 90 도[예를 들어, 스테이지(300s)의 제1 횡방향 부분(300d1)이 제2 횡방향 부분(300d2) 보다 높이 경사졌을 때] 범위에 있을 수 있지만, 다른 실시예에 따라 다른 각도 또한 가능할 수 있다. 상기 경사각(β)은 예를 들어 모터(예를 들어, 스테퍼 모터)에 의해 기계적으로 제어될 수 있다. 예를 들어, 모터(도 3c에는 도시되지 않음)가 제2 피봇(300p2)에 기계적으로 연결될 수 있으며, 상기 모터는 스테이지(300s) 및 제1 피봇(300p1)을 제2 피봇(300p2)에 대해 경사시킬 수 있다.
도 4a 내지 4d는 하나 또는 그 이상의 실시예에 따라 패키지(100)의 스탠드오프 갭(SG)에 언더필을 형성하는 일부 단계를 도시한 공정 흐름을 도시하고 있다. 도 4a 내지 4d에 도시된 공정 흐름이 도 1에 도시된 패키지(100)의 스탠드오프 갭(SG)에 언더필을 형성하는 단계를 도시하고 있더라도, 상기 공정 흐름은 도 1 및 2에 도시된 패키지의 변형예뿐만 아니라 도 2에 도시된 패키지(100)에도 유사하게 적용될 수 있음을 인식해야 한다.
도 4a에 도시된 바와 같이, 패키지(100)는 스테이지(300s)의 표면(300a) 위에 배치될 수 있다. 예를 들어, 패키지(100)는 스테이지(300s)의 표면(300a) 상에 위치될 수 있다. 도 4a에 도시된 예에 있어서, 패키지(100)는 표면(300a) 상에 위치될 수 있지만, 상기 표면(300a)은 실질적으로 수평이거나 또는 평탄하다[예를 들어, 경사각(β)이 실질적으로 제로이다]. 그러나 다른 실시예에 있어서, 패키지(100)가 표면(300a) 상에 위치될 수 있는 반면에, 상기 표면(300a)이 미세하게 경사져 있다[예를 들어, 약 -10 도 내지 약 10 도 범위의 경사각(β)을 갖는다].
도 4a에 도시된 바와 같이, 패키지(100)의 제2 칩 패키지(104)는 가동형 지지 구조물(300)의 스테이지(30s)와 제1 칩 패키지(102) 사이에 배치될 수 있다. 달리 말하면, 제1 칩 패키지(102)를 등지는 제2 칩 패키지(104)의 표면은 스테이지(300s)의 표면(300a)과 대면할 수 있고 그리고 이와 접촉할 수 있다(예를 들어, 물리적으로 이와 직접 접촉할 수 있다). 이는 제2 칩 패키지(104)를 등지는 제2 기판(124)의 표면에 형성되는 다수의 제2 커넥터(126)의 결과일 수 있으며, 따라서 스테이지(300s)와 제2 칩 패키지(104) 사이에 배치될 제1 칩 패키지(102)를 가질 가능성을 배제한다. 그러나 패키지(100)가 다수의 제2 커넥터(126)를 갖지 않는 다른 실시예에 있어서, 패키지(100)의 제1 칩 패키지(102)가 가동형 지지 구조물(300)의 스테이지(300s)와 제2 칩 패키지(104) 사이에 배치되도록, 패키지(100)는 스테이지(300s)의 표면(300a) 상에 위치될 수 있다.
도 4a에 도시된 바와 같이, 제1 스토퍼(300sp1) 및 제2 스토퍼(300sp2)는 제2 칩 패키지(104)의 양 측부 중 어느 한 측부에 [예를 들어, 제2 칩 패키지(104)의 봉입재(136)의 반대편 측벽에] 배치될 수 있다. 달리 말하면, 패키지(100)는 제1 스토퍼(300sp1)와 제2 스토퍼(300sp2) 사이에 배치될 수 있다. 실시예에 있어서, 제1 스토퍼(300sp1) 및/또는 제2 스토퍼(300sp2)는 제2 칩 패키지(104)의 하나 또는 그 이상의 측부와[예를 들어, 제2 칩 패키지(104)의 봉입재(136)의 하나 또는 그 이상의 측벽과] 접촉할 수 있다(예를 들어, 물리적으로 직접 접촉할 수 있다). 전술한 바와 같이, 패키지(100)는 표면(300a)에 생성된 흡입력에 의해 스테이지(300s)의 표면(300a) 상에서 제 위치에 보유될 수 있다. 도 4a의 실시예에 있어서, 제1 스토퍼(300sp1) 및/또는 제2 스토퍼(300sp2)는 패키지(100)를 제 위치에 보유하는 것을 도울 수도 있다.
도 4b에 도시된 바와 같이, 가동형 지지 구조물(300)의 스테이지(300s)는 도 3b에서 전술한 바와 같이 예를 들어 베이스(300b)의 제2 부분(300b2)의 제1 세그먼트(302)를 연장시킴으로써 융기될 수 있다. 그러나 일부 실시예에 있어서 베이스(300b)의 제2 부분(300b2)의 길이는 스테이지(300s)를 경사시키기 위해 베이스(300b)의 제1 부분(300b1)과 스테이지(300s) 사이에 이미 충분한 간극을 제공하기에 충분히 클 수 있음을 다시 한번 인식해야 한다. 이런 실시예에서는 가동형 지지 구조물(300)의 스테이지(300s)를 융기시킬 필요가 없을 수 있다.
도 4c에 도시된 바와 같이, 스테이지(300s)는 경사질 수 있다. 도 4c에 도시된 예에 있어서, 그에 부착되는 패키지(100)를 갖는 스테이지(300s)는 실질적으로 90 도로 경사질 수 있다[예를 들어, 경사각(β)이 실질적으로 90 도와 동일할 수 있다]. 그러나 다른 실시예에 있어서, 스테이지(300s)는 약 15 도 내지 약 90 도 범위로[예를 들어, 약 75 도 내지 약 90 도의 범위로] 또는 약 -15 도 내지 약 -90 도 범위로[예를 들어, 약 -75 도 내지 약 -90 도의 범위로] 경사각(β)을 갖도록 경사질 수 있다.
도 4c에 도시된 바와 같이, 분배기 헤드(402)는 스탠드오프 갭(SG) 위에(예를 들어, 실질적으로 수직 위로) 위치될 수 있다. 언더필(404)은 다수의 제1 커넥터(106) 위에서(예를 들어, 바로 위에서) 분배기 헤드(402)로부터 분배되거나, 분사되거나, 또는 배출될 수 있다. 달리 말하면, 언더필(404)은 스탠드오프 갭(SG) 내로(예를 들어, 직접 내로) 분배되거나, 분사되거나, 또는 배출될 수 있다. 언더필(404)은 복수의(예를 들어, 2개 또는 그 이상의) 분배 통로로 분배될 수 있다. 이어서 언더필(404)은, 중력의 영향 하에, 스탠드오프 갭(SG)을 통해 패키지(100)의 제1 측부(S1)로부터 상기 제1 측부(S1)와는 반대인 패키지(100)의 제2 측부(S2)로 흐를 수 있다. 도 4c에 도시된 바와 같이, 패키지(100)의 제1 측부(S1)는 스테이지(300s)의 경사진 표면(300a) 상에서 패키지(100)의 제2 측부(S2) 보다 높이 배치될 수 있다. 스탠드오프 갭(SG)을 통해 흐를 시, 언더필(404)은 하나 또는 그 이상의 다수의 제1 커넥터(106)를 적어도 부분적으로 봉입할 수 있다. 또한, 가열 요소(300h)는 언더필이 스탠드오프 갭(SG)을 통해 흐를 때 언더필(404)을 가열하는데 사용될 수 있다. 도 4c에 도시된 예에 있어서, 언더필(404)은, 언더필이 패키지(100)의 제2 측부(S2)에 도달할 때까지, 패키지(100)의 제1 측부(S1)로부터 흐르는 것이 허용될 수 있다. 언더필(404)이 스탠드오프 갭(SG)을 충전하도록 충분히 흐른 후, 패키지(100)가 가동형 지지 구조물(300)로부터 제거될 수 있으며, 결과적인 패키지(100)는 도 4d에 도시된 패키지(100)와 유사할 수 있다. 언더필(404)은 몰딩 컴파운드(108)와 유사한 재료를 포함할 수 있다.
도 4a 내지 4d에 도시된 공정 흐름에 의해 제공된 이점은, [예를 들어, 패키지(100) 상에 수행될 수 있는 추가적인 공정 단계 전에] 부품-레벨로 스탠드오프 갭(SG)에 언더필(404)을 형성하는 방법을 포함한다는 점이다. 언더 필(404)은 다수의 제1 커넥터(106)를 적어도 부분적으로 봉입하므로, 따라서 제1 칩 패키지(102)와 제2 칩 패키지(104) 사이의 결합 강도를 개선시키고 또한 열적 및/또는 기계적 응력으로부터 다수의 제1 커넥터(106)를 보호하는 반면에, 패키지(100)의 다른 특징부가 실질적으로 스탠드오프 갭(SG)에 형성되는 언더필로부터 자유로운 것을 보장한다.
도 4a 내지 도 4d에 개시된 공정 흐름에 있어서, 일단 가동형 지지 구조물(300)의 스테이지(300s)가 피봇 가능하게 경사지면[예를 들어, 패키지(100)를 스테이지(300s)에 부착한 후], 언더필(404)이 분배되고 또한 상기 언더필(404)이 스탠드오프 갭(SG)을 충전하도록 흐를 동안에, 스테이지(300s)는 제 위치로 유지된다. 달리 말하면, 경사각(β)은 언더필(404)의 분배 및 유동 중에는 변하지 않는다. 그러나 다른 실시예에 있어서, 언더필(404)이 분배되고 및/또는 언더필(404)이 스탠드오프 갭(SG)을 충전하도록 흐를 동안에, 가동형 지지 구조물(300)의 스테이지(300s)는 피봇 가능하게 경사질 수 있다. 이런 실시예에 있어서, 경사각(β)은 언더필(404)의 분배 및/또는 유동 중에는 변하지 않을 수 있다. 경사각(β)을 이런 방식으로 변화시키면, 예를 들어 경사각(β)이 언더필(404)의 분배 및/또는 유동 중에 증가되는 실시예에서, 스탠드오프 갭(SG)을 통해 언더필(404)의 흐름을 강화시킬 수 있다. 또한, 경사각(β)을 이런 방식으로 변화시키면, 예를 들어 경사각(β)이 스탠드오프 갭(SG)을 통해 흐를 동안 감소되는 실시예에서, 패키지(100)의 스탠드오프 갭(SG)을 지나 언더필(404)의 오버플로우 또는 누설을 방지할 수 있다.
도 4d에 도시된 바와 같이, 언더필(404)은 스탠드오프 갭(SG)을 완전히 충전시킬 수 있다. 이렇게 하면, 다수의 제1 커넥터(106)가 언더필(404)에 의해 봉입되고, 에어갭(G)이 언더필(404)로 충전된다. 그러나 일부 실시예에서(도 4e의 예에서처럼), 스탠드오프 갭(SG)의 중간 영역[예를 들어, 에어갭(G)을 갖는 스탠드오프 갭(SG)의 영역]이 언더필(404)로부터 자유로울 수 있으며, 상기 언더필(404)이 다수의 제1 커넥터(106) 중 일부를 봉입할 수 있다. 도 5a 및 5b는 도 4e에 도시된 패키지(100)를 형성하는 방법을 도시한 공정 흐름을 도시하고 있다.
도 5a에 도시된 바와 같이, 분배기 헤드(402)는 스탠드오프 갭(SG) 위에 위치될 수 있고, 언더필(404)은 패키지(100)의 제1 측부(S1)에 근접한 다수의 제1 커넥터(106) 위에서(예를 들어, 바로 위에서) 분배기 헤드(402)로부터 분배되거나, 또는 분사되거나, 또는 배출될 수 있다. 언더필(404)은, 중력의 영향 하에, 스탠드오프 갭(SG)을 통해 패키지(100)의 제1 측부(S1)로부터 상기 제1 측부(S1)와는 반대인 패키지(100)의 제2 측부(S2)로 흐를 수 있다. 그러나 도 5a의 실시예에 있어서, 언더필(404)은 에어갭(G) 내로 흐르는 것이 방지된다. 예를 들어, 언더필(404)은 스탠드오프 갭(SG)을 통해 흐르며, 그리고 패키지(100)의 제1 측부(S1)에 근접한 다수의 제1 커넥터(106) 중 일부를 봉입하며, 그 후 가동형 지지 구조물(300)의 스테이지(300s)는 패키지(100)의 제1 측부(S1)가 스테이지(300s)의 표면(300a) 상에서 패키지(100)의 제2 측부(S2) 보다 낮게 배치되도록, 피봇 가능하게 회전된다. 이런 장치가 도 5b에 도시되어 있다. 도 5b의 예에 있어서, 경사각(β)은 실질적으로 -90 도와 동일하다. 분배기 헤드(402)는 스탠드오프 갭(SG) 위에 위치될 수 있으며, 언더필(404)은 패키지(100)의 제2 측부(S2)에 근접한 다수의 제1 커넥터(106) 위에서(예를 들어, 바로 위에서) 분배기 헤드(402)로부터 분배되거나, 또는 분사되거나, 또는 배출될 수 있다. 언더필(404)은, 중력의 영향 하에, 스탠드오프 갭(SG)을 통해 패키지(100)의 제2 측부(S1)로부터 패키지(100)의 제1 측부(S1)로 흐를 수 있다. 그러나 도 5a의 실시예에 있어서, 언더필(404)은 에어갭(G) 내로 흐르는 것이 방지된다. 예를 들어, 언더필(404)은 스탠드오프 갭(SG)을 통해 흐르며, 그리고 패키지(100)의 제2 측부(S2)에 근접한 다수의 제1 커넥터(106) 중 일부를 봉입하며, 그 후 가동형 지지 구조물(300)의 스테이지(300s)는 경사각(β)이 작은(예를 들어, 실질적으로 제로인) 위치로 복귀될 수 있다. 이어서, 패키지(100)가 가동형 지지 구조물(300)로부터 제거될 수 있고, 결과적인 패키지(100)가 도 4e에 도시된 패키지(100)와 유사할 수 있다.
도 6a 및 6b는, 언더필(404)이 스탠드오프 갭(SG)에 형성된 후, 도 4d 및 4e에 도시된 패키지(100) 상에 수행될 수 있는 프로세싱 단계 중 일부를 각각 도시하고 있다. 예를 들어, 패키지(100)는 기판(602)에 본딩될 수 있으며, 이는 고객 보드, 인쇄회로기판, 또는 예를 들어 최종-사용자 용도로 사용될 수 있는 인터포저 보드일 수 있다. 또한, 제2 언더필층(604)[예를 들어, 언더필 필렛(fillet)]이 패키지(100)와 기판(602) 사이에 형성될 수 있다. 상기 제2 언더필층(604)은 패키지(100)의 다수의 제2 커넥터(126)를 적어도 부분적으로 봉입할 수 있다. 실시예에 있어서, 언더필(404) 및 제2 언더필층(604)을 위해 상이한 재료가 사용될 수 있다. 달리 말하면, 언더필(404) 및 제2 언더필층(604)은 조성이 상이할 수 있다. 또한, 도 6a 및 6b에 도시된 바와 같이, 언더필(404) 및 제2 언더필층(604)은 서로 분리된다(예를 들어, 공간적으로 또는 물리적으로 분리된다). 따라서 예를 들어 그 물리적 분리에 의해 제2 언더필층(604)에 영향을 끼칠 수 있는 열적 및/또는 기계적 응력이 언더필(404)에 영향을 끼칠 수 없기 때문에, 또는 그 반대의 경우도 마찬가지이므로, 패키지(100)의 신뢰성이 개선될 수 있다.
도 7은 패키지-온-패키지 구조물을 제조하는 방법(700)을 도시하고 있다. 상기 방법(700)은 예를 들어 도 4a 내지 4e 그리고 도 5a 및 5b에 도시된 공정 흐름에 의해 도시될 수 있다. 상기 방법(700)은 지지 구조물의 경사진 표면에 부착되는 패키지를 갖는 지지 구조물을 제공하는 단계, 및 스탠드오프 갭 내로 언더필을 분배하는 단계를 포함할 수 있으며, 상기 패키지는 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지, 및 상기 제1 칩 패키지와 제2 칩 패키지 사이의 스탠드오프 갭을 포함하며, 상기 패키지의 제1 측부는 지지 구조물의 경사진 표면 상에서 패키지의 제2 측부 보다 높게 배치되며[단계(702)], 상기 언더필은 스탠드오프 갭을 통해 패키지의 제1 측부로부터 패키지의 제2 측부로 흐른다[단계(704)].
도 8은 패키지-온-패키지 구조물을 제조하는 방법(800)을 도시하고 있다. 상기 방법(800)은 예를 들어 도 4a 내지 4e 그리고 도 5a 및 5b에 도시된 공정 흐름에 의해 도시될 수 있다. 상기 방법(800)은 베이스, 상기 베이스에 피봇 가능하게 부착되는 스테이지를 포함하는 지지 구조물을 제공하는 단계, 스테이지의 표면에 패키지-온-패키지 구조물을 부착하는 단계; 스테이지를 피봇 가능하게 기울이는 단계[단계(806)], 상기 피봇 가능하게 기울이는 단계 후에 패키지-온-패키지 구조물의 스탠드오프 갭 내로 언더필을 분배하는 단계[단계(808)]를 포함하며, 상기 스테이지는 베이스를 등지는 표면을 가지며[단계(802)], 상기 패키지-온-패키지 구조물은 제2 칩 패키지 위에 배치되는 제1 칩 패키지를 포함하며, 상기 제1 칩 패키지 및 제2 칩 패키지는 스탠드오프 갭에 의해 분리된다[단계(804)].
도 9는 패키지-온-패키지 구조물을 제조하는 방법(900)을 도시하고 있다. 상기 방법(900)은 예를 들어 도 4a 내지 4e 그리고 도 5a 및 5b에 도시된 공정 흐름에 의해 도시될 수 있다. 상기 방법(900)은 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지, 및 상기 제1 칩 패키지와 제2 칩 패키지 사이의 스탠드오프 갭을 갖는 패키지를, 지지 구조물의 표면에 부착하는 단계[단계(902)], 제1 칩 패키지 및 제2 칩 패키지가 서로 인접하여 횡방향으로 배치될 때까지 지지 구조물의 표면을 피봇 가능하게 기울이는 단계[단계(904)], 분배기 헤드를 스탠드오프 갭 위로 실질적으로 수직으로 위치시키는 단계[단계(906)], 및 언더필을 분배기 헤드로부터 스탠드오프 갭 내로 분배하는 단계[단계(908)]를 포함한다.
여기에 제시된 실시예에 따라, 패키지-온-패키지 구조물을 제조하는 방법이 제공된다. 상기 방법은 지지 구조물의 경사진 표면에 부착되는 패키지를 갖는 지지 구조물을 제공하는 단계, 및 스탠드오프 갭 내로 언더필을 분배하는 단계를 포함할 수 있으며, 상기 패키지는 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지, 및 상기 제1 칩 패키지와 제2 칩 패키지 사이의 스탠드오프 갭을 포함하며, 상기 패키지의 제1 측부는 지지 구조물의 경사진 표면 상에서 패키지의 제2 측부 보다 높게 배치되며, 상기 언더필은 스탠드오프 갭을 통해 패키지의 제1 측부로부터 패키지의 제2 측부로 흐른다.
여기에 제시된 다른 실시예에 따라, 패키지-온-패키지 구조물을 제조하는 방법이 제공된다. 상기 방법은 베이스, 상기 베이스에 피봇 가능하게 부착되며 상기 베이스를 등지는 표면을 갖는 스테이지를 포함하는 지지 구조물을 제공하는 단계, 스테이지의 표면에 패키지-온-패키지 구조물을 부착하는 단계; 스테이지를 피봇 가능하게 기울이는 단계, 상기 피봇 가능하게 기울이는 단계 후에 패키지-온-패키지 구조물의 스탠드오프 갭 내로 언더필을 분배하는 단계를 포함하며, 상기 패키지-온-패키지 구조물은 제2 칩 패키지 위에 배치되는 제1 칩 패키지를 포함하며, 상기 제1 칩 패키지와 제2 칩 패키지는 스탠드오프 갭에 의해 분리된다.
여기에 제시된 또 다른 실시예에 따라, 패키지-온-패키지 구조물을 제조하는 방법이 제공된다. 상기 방법은 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치되는 제2 칩 패키지, 및 상기 제1 칩 패키지와 제2 칩 패키지 사이의 스탠드오프 갭을 포함하는 패키지를 지지 구조물의 표면에 부착하는 단계, 제1 칩 패키지 및 제2 칩 패키지가 서로 인접하여 횡방향으로 배치될 때까지 지지 구조물의 표면을 피봇 가능하게 기울이는 단계, 분배기 헤드를 스탠드오프 갭 위로 실질적으로 수직으로 위치시키는 단계, 및 언더필을 분배기 헤드로부터 스탠드오프 갭 내로 분배하는 단계를 포함한다.
여기에 제시된 실시예에 따라, 장치가 제공된다. 상기 장치는 베이스, 반도체 패키지를 지지하도록 적응되는 스테이지, 및 상기 베이스로부터 스테이지로 연장하며 상기 스테이지에 피봇 가능하게 연결되는 아암을 포함할 수 있다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징부의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 도입된 실시예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양하게 변화, 대체, 및 변경할 수 있음을 인식해야 한다.
100: 패키지 102: 제1 칩 패키지
104: 제2 칩 패키지 106: 제1 커넥터
108: 몰딩 컴파운드 110: 제1 다이
112: 제1 비아 구조물 114: 제2 비아 구조물
122: 제1 기판 124: 제2 기판
126: 제2 커넥터 134: 제3 다이
136: 봉입재 138: 제3 기판

Claims (10)

  1. 패키지-온-패키지 구조물을 제조하는 방법에 있어서,
    지지 구조물의 경사진 표면에 부착된 패키지를 갖는 상기 지지 구조물을 제공하는 단계로서, 상기 패키지는 제1 칩 패키지, 상기 제1 칩 패키지 위에 배치된 제2 칩 패키지, 및 상기 제1 칩 패키지와 상기 제2 칩 패키지 사이의 스탠드오프 갭(standoff gap)을 포함하고, 상기 패키지의 제1 측부는 상기 지지 구조물의 경사진 표면 상에서 상기 패키지의 제2 측부 보다 높게 배치되는 것인, 상기 지지 구조물을 제공하는 단계;
    언더필을 상기 스탠드오프 갭 내로 분배하는 단계로서, 상기 언더필은 상기 스탠드오프 갭을 통해 상기 패키지의 제1 측부로부터 상기 패키지의 제2 측부로 흐르는 것인, 상기 언더필을 상기 스탠드오프 갭 내로 분배하는 단계; 및
    상기 지지 구조물을 통해 상기 언더필에 열에너지를 제공함으로써 상기 언더필을 가열하는 단계
    를 포함하는, 패키지-온-패키지 구조물 제조 방법.
  2. 제1항에 있어서, 상기 언더필을 상기 스탠드오프 갭 내로 분배하는 단계는,
    상기 패키지의 제1 측부에서 분배기 헤드를 상기 스탠드오프 갭 위로 위치시키는 단계; 및
    상기 언더필을 상기 분배기 헤드로부터 상기 스탠드오프 갭 내로 분배하는 단계
    를 포함하는 것인, 패키지-온-패키지 구조물 제조 방법.
  3. 제1항에 있어서, 상기 언더필을 상기 스탠드오프 갭 내로 분배하는 단계는 분사 공정(jetting process)을 포함하는 것인, 패키지-온-패키지 구조물 제조 방법.
  4. 제1항에 있어서,
    상기 분배 단계 후, 상기 패키지를 기판 위에 위치시키는 단계; 및
    상기 패키지와 상기 기판 사이의 공간 내에 제2 언더필층을 형성하는 단계를
    더 포함하며,
    상기 제2 언더필층은 상기 스탠드오프 갭 내에서 상기 언더필로부터 물리적으로 분리되는 것인, 패키지-온-패키지 구조물 제조 방법.
  5. 제4항에 있어서, 상기 언더필 및 상기 제2 언더필층은 조성이 상이한 것인, 패키지-온-패키지 구조물 제조 방법.
  6. 제1항에 있어서,
    수평 축선에 대한 상기 지지 구조물의 경사진 표면에 의해 형성된 각도는 90 도인 것인, 패키지-온-패키지 구조물 제조 방법.
  7. 제1항에 있어서, 상기 지지 구조물의 경사진 표면에 부착된 패키지를 갖는 지지 구조물을 제공하는 단계는,
    상기 지지 구조물의 표면에 상기 패키지를 부착하는 단계; 및
    상기 패키지가 부착되어 있는 상기 지지 구조물의 상기 경사진 표면을 형성하기 위해, 상기 지지 구조물의 표면을 피봇 가능하게(pivotably) 기울이는 단계
    를 포함하는 것인, 패키지-온-패키지 구조물 제조 방법.
  8. 제7항에 있어서, 상기 지지 구조물의 표면에 상기 패키지를 부착하는 단계는,
    상기 지지 구조물의 표면 상에 상기 패키지를 위치시키는 단계; 및
    상기 지지 구조물을 통해 전달된 흡입력에 의해, 상기 지지 구조물의 표면에 상기 패키지를 고정하는 단계
    를 포함하는 것인, 패키지-온-패키지 구조물 제조 방법.
  9. 패키지-온-패키지 구조물을 제조하는 방법에 있어서,
    지지 구조물을 제공하는 단계로서, 상기 지지 구조물은,
    베이스(base); 및
    상기 베이스에 피봇 가능하게 부착되고 상기 베이스를 등지는 표면을 갖는 스테이지
    를 포함하는 것인, 상기 지지 구조물을 제공하는 단계;
    패키지-온-패키지(package-on-package) 구조물을 상기 스테이지의 표면에 부착하는 단계로서, 상기 패키지-온-패키지 구조물은 제2 칩 패키지 위에 배치된 제1 칩 패키지를 포함하고, 상기 제1 칩 패키지와 상기 제2 칩 패키지가 스탠드오프 갭에 의해 분리되는 것인, 상기 부착하는 단계;
    상기 스테이지를 피봇 가능하게 기울이는 단계;
    상기 피봇 가능하게 기울이는 단계 후, 상기 패키지-온-패키지 구조물의 상기 스탠드오프 갭 내로 언더필을 분배하는 단계; 및
    상기 지지 구조물을 통해 상기 언더필에 열에너지를 제공함으로써 상기 언더필을 가열하는 단계
    를 포함하는, 패키지-온-패키지 구조물 제조 방법.
  10. 패키지-온-패키지 구조물을 제조하는 장치에 있어서,
    베이스;
    반도체 패키지를 지지하도록 적응되는 스테이지;
    상기 베이스로부터 상기 스테이지로 연장하며 상기 스테이지에 피봇 가능하게 연결된 아암(arm); 및
    상기 스테이지 내의 가열 요소(heating element)
    를 포함하는, 패키지-온-패키지 구조물 제조 장치.
KR1020150155916A 2014-08-29 2015-11-06 패키지-온-패키지 구조물 및 그 제조 방법 KR101772286B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/472,785 US9425179B2 (en) 2014-08-29 2014-08-29 Chip packages and methods of manufacture thereof
US14/554,780 2014-11-26
US14/554,780 US9460939B2 (en) 2014-08-29 2014-11-26 Package-on-package structures and methods of manufacture thereof

Publications (2)

Publication Number Publication Date
KR20160063240A KR20160063240A (ko) 2016-06-03
KR101772286B1 true KR101772286B1 (ko) 2017-08-28

Family

ID=55403386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150155916A KR101772286B1 (ko) 2014-08-29 2015-11-06 패키지-온-패키지 구조물 및 그 제조 방법

Country Status (2)

Country Link
US (2) US9425179B2 (ko)
KR (1) KR101772286B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
US9818729B1 (en) * 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
US10276548B2 (en) 2016-09-14 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages having dummy connectors and methods of forming same
WO2018179177A1 (ja) * 2017-03-29 2018-10-04 シャープ株式会社 実装方法、実装装置、および製造装置
US11563142B2 (en) 2019-06-11 2023-01-24 Meta Platforms Technologies, Llc Curing pre-applied and plasma-etched underfill via a laser
KR20210120355A (ko) * 2020-03-26 2021-10-07 엘지마그나 이파워트레인 주식회사 양면 냉각형 파워 모듈

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020185748A1 (en) * 1996-03-07 2002-12-12 Salman Akram Underfill of a bumped or raised die utilizing a barrier adjacent to the side wall of flip chip
US20050253281A1 (en) * 2002-08-16 2005-11-17 Odegard Charles A Vibration-assisted method for underfilling flip-chip electronic devices
JP2013157521A (ja) * 2012-01-31 2013-08-15 Toshiba Corp 半導体装置の製造方法及び製造装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5050573B2 (ja) * 2007-03-05 2012-10-17 富士通株式会社 電子装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020185748A1 (en) * 1996-03-07 2002-12-12 Salman Akram Underfill of a bumped or raised die utilizing a barrier adjacent to the side wall of flip chip
US20050253281A1 (en) * 2002-08-16 2005-11-17 Odegard Charles A Vibration-assisted method for underfilling flip-chip electronic devices
JP2013157521A (ja) * 2012-01-31 2013-08-15 Toshiba Corp 半導体装置の製造方法及び製造装置

Also Published As

Publication number Publication date
US9425179B2 (en) 2016-08-23
US20160148820A1 (en) 2016-05-26
US9460939B2 (en) 2016-10-04
KR20160063240A (ko) 2016-06-03
US20160064367A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
TWI717561B (zh) 封裝結構及其形成方法
US20240153842A1 (en) Integrated Fan-Out Packages with Embedded Heat Dissipation Structure
KR101772286B1 (ko) 패키지-온-패키지 구조물 및 그 제조 방법
TWI719202B (zh) 半導體封裝結構及其製造方法
US9293449B2 (en) Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US9391012B2 (en) Methods and apparatus for package with interposers
US9496196B2 (en) Packages and methods of manufacture thereof
US20210305132A1 (en) Open cavity bridge co-planar placement architectures and processes
TWI482261B (zh) 三維系統級封裝堆疊式封裝結構
US12021008B2 (en) Thermal interface materials, 3D semiconductor packages and methods of manufacture
US9735130B2 (en) Chip packages and methods of manufacture thereof
US12068218B2 (en) Package structures
US8372692B2 (en) Method of stacking flip-chip on wire-bonded chip
US12027448B2 (en) Open cavity bridge power delivery architectures and processes
US9935079B1 (en) Laser sintered interconnections between die
KR102573008B1 (ko) 반도체 디바이스 및 제조 방법
US20230062468A1 (en) Package structure and manufacturing method thereof
TWI793962B (zh) 半導體封裝件和半導體元件
US11978729B2 (en) Semiconductor device package having warpage control and method of forming the same
US20240178150A1 (en) Semiconductor device package structure and manufacturing method thereof
US20220384390A1 (en) Semiconductor device package having dummy dies

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant