TWI793962B - 半導體封裝件和半導體元件 - Google Patents

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Abstract

公開了一種半導體封裝件和半導體元件。在一個實施例中，半導體封裝件包括封裝件、第一積體被動元件以及第二積體被動元件。第一積體被動元件設置在封裝件下。第二積體被動元件設置在封裝件和第一積體被動元件之間。第一積體被動元件透過第二積體被動元件電性連接至封裝件。

Description

半導體封裝件和半導體元件
本發明的實施例是有關於一種半導體封裝件和半導體元件。
由於各種電子元件(例如電晶體、二極體、電阻、電容等)的積集度的不斷提升，半導體行業經歷了快速增長。在大多數情況下，積集度的提升來自最小特徵尺寸的重複減小，這允許將更多組件整合到給定區域。隨著近來對更小電子元件的需求不斷增長，對更小、更具創意的半導體晶粒封裝技術的需求也在增長。
這些封裝技術的一個例子是堆疊封裝(Package-on-Package，PoP)技術。在PoP封裝件中，頂部半導體封裝件堆疊在底部半導體封裝件的頂部，以實現高度積體化和組件密度。PoP技術的這種高度度積體化使得能夠在印刷電路板(PCB)上生產具有增強功能和小尺寸的半導體元件成為可能。
積體被動元件(IPD)和技術最近越來越受歡迎。各種被動元件，例如貝楞(baluns)、耦合器、分離器、過濾器和雙工器，都 可以整合到IPD元件中。透過用IPD取代傳統的分立的表面黏著元件(surface mount devices，SMD)，可以顯著節省PCB面積。同時，與傳統SMD相比，IPD顯著降低了成本並提高了性能。
根據本揭露的一些實施例，半導體封裝件包括封裝件、第一積體被動元件以及第二積體被動元件。第一積體被動元件設置在封裝件下。第二積體被動元件設置在封裝件和第一積體被動元件之間。第一積體被動元件透過第二積體被動元件電性連接至封裝件。
根據本揭露的一些實施例，半導體封裝件包括封裝件、第一積體電容元件以及第二積體電容元件。第一積體被動元件設置在封裝件下。第二積體電容元件設置在封裝件下並電性連接至封裝件。第二積體電容元件接合至第一積體電容元件並與第一積體電容元件並聯。
根據本揭露的一些實施例，半導體元件包括第一積體被動元件以及第二積體被動元件。第一積體被動元件包括第一基板、多個第一深溝電容以及第一重分佈層。多個第一深溝電容設置在第一基板中。第一重分佈層設置在第一基板上並電性連接至多個第一深溝電容。第二積體被動元件設置在第一積體被動元件上且包括第二基板、多個第二深溝電容、多個導電通孔、第二重分佈層以及多個接觸墊。多個第二深溝電容和多個導電通孔設置 在第二基板中。第二重分佈層設置在第一重分佈層和第二基板之間並電性連接至第一重分佈層、多個第二深溝電容以及多個導電通孔。多個接觸墊設置在第二基板上並電性連接至多個導電通孔。
1:半導體封裝件
10:封裝件
12:半導體元件
14:微凸塊
16:底部填充件
100:積體電路晶粒
102:絕緣包封體
104:重分佈層
106:連接件
120:第一積體被動元件
122:第二積體被動元件
1000:導電凸塊
1040:導電層
1041:介電層
1042:隔離層
1043:接觸墊
1200:第一基板
1201:第一深溝電容
1202:第一重分佈層
1220:第二基板
1221:第二深溝電容
1222:第二重分佈層
1223:導電通孔
1224:接觸墊
1225:隔離層
D1、D2:方向
D1223:深度
DL1、DL2:介電層
H:高度
RG:區域
SB1、SB2:背側
SF1、SF2:前側
T120、T122、T1200、T1201、T1220、T1221:厚度
TT:總厚度
V1、V2:導電通孔
W1、W2:導線
X1、X2、Y1、Y2:寬度
在結合隨附圖式閱讀以下詳細描述時會最佳地理解本揭露。需要強調的是，根據業界中的標準慣例，各種特徵未按比例繪製且僅用於說明目的。實際上，可出於論述清楚起見而任意增大或減小各種特徵的尺寸。
圖1繪示出根據本揭露的一些實施例的示例性半導體封裝件的局部剖視圖。
圖2繪示出圖1中區域RG的放大圖。
圖3繪示出根據本揭露的一些實施例的示例性半導體封裝件的局部仰視圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例是為了簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵使得 第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為易於描述，在本文中可使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」以及類似術語的空間相對術語來描述如圖中所說明的一個部件或特徵與另一部件或特徵的關係。除了圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。
圖1繪示出根據本揭露的一些實施例的示例性半導體封裝件1的局部剖視圖。圖2繪示出圖1中區域RG的放大圖。圖3繪示出根據本揭露的一些實施例的示例性半導體封裝件1的局部仰視圖。
請參照圖1到圖3，根據本揭露的一些實施例，半導體封裝件1可以是包括封裝件10和底部封裝件(例如，半導體元件12)的PoP封裝件。
在一些實施例中，如圖1所示，封裝件10包括多個半導體晶粒或積體電路晶粒100、絕緣包封體(例如模塑料)102、重分佈層(redistribution layer，RDL)104和多個連接件106。然而，圖1中所示的封裝件10只是一個例子，並不用於限制本揭露。因此， 應理解，額外的層或元件可設置在圖1的封裝件10中或耦合到圖1的封裝件10，並且一些其它層或元件可僅在本文中簡要描述。
積體電路晶粒100例如排列成陣列。圖1中只顯示了兩個積體電路晶粒100，然而圖1中顯示的積體電路晶粒100的數量只是一個例子，並不用於限制本揭露。據此可以理解，幾十個、幾百個、或甚至更多的積體電路晶粒100可設置在重分佈層104上且同時封裝。
在一些實施例中，積體電路晶粒100包括記憶體、快閃記憶體、電源晶片、電源模組、轉換器、感測器、邏輯晶粒、中介層(interposer)等，以提供所需的功能。在一些實施例中，積體電路晶粒100包括半導體基板、形成在半導體基板上的內連線結構(未繪示)、形成在內連線結構上的鈍化層(未繪示)、形成在鈍化層上並電性連接至內連線結構的多個凸塊接墊(未繪示)，覆蓋鈍化層和凸塊接墊的後鈍化層(未繪示)以及形成在後鈍化層上並電性連接至凸塊接墊的多個導電柱或導電凸塊1000。需要注意的是，貫穿本揭露的說明書和請求項，某些術語用於指稱特定組件。本領域具有通常知識者應該理解，製造商可能會使用不同的名稱來指稱相同的組件。舉例來說，凸塊接墊也可稱作接觸墊、導電接墊等。本說明書無意區分功能相同但名稱不同的組件。
在一些實施例中，半導體基板是包括形成在其中的主動元件(例如，電晶體等)和被動元件(例如，電阻、電容、電感等)的矽基板。在一些實施例中，內連線結構包括交替堆疊的多個內連 線導線層和多個介電層。在一些實施例中，鈍化層覆蓋內連線結構並包括多個接觸開口，使得內連線結構的最頂部內連線導線層透過鈍化層的接觸開口被曝露出來。在一些實施例中，鈍化層是氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層。在一些實施例中，凸塊接墊形成在鈍化層的接觸開口中並透過鈍化層的接觸開口電性連接至內連線結構的最頂部內連線導線層。在一些實施例中，凸塊接墊是鋁接墊、銅接墊或其他合適的金屬接墊。在一些實施例中，後鈍化層包括多個接觸開口，使得凸塊接墊被後鈍化層的接觸開口部分地曝露出來。在一些實施例中，後鈍化層是聚醯亞胺(PI)層、聚苯並噁唑(PBO)層或由其他合適的聚合物形成的介電層。在一些實施例中，積體電路晶粒100透過多個導電柱或導電凸塊1000電性連接至重分佈層104。在一些實施例中，多個導電柱或導電凸塊1000為鍍銅柱或凸塊或其他合適的導電柱或凸塊。
在一些實施例中，如圖1所示，絕緣包封體102包覆了積體電路晶粒100，以保護積體電路晶粒100免受外部環境(例如潮濕和物理衝擊)的影響。在一些實施例中，絕緣包封體102例如包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基或玻璃填料的聚合物，或其他材料。在一些實施例中，絕緣包封體102例如使用壓縮模塑、轉移模塑或其他方法成型。在一些實施例中，絕緣包封體102是透過模塑製程(例如包覆成型製程)和接續的研磨製程(例如機械研磨製程和/或化學機械拋光製程)以部分去除絕 緣包封體的模塑料，但其他用於形成絕緣包封體102的方法在本揭露的預期範圍內。
在一些實施例中，如圖1所示，重分佈層104設置在積體電路晶粒100的主動面上和絕緣包封體102的底面上。在一些實施例中，重分佈層104包括交替堆疊的多個導電層1040和多個介電層1041。在一些實施例中，導電層1040包括由一種或多種金屬材料(例如，銅(Cu)、金(Au)、其合金等)形成的多個金屬線和多個導電通孔。在一些實施例中，介電層1041由任何合適的介電材料形成，例如氧化矽、氮化矽、氮氧化矽、低k介電質、一些其他合適的介電質、聚苯並噁唑(PBO)、聚醯亞胺、聚醯亞胺衍生物或任何前述的結合。
在一些實施例中，重分佈層104還包括設置在最上層介電層1041上和設置在最下層介電層1041下的隔離層1042。在一些實施例中，隔離層1042由任何合適的介電材料形成，例如阻焊層或聚醯亞胺。然而，其他合適的材料也在本揭露的預期範圍內。在一些實施例中，隔離層1042包括多個接觸開口，使得重分佈層104的接觸墊(例如，凸塊下金屬層(UBM))1043被隔離層1042的接觸開口部分地曝露出來。在一些實施例中，接觸墊1043包括導電材料，例如銅、鋁、其他金屬或合金或上述的多個層。然而，其他合適的材料也在本揭露的預期範圍內。
在一些實施例中，在重分佈層104的最上層上的接觸墊1043與導電凸塊1000接觸，因此積體電路晶粒100電性連接至重 分佈層104。在一些實施例中，在重分佈層104的最下層上的接觸墊1043與連接件106接觸。在一些實施例中，連接件106包括微凸塊，例如球柵陣列(BGA)，但其他類型的連接件106也在本揭露的預期範圍內。在一些實施例中，連接件106包括焊球或其他類型的電連接件，例如受控塌陷晶片連接(C4)凸塊，或柱，並且可包括導電材料，例如Cu、Sn、Ag、Pb等。在一些實施例中，連接件106不包括在封裝件10中。
在一些實施例中，如圖1所示，半導體元件12設置在封裝件10下並電性連接至封裝件10。圖1至圖3中僅顯示了一個半導體元件12，然而圖1至圖3中所示的半導體元件12的數量僅為示例，並不用於限制本揭露。因此，應當理解，任何數量的半導體元件12可以設置在封裝件10下並電性連接至封裝件10。
在一些實施例中，半導體元件12透過多個微凸塊14電性連接至封裝件10。然而，封裝件10和半導體元件12之間的其他合適的電連接方法也在本揭露的預期範圍內。在一些實施例中，半導體封裝件1還包括設置在半導體元件12和封裝件10之間的底部填充件16，以保護微凸塊14抵抗熱應力或物理應力，並確保封裝件10和半導體元件12之間的電連接。
在一些實施例中，底部填充件16是由毛細管底部填充件填充(CUF)形成的。分配器(未繪示)可以沿著半導體元件12的周邊施加填充物材料(未繪示)。在一些實施例中，進行加熱製程，使填充物材料透過毛細作用滲透到封裝件10和半導體元件12之間的 微凸塊14形成的空隙中。在一些實施例中，執行固化製程以鞏固底部填充件16。在一些實施例中，底部填充件16是由模製底部填充件(MUF)形成的。
在一些實施例中，如圖1和圖2所示，半導體元件12包括多個積體被動元件。積體被動元件是整合在半導體基板上的一個或多個被動元件的集合。被動元件可例如包括電容、電阻、電感等。積體被動元件例如使用半導體製造流程形成並封裝為積體電路(IC)。與分立被動元件相比，這導致尺寸減小、成本降低和功能密度增加。
圖1和圖2中僅顯示了兩個積體被動元件(例如，第一積體被動元件120和第二積體被動元件122)，然而，半導體元件12中積體被動元件的數量僅是一個示例，並不旨在限制本揭露。因此，應當理解，半導體元件12中的任何數量的積體被動元件都在本揭露的預期範圍內。在一些實施例中，第一積體被動元件120和第二積體被動元件12都是積體電容元件。或者，第一積體被動元件120和/或第二積體被動元件12可以是其他類型的被動元件。
在一些實施例中，如圖1到圖3所示，第一積體被動元件120和第二積體被動元件122可堆疊在封裝件10之下，且第二積體被動元件122可設置在封裝件10和第一積體被動元件120之間。在這些實施例中，底部填充件16設置在第二積體被動元件122和封裝件10之間，且半導體元件12(包括第一積體被動元件120和第二積體被動元件122)被多個連接件106包圍。在一些實施例 中，多個連接件106中的每一個具有大於半導體元件12的總厚度TT的高度H。舉例來說，在半導體元件12包括第一積體被動元件120和第二積體被動元件122的實施例中，如圖1所示，半導體元件12的總厚度TT等於第一積體被動元件120的厚度T120和第二積體被動元件122的厚度T122之和。換句話說，TT=T120+T122。在一些實施例中，多個連接件106中的每一個具有50μm至300μm範圍內的高度H，但不限於此。
在一些實施例中，如圖2所示，第一積體被動元件120是積體電容元件(也稱為“第一積體電容元件”)。根據本揭露的一些實施例，第一積體被動元件120包括第一基板1200、多個第一深溝電容1201和第一重分佈層1202。在一些替代的實施例中，可以在第一積體被動元件120中提供其他層或元件。
第一基板1200例如是塊狀單晶矽基板或其他合適的半導體基板。多個第一深溝電容1201設置在第一基板1200中。具體地，第一深溝電容1201可包括橫跨第一基板1200分佈的溝槽段。此外，每個溝槽段從第一基板1200的前側SF1向第一基板1200的背側SB1延伸或突出。在一些實施例中，溝槽段中的每一個(或多個第一深溝電容1201中的每一個)具有大於2μm且小於第一基板1200的厚度T1200的厚度T1201。溝槽段單獨形成二維(2D)溝槽電容。2D溝槽電容是限於單個元件層(例如，單個IPD)的溝槽電容，而3D溝槽電容是跨越多個元件層(例如，多個IPD)的溝槽電容。
第一重分佈層1202設置在第一基板1200上並電性連接至多個第一深溝電容1201。在一些實施例中，第一重分佈層1202包括多個介電層DL1、多條導線W1和多個導電通孔V1。多條導線W1和多個導電通孔V1在介電層DL1中交替堆疊以形成從溝槽段到第一積體被動元件120和第二積體被動元件122之間的界面IF的導電路徑。介電層DL1可例如包括氧化矽、氮化矽、氮氧化矽、低k介電質、一些其他合適的介電質或前述的任何組合。導線W1和導電通孔V1可例如包括金屬和/或一些其他合適的導電材料。
在一些實施例中，如圖2所示，第二積體被動元件122是積體電容元件(也稱為“第二積體電容元件”)。根據本揭露的一些實施例，第二積體被動元件122包括第二基板1220、多個第二深溝電容1221、多個導電通孔1223(也可稱為“基板通孔(TSV)”)、第二重分佈層1222和多個接觸墊1224。然而，根據本揭露的一些替代實施例，可以在第二積體被動元件122中提供其他層或元件。
第二基板1220例如是塊狀單晶矽基板或其他合適的半導體基板。多個第二深溝電容1221和多個導電通孔1223設置在第二基板1220中。具體地，第二深溝電容1221可包括橫跨第二基板1220分佈的溝槽段。此外，每個溝槽段從第二基板1220的前側SF2向第二基板1220的背側SB2延伸或突出。在一些實施例中，溝槽段中的每一個(或多個第二深溝電容1221中的每一個)可以具有大於2μm且小於第二基板1220的厚度T1220的厚度 T1221。在一些實施例中，多個導電通孔1223中的至少一個或每一個可以位於兩個相鄰的第二深溝電容1221之間。換句話說，導電通孔1223可以位於第二深溝電容1221之間而不是在所述多個第二深溝電容1221的一側。然而，多個第二深溝電容1221與多個直通導電通孔1223之間的其他佈置關係也在本發明的預期範圍內。
多個導電通孔1223中的每一個從第二基板1220的前側SF2延伸或突出到第二基板1220的背側SB2，且多個導電通孔1223中的每一個可具有等於或近似於第二基板1220的厚度T1220的深度D1223。在一些實施例中，多個導電通孔1223中的每一個具有5μm至100μm範圍內的深度D1223(即，5μm
Figure 111100673-A0305-02-0014-1
D1223
Figure 111100673-A0305-02-0014-2
100μm)，但不限於此。在一些實施例中，形成導電通孔1223的製程可例如包括：1)在第二基板1220中形成導電通孔開口；2)在第二基板1220上沉積導電層並進一步填充導電通孔開口；以及3)從第二基板1220的背側SB2對導電層進行平坦化，以曝露出第二基板1220的背側SB2。所述平坦化例如可以是或包括CMP或一些其他合適的平坦化。然而，用於形成導電通孔1223的其他製程是可行的。
第二重分佈層1222設置在第一重分佈層1202和第二基板1220之間並電性連接至第一重分佈層1202、多個第二深溝電容1221和多個導電通孔1223。在一些實施例中，第二重分佈層1222包括多個介電層DL2、多條導線W2以及多個導電通孔V2。多條 導線W2和多個導電通孔V2在介電層DL2中交替堆疊以從溝槽段到第一積體被動元件120和第二積體被動元件122之間的界面IF形成導電路徑。介電層DL2可例如包括氧化矽、氮化矽、氮氧化矽、低k介電質、一些其他合適的介電質或前述的任何組合。導線W2和導電通孔V2可例如包括金屬和/或一些其他合適的導電材料。
在一些實施例中，第二重分佈層1222與第一重分佈層1202熔接，因此第二重分佈層1222與第一積體電容元件1202並聯。透過使用熔接(fusion bonding)代替混合鍵合(hybrid bonding)，可以減輕混合鍵合的製程困難。混合鍵合可能比熔接更難實現，因為它依賴於界面IF處的導線之間的對齊以將第一積體被動元件120和第二積體被動元件122電耦合在一起，而熔接則不然。然而，在一些替代的實施例中，混合鍵合或其他合適的接合方法在本揭露的預期範圍內。
積體被動元件(IPD)可用於行動裝置和存取處理器等。行動裝置和存取處理器不斷尋求縮小尺寸。因此，行動裝置和存取處理器不斷尋求越來越小的積體被動元件。為了減小積體被動元件的尺寸，可以透過增加溝槽電容的電容密度來減小溝槽電容的尺寸。電容密度對應於溝槽電容在水平面或XY平面(例如，溝槽電容的佔位面積)上的二維(2D)投影中的每單位面積的電容。可以透過在厚度方向或Z維度上增加溝槽段的深度(例如，溝槽段延伸到基板中的深度)來增加電容密度。然而，用於形成積體被動元件 的半導體製造流程可能會限制深度，因此可能會限制電容密度。
增加溝槽段的深度增加了溝槽段的高寬比(例如，高度與寬度的比率)並且因此增加了在其中形成溝槽段的溝槽的高寬比。在高的高寬比處，材料可在形成溝槽段的層的沉積期間聚集在溝槽的頂角周圍。這種現象可以稱為溝槽頸縮。在沉積完成之前，聚集可能夾斷溝槽的頂部。因此，可能在溝槽中形成空隙。此外，形成溝槽段的一些層可能被限制在溝槽的頂部，這可能減小電極表面積並因此可能減小電容密度。
在本發明的實施例中，2D溝槽電容透過多條導線W1、多條導線W2、多個導電通孔V1和多個導電通孔V2而電性並聯，使得3D溝槽電容的電容(即半導體元件12的電容)為2D溝槽電容的電容總和。由於溝槽段在厚度方向或Z維度上橫越多個元件層(例如，第一積體被動元件120的第一基板1200和第二積體被動元件122的第二基板1220)分佈，因此3D溝槽電容在水平面或XY平面的2D投影可能佔據很小的面積。換句話說，3D溝槽電容可以具有小的佔位面積。此外，因為3D溝槽電容的電容是多個2D溝槽電容的電容之和，所以3D溝槽電容可以具有高電容。由於高電容和小佔位面積，3D溝槽電容102可具有高電容密度。也就是說，3D溝槽電容的佔位面積中每單位面積的電容可能很高。
多個接觸墊(例如，焊點)1224設置在第二基板1220和封裝件10之間並電性連接至多個導電通孔1223和封裝件10。在一些實施例中，多個接觸墊1224連接在微凸塊14和導電通孔1223 之間。如此，第二積體被動元件122透過多個微凸塊14電性連接至封裝件10，且第一積體被動元件120透過第二積體被動元件122電性連接至封裝件10。
在一些實施例中，第二積體被動元件122還包括一個隔離層1225。隔離層1225可設置在第二基板1220上，以保護下面的元件或層。舉例來說，隔離層1225設置在第二基板1220的背側SB2上且曝露出多個接觸墊1224。隔離層1225可由任何合適的介電材料形成，例如阻焊層或聚醯亞胺。然而，其他合適的材料也在本揭露的預期範圍內。
在本揭露的實施例中，多個積體被動元件(例如，第一積體被動元件120和第二積體被動元件122)或積體電容元件接合在一起以增大半導體元件12的電容。此外，積體被動元件接合在封裝件10下方。由於積體被動元件和多個連接件106位於封裝件10的同一側，IPD的數量越多，IPD佔用的面積越大，而需要去除的連接件106也越多，導致供電劣化。然而，透過將多個IPD並聯並垂直堆疊在封裝件10下，可以在保持電容的同時減少IPD佔用的面積，從而減少需要移除的連接件106的數量或使半導體封裝件1保持相同的佔位面積。
在一些實施例中，如圖3所示，第一積體被動元件120和第二積體被動元件122的形狀是四邊形。然而，其他形狀(例如，圓形、五邊形、六邊形或其他多邊形)也在本揭露的預期範圍內。
在一些實施例中，如圖3所示，第一積體被動元件120 沿方向D1(例如，水平方向)和方向D2(例如，垂直方向)的邊的寬度分別為X1和Y1。在一些實施例中，如圖3所示，第二積體被動元件122沿方向D1和方向D2的邊的寬度分別為X2和Y2。在一些實施例中，X1、Y1、X2和Y2中的至少一個可大於0.1mm。在一些實施例中，X1與X2相同或近似，例如X1/X2=0.9%~1.1%。在一些實施例中，Y1與Y2相同或近似，例如Y1/Y2=0.9%~1.1%。在一些實施例中，焊點(參見接觸墊1224)是設置用於將到封裝件10與導電通孔1223封裝以保持相同的小尺寸(半導體封裝件1的總厚度)。
在第一積體被動元件120和第二積體被動元件122的總厚度TT大於200μm的實施例中，由於導電通孔1223製程的限制。第一積體被動元件120的厚度T120可等於或大於第二積體被動元件122的厚度T122。在第一積體被動元件120和第二積體被動元件122的總厚度TT在50μm到200μm(即50μm
Figure 111100673-A0305-02-0018-3
TT
Figure 111100673-A0305-02-0018-4
200μm)的範圍內的實施例中，基於製程流程，第一積體被動元件120的厚度T120可小於、等於或大於第二積體被動元件122的厚度T122。
基於以上討論，可以看出本揭露具有多種優點。然而，可以理解的是，並不是所有的優點都必須在這裡討論，其他實施例可以提供不同的優點，並且沒有特定的優點是所有的實施例都必須要有的。
根據本揭露的一些實施例，半導體封裝件包括封裝件、第一積體被動元件以及第二積體被動元件。第一積體被動元件設 置在封裝件下。第二積體被動元件設置在封裝件和第一積體被動元件之間。第一積體被動元件透過第二積體被動元件電性連接至封裝件。在一些實施例中，所述第一積體被動元件包括：第一基板；多個第一深溝電容，設置在所述第一基板中；以及第一重分佈層，設置在所述第一基板上並電性連接至所述多個第一深溝電容，且所述第二積體被動元件包括：第二基板；多個第二深溝電容，設置在所述第二基板中；多個導電通孔，設置在所述第二基板中；第二重分佈層，設置在所述第一重分佈層和所述第二基板之間並電性連接至所述第一重分佈層、所述多個第二深溝電容以及所述多個導電通孔；以及多個接觸墊，設置在所述第二基板和所述封裝件之間並電性連接至所述多個導電通孔和所述封裝件。在一些實施例中，所述第二重分佈層熔接至所述第一重分佈層。在一些實施例中，所述多個導電通孔中的每一個具有5μm至100μm範圍內的深度。在一些實施例中，所述多個第一深溝電容和所述多個第二深溝電容中的每一個具有大於2μm的厚度。在一些實施例中，所述第二積體被動元件還包括：隔離層，設置在所述第二基板上並曝露出所述多個接觸墊。在一些實施例中，所述第一積體被動元件和所述第二積體被動元件中的每一個的至少一側的寬度大於0.1mm。在一些實施例中，半導體封裝件還包括：底部填充件，設置在所述第二積體被動元件和所述封裝件之間。在一些實施例中，所述封裝件包括圍繞所述第一積體被動元件和所述第二積體被動元件的多個連接件。在一些實施例中，所述多 個連接件中的每一個具有大於所述第一積體被動元件和所述第二積體被動元件的總厚度的高度。在一些實施例中，所述多個連接件中的每一個具有50μm至300μm範圍內的高度。在一些實施例中，所述第一積體被動元件和所述第二積體被動元件的總厚度大於200μm，且所述第一積體被動元件的厚度等於或大於所述第二積體被動元件的厚度。
根據本揭露的一些實施例，半導體封裝件包括封裝件、第一積體電容元件以及第二積體電容元件。第一積體被動元件設置在封裝件下。第二積體電容元件設置在封裝件下並電性連接至封裝件。第二積體電容元件接合至第一積體電容元件並與第一積體電容元件並聯。在一些實施例中，所述第一積體電容元件包括：第一基板；多個第一深溝電容，設置在所述第一基板中；以及第一重分佈層，設置在所述第一基板上並電性連接至所述多個第一深溝電容，且所述第二積體電容元件包括：第二基板；多個第二深溝電容，設置在所述第二基板中；多個導電通孔，設置在所述第二基板中；第二重分佈層，設置在所述第一重分佈層和所述第二基板之間並電性連接至所述第一重分佈層、所述多個第二深溝電容以及所述多個導電通孔；以及多個接觸墊，設置在所述第二基板和所述封裝件之間並電性連接至所述多個導電通孔和所述封裝件。在一些實施例中，所述多個導電通孔中的至少一個位於兩個相鄰的第二深溝電容之間。在一些實施例中，所述第二積體電容元件透過多個微凸塊電性連接至所述封裝件。
根據本揭露的一些實施例，半導體元件包括第一積體被動元件以及第二積體被動元件。第一積體被動元件包括第一基板、多個第一深溝電容以及第一重分佈層。多個第一深溝電容設置在第一基板中。第一重分佈層設置在第一基板上並電性連接至多個第一深溝電容。第二積體被動元件設置在第一積體被動元件上且包括第二基板、多個第二深溝電容、多個導電通孔、第二重分佈層以及多個接觸墊。多個第二深溝電容和多個導電通孔設置在第二基板中。第二重分佈層設置在第一重分佈層和第二基板之間並電性連接至第一重分佈層、多個第二深溝電容以及多個導電通孔。多個接觸墊設置在第二基板上並電性連接至多個導電通孔。在一些實施例中，所述第二重分佈層熔接至所述第一重分佈層。在一些實施例中，所述多個導電通孔中的至少一個位於兩個相鄰的第二深溝電容之間。在一些實施例中，所述第二積體被動元件還包括：隔離層，設置在所述第二基板上並曝露所述多個接觸墊。
前述內容概述若干實施例的特徵以使得所屬技術領域中具有通常知識者可較佳地理解本揭露的態樣。所屬技術領域中具有通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於達成本文中所引入的實施例的相同目的及/或實現相同優勢的其他製程及結構的基礎。所屬技術領域中具有通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬技術領域中具有通常知識者可在不脫離本揭露的精神及範疇的情況下在 本文中作出各種改變、替代以及更改。
1:半導體封裝件
10:封裝件
12:半導體元件
14:微凸塊
16:底部填充件
100:積體電路晶粒
102:絕緣包封體
104:重分佈層
106:連接件
1000:導電凸塊
1040:導電層
1041:介電層
1042:隔離層
1043:接觸墊
H:高度
RG:區域

Claims (10)

  1. 一種半導體封裝件，包括：封裝件；第一積體被動元件，設置在所述封裝件下；以及第二積體被動元件，設置在所述封裝件和所述第一積體被動元件之間，其中所述第一積體被動元件透過所述第二積體被動元件電性連接至所述封裝件，且所述第二積體被動元件與所述第一積體被動元件並聯。
  2. 如請求項1所述的半導體封裝件，其中：所述第一積體被動元件包括：第一基板；多個第一深溝電容，設置在所述第一基板中；以及第一重分佈層，設置在所述第一基板上並電性連接至所述多個第一深溝電容，且所述第二積體被動元件包括：第二基板；多個第二深溝電容，設置在所述第二基板中；多個導電通孔，設置在所述第二基板中；第二重分佈層，設置在所述第一重分佈層和所述第二基板之間並電性連接至所述第一重分佈層、所述多個第二深溝電容以及所述多個導電通孔；以及多個接觸墊，設置在所述第二基板和所述封裝件之間並 電性連接至所述多個導電通孔和所述封裝件。
  3. 如請求項2所述的半導體封裝件，其中所述第二重分佈層熔接至所述第一重分佈層。
  4. 如請求項2所述的半導體封裝件，其中所述多個導電通孔中的每一個具有5μm至100μm範圍內的深度。
  5. 如請求項2所述的半導體封裝件，其中所述多個第一深溝電容和所述多個第二深溝電容中的每一個具有大於2μm的厚度。
  6. 如請求項2所述的半導體封裝件，其中所述第二積體被動元件還包括：隔離層，設置在所述第二基板上並曝露出所述多個接觸墊。
  7. 一種半導體封裝件，包括：封裝件；第一積體電容元件，設置在所述封裝件下；以及第二積體電容元件，設置在所述封裝件下並電性連接至所述封裝件，其中所述第二積體電容元件接合至所述第一積體電容元件並與所述第一積體電容元件並聯。
  8. 如請求項7所述的半導體封裝件，其中：所述第一積體電容元件包括：第一基板；多個第一深溝電容，設置在所述第一基板中；以及第一重分佈層，設置在所述第一基板上並電性連接至所 述多個第一深溝電容，且所述第二積體電容元件包括：第二基板；多個第二深溝電容，設置在所述第二基板中；多個導電通孔，設置在所述第二基板中；第二重分佈層，設置在所述第一重分佈層和所述第二基板之間並電性連接至所述第一重分佈層、所述多個第二深溝電容以及所述多個導電通孔；以及多個接觸墊，設置在所述第二基板和所述封裝件之間並電性連接至所述多個導電通孔和所述封裝件。
  9. 一種半導體元件，包括：第一積體被動元件，包括：第一基板；多個第一深溝電容，設置在所述第一基板中；以及第一重分佈層，設置在所述第一基板上並電性連接至所述多個第一深溝電容；以及第二積體被動元件，設置在所述第一積體被動元件上且包括：第二基板；多個第二深溝電容，設置在所述第二基板中；多個導電通孔，設置在所述第二基板中；第二重分佈層，設置在所述第一重分佈層和所述第二基板之間並電性連接至所述第一重分佈層、所述多個第二深溝 電容以及所述多個導電通孔；以及多個接觸墊，設置在所述第二基板上並電性連接至所述多個導電通孔。
  10. 如請求項9所述的半導體元件，其中所述第二重分佈層熔接至所述第一重分佈層。
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