KR20210061322A - 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법 - Google Patents

고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법 Download PDF

Info

Publication number
KR20210061322A
KR20210061322A KR1020210063769A KR20210063769A KR20210061322A KR 20210061322 A KR20210061322 A KR 20210061322A KR 1020210063769 A KR1020210063769 A KR 1020210063769A KR 20210063769 A KR20210063769 A KR 20210063769A KR 20210061322 A KR20210061322 A KR 20210061322A
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
capacitor
conductive
terminal
Prior art date
Application number
KR1020210063769A
Other languages
English (en)
Other versions
KR102418774B1 (ko
Inventor
메이켈 고르반자데
조나단 클라크
윌리엄 에이. 러셀
Original Assignee
셈테크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 셈테크 코포레이션 filed Critical 셈테크 코포레이션
Publication of KR20210061322A publication Critical patent/KR20210061322A/ko
Application granted granted Critical
Publication of KR102418774B1 publication Critical patent/KR102418774B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66022—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6603—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/864—Transit-time diodes, e.g. IMPATT, TRAPATT diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체 디바이스는 반도체 다이를 포함한다. 과도 전압 억제(TVS) 구조가 반도체 다이 내에 형성된다. 커패시터는 반도체 다이 위에 형성된다. 하나의 실시예에서, 커패시터는 반도체 다이 위에 제1 전도성 층을 증착하고, 제1 전도성 층 위에 절연 층을 증착하며, 반도체 다이 위에 제2 전도성 층을 증착함으로써 형성된다. 또 다른 실시예에서, 커패시터는 반도체 다이 내에 트렌치를 형성하고, 상기 트렌치 내에 절연 물질을 증착하며, 상기 트렌치 내에 전도성 물질을 증착함으로써 형성된다.

Description

고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법{Transient Voltage suppresSion DIODES with reduced harmonics, and methods of making and using}
본 발명은 2016년 10월 06일에 출원된 미국 가특허출원 번호 62/405,135의 이익을 주장하고, 이 출원은 본 명세서에 참조로서 포함된다.
본 발명은 일반적으로 반도체 디바이스와 관련되며, 더 구체적으로 과도 전압 억제 다이오드에서 고조파 생성을 감소시키는 반도체 디바이스 및 방법과 관련된다.
오늘날의 전자 제품에서 반도체 디바이스가 흔히 발견된다. 반도체 디바이스에서 전기 부품의 개수 및 밀도는 다양하다. 일반적으로 이산 반도체 디바이스가 전기 부품, 가령, 발광 다이오드(LED), 소형 신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속-옥사이드-반도체 전계 효과 트랜지스터(MOSFET)를 포함한다. 일반적으로 집적 반도체 디바이스는 수백 내지 수백만 전기 부품을 포함한다. 집적 반도체 디바이스의 예시로는 마이크로제어기, 마이크로프로세서, 전하 결합 디바이스(CCD), 태양 전지, 및 디지털 마이크로-거울 디바이스(DMD)가 있다.
반도체 디바이스는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호의 송신 및 수신, 전자 디바이스의 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이를 위한 시각적 영사를 만드는 것을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 반도체 디바이스는 또한 군사 적용예, 항공, 자동차, 산업 제어기 및 사무실 설비에서도 발견된다.
일반적으로 전자 디바이스는 부하와 평행하게 연결된 과도 전압 억제(TVS: transient voltage suppression) 다이오드를 포함한다. TVS 다이오드는 과도 전압 스파이크를 부하로부터 멀리 분로시켜, 부하를 보호할 수 있다. TVS 다이오드의 한 가지 문제는 TVS 다이오드가 전자 디바이스 내 원치 않는 고조파(harmonic)의 생성에 기여할 수 있다는 것이다. 특히 무선 주파수(RF) 신호 경로 또는 전력 라인 근처에서 사용될 때 TVS 다이오드에 의해 생성된 고조파가 문제가 된다. 고조파는 기본 주파수(fundamental frequency)의 정수배인 주파수를 갖는 신호 또는 파형이다. 따라서 주파수 f를 갖는 신호의 경우, 두 번째 고조파 주파수는 2f이고, 세 번째 고조파는 3f 등이다.
충분한 에너지가 생성된 고조파 신호 내에 포함되는 경우, 고조파에 의해 기본 주파수에서 RF 또는 전력 라인에 대한 주 파형의 상당한 간섭 및 왜곡이 야기될 수 있다. 고조파, 특히, 비선형성 때문에 홀수 개의 고조파가 생성된다. TVS 다이오드의 경우, 역전압에 대한 커패시턴스의 비선형적 종속성(dCj/dVR)이 존재하는데, 왜냐하면 TVS 다이오드는 하나 이상의 p-n 접합을 갖도록 구성되는 솔리드-스테이트, 실리콘 애벌런시 디바이스이기 때문이다. p-n 접합의 공핍 영역의 폭이 전압에 따라 변하며, TVS 다이오드의 커패시턴스의 비선형적 변화를 야기한다.
디바이스의 더 선형적인 커패시턴스 값을 생성함으로써 TVS 다이오드의 고조파 생성을 감소시킬 필요가 있다.
도 1a-1e는 TVS 다이오드 위에 MTM 커패시터의 형성을 도시한다.
도 2a-2d는 일체 구성된 MIM 커패시터를 갖는 TVS 다이오드를 패키징하는 것을 도시한다.
도 3은 부하를 보호하는 TVS 다이오드 및 MIM 커패시터의 회로도를 도시한다.
도 4는 MIM 커패시터를 갖는 대안적 TVS 다이오드 실시예를 도시한다.
도 5a-5e는 TVS 다이오드를 갖는 반도체 다이에 트렌치 커패시터를 형성하는 것을 도시한다.
도 6은 트렌치 커패시터를 갖는 TVS 다이오드의 회로도를 도시한다.
도 7a-7b는 고조파 생성을 감소시키기 위한 일체 구성된 커패시터를 갖는 TVS 다이오드의 사용을 도시한다.
본 발명은 도면을 참조하여 다음에서 하나 이상의 실시예로 기재되며, 유사한 도면부호와 동일하거나 유사한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최상의 모드와 관련하여 기재되지만, 해당 분야의 통상의 기술자라면 기재가 다음의 기재 및 도면에 의해 지원되는 이하의 청구항 및 청구항의 균등예에 의해 정의되는 본 발명의 사상 및 범위 내에 포함될 수 있는 대안, 수정, 및 균등예를 포함하도록 의도된 것임을 알 것이다.
도 1a는 반도체 다이 내에 형성되는 TVS 다이오드 및 조향 다이오드(steering diode)를 갖는 반도체 다이(10)를 도시한다. 반도체 다이(10)는 양극으로 도핑된(p-도핑된) 영역(20) 및 음극으로 도핑된(n-도핑된) 영역(22)을 포함한다. 하나의 실시예에서, p-도핑된 영역(20)은 베이스 웨이퍼(base wafer)이며 n-도핑된 영역(22)은 베이스 웨이퍼 상에서 성장된 에피택시 층이다. 트렌치(26)는 n-도핑된 영역(22)을 통해 반도체 다이(10) 내부로 형성되어 TVS 다이오드의 단자를 전기적으로 고립시킬 수 있다. 절연 물질이 트렌치(26) 내부에 증착되어 트렌치를 채울 수 있다. p-도핑된 영역(24)은 TVS 다이오드에 대한 조향 다이오드를 형성하도록 도핑된 확산 영역이다. p-도핑된 영역(24)과 n-도핑된 영역(22) 간 p-n 접합이 도 3에 도시된 4개의 조향 다이오드를 형성한다. n-도핑된 영역(22)과 p-도핑된 영역(20) 간 p-n 접합이 TVS 다이오드를 형성한다.
하나의 특정 TVS 다이오드 실시예가 도시되지만, 반도체 다이(10) 위에 순차적으로 형성되는 금속-절연체-금속(MIM) 커패시터가 또 다른 실시예에서 그 밖의 다른 TVS 또는 정전기 방전(ESD) 다이오드 토폴로지로 형성될 수 있다. 기저 TVS 다이오드가 어떠한 스냅-백(snap-back)도 갖지 않는 실리콘 애벌런시 p-n 접합 다이오드이거나, 얕거나 깊은 스냅-백 특성을 보이는 디바이스일 수 있다. 도 1a는 접합 커패시턴스를 더 감소시키는 조향 다이오드를 갖는 TVS 다이오드를 도시하지만, 그 밖의 다른 실시예에서, 조향 다이오드가 없는 TVS 다이오드가 사용된다. 또 다른 대안적 보호 방식, 가령, 실리콘-제어되는 정류기(SCR: 실리콘-controlled rectifier) 기반 디바이스가 개시되는 MIM 커패시터와 함께 사용된다. 그 내부에 형성되는 단일 TVS 다이오드를 갖는 단일 반도체 다이만 도시되지만, MIM 커패시터를 형성하기 위한 다음의 공정이 디바이스의 전체 웨이퍼 위에 한 번에 형성되고, 그 후 싱귤레이션되어 개별 다이를 도출하는 것이 더 일반적이다.
도 1b에서, 절연 또는 부동태화 층(30)이 반도체 다이(10) 위에 형성된다. 절연 층(30)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜트옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 또는 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 절연 층(30)의 일부분이 레이저 직접 절삭(LDA), 화학 에칭, 또는 그 밖의 다른 적합한 공정에 의해 제거되어, 차후의 전기적 인터커넥트를 위해 확산 영역(24)을 노출시킬 수 있다.
전기적 전도성 층 또는 전기적 접촉부(32)는 물리 기상 증착(PVD), 화학 기상 증착(CVD), 전해질 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 절연 층(30)의 개구부 내에 형성된다. 전기 접촉부(32)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층을 포함한다. 하나의 실시예에서, 전기 접촉부(32)는 Ti/Cu, 티타늄 텅스텐(TiW)/Cu, 또는 결합제/Cu의 접착 또는 시드 층을 포함한다. 선택사항으로서, 우수한 습식 에칭 선택비를 갖는 또 다른 금속, 가령, Ni, Au, 또는 Ag가 시드 층에 추가된다. 시드 층은, 스퍼터링, 무전해 도금, 또는 무전해 도금과 결합된 박막 Cu 포일을 증착함으로써, 증착된다. 또 다른 실시예에서, 전기 접촉부(32)는 절연 층(30)의 증착 전에 반도체 다이(10) 상에 배치되는 텅스텐 핀이다. 접촉부(32)는 확산 영역(24)에 전기적으로 연결되어, TVS 디바이스의 단자로의 전기 연결을 제공할 수 있다.
전기 전도성 층(36)은 전기 접촉부(32)에 대해 앞서 기재된 유사한 물질 및 공정을 이용해 절연 층(30) 및 전기 접촉부(32) 위에 형성된다. 일부 실시예에서, 금속을 증착하고 포토리소그래피를 이용해 패터닝함으로써 전도성 층(36)이 형성된다. 또 다른 실시예에서, 전도성 층(36)을 형성하기 위한 임의의 적합한 추가, 반-추가, 또는 삭제 법이 사용된다. 일부 실시예에서, 전도성 층(36) 및 전기 접촉부(32)가 동일한 금속 증착 단계에서 함께 증착된다.
도 1c에서, 절연성 또는 유전체 층(40)이 전도성 층(36B)의 일부분 위에 형성된다. 절연 층(30)과 유사한 공정으로 그리고 유사한 물질을 이용해 유전체 층이 형성되고 패터닝된다. 전도성 층(42)은 유전체 층(40) 위에 형성된다. 전도성 층(42)은 전도성 층(36)과 유사한 공정으로 그리고 유사한 물질을 이용해 형성 및 패터닝된다. 하나의 실시예에서, 전도성 층(42)은 티타늄 니트라이드(TiN)로부터 형성된다. TiN은 하부 전도성 층(36)을 형성하는 데 일반적으로 사용되는 알루미늄에 비해 더 얇은 층 내부에 더 용이하게 형성된다.
전도성 층(36B) 및 전도성 층(42)은 MIM 커패시터(44)의 플레이트로서 동작하며, 유전체 층(40)은 커패시터의 유전체 층으로서 동작한다. 유전체 층이 ESD 이벤트 동안 유전체 층에 실질적 손상을 주지 않으면서 TVS 다이오드의 클램핑 전압을 견딜 수 있도록 유전체 층(40)의 두께가 조절된다. 평면도로 봤을 때 유전체 층(40) 및 전도성 층(42)뿐 아니라 전도성 층(36B)의 아래 놓은 부분의 표면적을 증가시키는 것이 MIM 커패시터(44)의 커패시턴스 값을 증가시킨다. 전도성 층(36b)의 또 다른 부분이 커패시터(44)의 플레이트를 전기 접촉부(32)에 연결하기 위한 전도성 트레이스로서 동작한다. 절연성 층(30)은 반도체 다이(10) 내 커패시터(44)와 TVS 다이오드 회로 간 전기적 절연을 제공한다.
도 1d에서, 절연성 층(50)이 절연성 층(30)과 유사한 방식으로 전도성 층(36) 및 커패시터(44) 위에 형성된다. 전기 접촉부(52)는 전기 접촉부(32)와 유사한 방식으로 절연성 층(50)을 통해 전도성 층(36 및 42)까지 형성된다. 일부 실시예에서, 전기 접촉부(52)는 절연성 층(50)을 형성하기 전에 전도성 층(36 및 42) 상에 배치되는 텅스텐 핀이다.
도 1e에서, 전도성 층(60)은 절연성 층(50) 및 전기 접촉부(52) 위에 형성된다. 전도성 층(60)은 전도성 층(36)과 유사하며 웨이퍼의 스트레스 완화를 위한 균일한 평면 표면을 제공한다. 전도성 층(60A)은 전기 접촉부(52A)를 전기 접촉부(52B) 및 전도성 층(42)에 전기적으로 연결한다. 부동태화 층(62)이 전도성 층(60) 위에 형성되며, 이때 개구부(64)가 전기적 인터커넥트를 위해 부동태화 층을 관통해 형성된다. 일부 실시예에서, 전도성 범프 또는 또 다른 유형의 인터커넥트 구조물이 상기 개구부(64) 내에서 전도성 층(60) 상에 형성되어, 반도체 다이(10) 및 커패시터(44)를 인쇄 회로 기판(PCB) 또는 또 다른 기판으로 장착 및/또는 전기적으로 연결할 수 있다. 일부 실시예에서 절연성 층(62) 위에 또는 아래에 언더-범프 금속화부(under-bump metallization)가 형성된다.
전도성 층(60A 및 60B)은 TVS 디바이스에 대한 2개의 단자로서 동작한다. 일부 실시예에서, 인터커넥트 구조물이 실질적으로 전도성 층(60A 및 60B) 위에 형성되어, TVS 다이오드를 전자 디바이스의 기판으로 연결할 수 있다. 또 다른 실시예에서, 전도성 층(60A 및 60B)이 랜드 그리드 어레이(land grid array) 구성으로 노출된 채 유지된다. 커패시터(44)가 전도성 층(60A와 60B) 사이에 반도체 다이(10)의 TVS 다이오드와 병렬로 연결된다. 전도성 층(60A)은 외부 회로를 전기 접촉부(52B)를 통해 커패시터(44)의 전도성 층(42)으로 연결하고 전기 접촉부(52A) 및 전도성 층(36A)을 통해 아래 놓인 TVS 디바이스로 연결한다. 전도성 층(60B)은 외부 회로를 전도성 층(36B)의 일부분인 커패시터(44)의 대향하는 플레이트에 연결하고, 외부 회로를 전도성 층(36B)을 통해 아래 놓인 TVS 디바이스의 제2 단자로 연결한다.
커패시터(44)는 고정된 또는 선형 커패시턴스 값을 포함한다. 반도체 다이(10)에서 커패시터(44)의 커패시턴스와 TVS 다이오드의 커패시턴스의 비가, 디바이스의 전체 커패시터를 MIM 커패시터(4)의 더 높은 선형 커패시턴스가 압도한다. 하나의 실시예에서, 커패시터(44)의 커패시턴스 값이 아래 놓인 TVS 다이오드의 커패시턴스보다 대략 10배 더 크다. 커패시터(44)의 선형 속성이 TVS 다이오드의 비선형 커패시턴스를 실질적으로 마스킹하여, 개선된 고조파 특성을 갖는 구조물을 도출한다. 동일한 반도체 패키지 내에 TVS 다이오드의 ESD 기능과 일체 구성되는 커패시터(44)가, TVS 접합 커패시턴스와 병렬로 더 크고 안정한 커패시턴스를 추가함으로써, TVS 커패시턴스를 선형화한다.
도 2a-2d는 매립된 MIM 커패시터(44)를 갖는 앞서 기재된 TVS 디바이스를 패키징하는 것을 도시한다. 도 2a에서, 반도체 웨이퍼(100)에 복수의 TVS 디바이스가 형성된다. 열 분리 테이프, UV 분리 테이프, 양면 테이프, 또는 또 다른 유형의 계면 층(104)과 함께 반도체 웨이퍼(100)는 캐리어(102) 위에 배치된다. 쏘 블레이드(saw blade) 또는 레이저 절단 툴(laser cutting tool)을 이용해 반도체 웨이퍼(100)는 복수의 개별 TVS 디바이스(110)로 싱귤레이션된다. 각각의 TVS 디바이스(110)는 TVS 다이오드를 갖는 반도체 다이(10) 위의 층 내에 형성되는 MIM 커패시터(44)를 포함한다.
도 2b에서, 페이스트 인쇄, 압축 몰딩, 전사 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 어플리케이터를 이용해, 봉지재(encapsulant) 또는 몰딩 화합물(114)이 절연 물질로서 TVS 디바이스(110) 위에 증착된다. 봉지재(114)는 폴리머 복합 물질, 가령, 필러(filler)를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적합한 필러를 갖는 폴리머일 수 있다. 봉지재(114)는 비-전도성이고 반도체 디바이스를 외부 요소 및 오염물질로부터 환경적으로 보호한다. 봉지재(114)는 또한 광에의 노출로 인한 열화로부터 TVS 디바이스(110)를 보호한다.
도 2c에서, TVS 디바이스(110) 및 봉지재(114)의 패널이 뒤집히고 계면 층(118)과 함께 제2 캐리어(116) 위에 배치된다. 전도성 범프(120)가 개구부(64) 내에서 전도성 층(60) 상에 형성된다. 범프(120)를 형성하기 위해, 증발증착(evaporation), 전해질 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 인쇄 공정을 이용해, 전기 전도성 범프 물질이 전도성 층(60) 위에 증착된다. 범프 물질은, 선택적 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, 납(Pb), 비스무스(Bi), Cu, 솔더, 및 이들의 조합일 수 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고-납 함유 솔더(high-lead solder), 또는 무납 솔더(lead-free solder)일 수 있다. 적합한 부착 또는 본딩 공정을 이용해 범프 물질이 전도성 층(60)에 본딩된다. 하나의 실시예에서, 범프 물질은 이의 융해점보다 높게 가열함으로써 리플로우되어, 볼(ball) 또는 범프(120)를 형성할 수 있다. 일부 경우, 범프(120)는 2회 리플로우되어, 전도성 층(60)으로의 전기적 연결을 개선할 수 있다. 범프(120)는 또한 전도성 층(60)에 압축 본딩 또는 열압축 본딩될 수 있다. 범프(120)는 전도성 층(60) 위에 형성될 수 있는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조물은 또한 스터드 범프, 마이크로 범프, 마이크로 필라(micro pillar), 와이어 본드, 또는 그 밖의 다른 전기 인터커넥트일 수 있다.
쏘 블레이드, 레이저 절단 툴, 물 절단 툴, 또는 그 밖의 다른 적절한 수단을 이용해 TVS 디바이스(110)는 봉지재(114)를 통해 서로 개별 TVS 패키지(130)로 싱귤레이션된다. 싱귤레이션은 범프(120)의 형성 전 또는 후에 발생할 수 있다. 일부 실시예에서, 복수의 TVS 디바이스(110)는 봉지재(114)가 부착된 채 유지되고 복수의 TVS 디바이스를 갖는 단일 패키지로서 판매된다.
도 2d는 전자 디바이스 내로 일체 구성될 싱귤레이션된 TVS 패키지(130)를 도시한다. 반도체 다이(10) 내에 형성되는 TVS 다이오드가 전도성 범프(120A)와 120B) 사이에서 MIM 커패시터(44)와 병렬로 전기적으로 연결된다. 사용되기 위해, 도 3에 도시된 바와 같이, TVS 패키지(130)는 부하와 병렬로 배선되어 부하를 과도 전압 스파이크로부터 보호할 수 있다. 도 3은 반도체 다이(10)가 p-도핑된 영역(20), n-도핑된 기판(22), 및 절연 트렌치(26)에 의해 형성된 TVS 다이오드(66)를 포함함을 도시한다. 확산 영역(24)에 의해 4개의 조향 다이오드(67)가 형성된다. 커패시터(44) 및 반도체 다이(10)가 함께 패키징되고 패키지의 단자로서 동작하는 전도성 범프(120A와 120B) 사이에 병렬로 연결된다.
보호될 임의의 회로를 나타내는 부하(140)가 단자(120A와 120B) 사이에 연결된다. 부하(140)는 전력 입력 단자(142) 및 접지 전압 전위 단자(144)를 포함한다. 부하(140)는 주기적 과도 전압 스파이크의 대상인 전력 입력 단자(142)에서 전력 신호를 수신한다. 전력 입력 단자(142) 상의 과도 전압 스파이크가 부하(140)가 아니라 TVS 다이오드(66)를 통해 접지 노드(144)로 라우팅된다. TVS 다이오드(66)는 입력 전압에 따라 변하는 커패시턴스를 포함한다. 커패시터(44)는 비선형 TVS 커패시턴스를 가리는 더 큰 커패시턴스를 포함함으로써, TVS 패키지(130)는 실질적으로 선형인 커패시턴스로서 시스템에 보이게 된다.
하나의 실시예에서, 범프(120A 및 120B)가 전력 입력 단자가 아니라 전자 디바이스의 헤드폰 잭 상의 단자들 사이에 연결된다. 헤드폰 잭에서 겪는 정전기 방전 또는 그 밖의 다른 전기적 충격이, 전자 디바이스 내부 회로를 보호하는 TVS 다이오드에 의해 실질적으로 흡수된다. 커패시터(44)는 증가하는 선형성을 갖는 TVS 패키지의 전체 커패시턴스를 도출하며, 정전기 방전의 흡수가 커패시터(44)없는 경우보다 고조파 간섭을 덜 생성한다. 또 다른 실시예에서, TVS 다이오드 및 MIM 커패시터(44)를 갖는 반도체 다이(10)가 전력 입력의 단자, 전역 직렬 버스(USB) 포트, 또는 전자 디바이스의 그 밖의 다른 I/O 포트 사이에 연결되어, 감소된 고조파 생성을 갖고 과도 전압으로부터 보호될 수 있다.
TVS 디바이스(110)를 패키징하는 하나의 기본 방법이 도시되어 있지만, 또 다른 실시예에서 그 밖의 다른 패키징 기법이 사용된다. 일부 실시예에서, 패키지 기판 또는 리드프레임이 TVS 디바이스(110)를 지원하며 원하는 유형의 패키지 단자를 제공한다.
도 4는 스냅-백(snap-back)을 갖는 또 다른 TVS 다이오드 실시예 위에 형성되는 커패시터(44)를 도시한다. 반도체 다이(170)는 p-도핑된 베이스 기판(172)을 포함한다. n-도핑된 층(174)은 p-도핑된 베이스 기판(172) 상에 형성된다. 붕소-니트라이드(B-N) 절연 층(176)은 n-도핑된 층(174) 상에 형성된다. p-도핑된 에피택시 층(178)이 BN 절연 층(176) 위에 형성된다. 절연 트렌치(180)는 반도체 다이(170) 내부에 형성된다. 도 1c에 도시된 바와 같이, MIM 커패시터(44)는 전도성 층(36), 유전체 층(40), 및 전도성 층(42)에 의해 형성된다. MIM 커패시터(44)는 반도체 다이(170) 내에 형성된 아래 놓인 TVS 디바이스와 병렬 연결된다.
도 5a-5e는 TVS 다이오드와 병렬된 트렌치형 커패시터를 갖는 TVS 디바이스(200)를 형성하는 것을 도시한다. 도 5a는 기판 내에 형성되는 양극으로 도핑된 영역(204)을 갖는 n-도핑된 반도체 기판(202)을 도시한다. 도핑된 영역(204)과 기판(202)은 함께 양방향 TVS 다이오드를 형성한다. 또 다른 실시예에서 그 밖의 다른 TVS 토폴로지가 사용된다.
도 5b에서, 트렌치(210)는 기판(202) 내에 형성되는 TVS 다이오드의 측부 측면에서 형성된다. 트렌치(210)는 마스크 및 화학 에칭, 플라스마 에칭, 딥 반응성-이온 에칭(deep reactive-ion etching), 또는 그 밖의 다른 다이 에칭 방법을 이용해 형성된다. 트렌치(210)는 TVS 다이오드의 대향하는 단자 측면의 스트라이프, 복수의 원형 또는 다각형 비아, 또는 그 밖의 다른 적절한 물리 레이아웃일 수 있다. 각각의 트렌치 내 금속이 병렬로 연결될 때 트렌치(210) 내부의 기판(202)의 더 큰 전체 표면적이 총 커패시턴스를 증가시킨다. TVS 다이오드가 임의의 적합한 평면도에서 트렌치 커패시터와 공통 기판 내에 형성된다. 도 5c에서, 트렌치(210)는 절연 물질(212)로 라이닝(line)된다. 하나의 실시예에서, 절연 물질(212)은 트렌치(210) 내에서 성장되거나 트렌치 내부에 증착되는 옥사이드 층이다. 일부 실시예에서, 절연 물질(212)은 기판(202)의 상부 표면 또는 활성 표면에 걸쳐 뻗어 있어서, 기판을 차후에 형성된 금속 층으로부터 절연시킬 수 있다.
도 5d에서 폴리실리콘(214)이 트렌치(210) 내부에 증착되며, 그 후 도 5e에서 전도성 층(220-222)의 증착이 뒤 따른다. 일부 실시예에서, 절연 물질(212)이 기판(202) 위에 뻗어 있어서 기판을 전도성 층(220)으로부터 절연시킬 수 있다. 폴리실리콘(214)은 기판(202)과 함께 커패시터를 형성하고, 절연성 층(212)은 커패시터 유전체로서 동작한다. 또 다른 실시예에서, 폴리실리콘이 아닌 다른 전도성 물질이 트렌치(210) 내부에 증착되어 커패시터를 형성할 수 있다. 전도성 층(220)은 p-도핑된 영역(204) 및 n-도핑된 기판(202)에 의해 형성된 TVS 다이오드를 폴리실리콘(214)과 기판(202) 사이에 형성된 커패시터와 병렬로 연결한다.
도 6은 도 5e의 TVS 디바이스(200)의 회로도를 도시한다. 양방향 TVS 다이오드(230)는 p-도핑된 영역(204) 및 n-도핑된 기판(202)에 의해 형성된다. 폴리실리콘(214) 및 기판(202)이 전기 접촉부(220A와 220B) 사이에서 TVS 다이오드(230)와 병렬로 커패시터를 형성한다. 실리콘의 수직 영역을 이용해 TVS 디바이스(200) 내 커패시터가 형성되어, 옥사이드 라이너(liner)와 함께 폴리실리콘-충전된 트렌치를 형성할 수 있다. 아래 놓인 TVS 구조물의 커패시턴스가 TVS 커패시턴스의 비-선형성을 가리기 위한 옥사이드 커패시턴스의 큰 값을 요구할 때 트렌치형 커패시터 실시예가 유용하다. 기판(202) 내에 형성되는 아래 놓인 TVS가 p-n 접합 디바이스, 얕거나 깊은 스냅-백 특성을 보이는 디바이스, 또는 그 밖의 다른 임의의 회로의 보호 디바이스일 수 있다. 폴리실리콘(214)의 선형 커패시턴스가 TVS 다이오드(230)의 비-선형 커패시턴스를 압도하며, 이는 주변 회로와 간섭을 일으킬 수 있는 고조파를 감소시키는 데 도움이 된다.
도 7a-7b는 앞서 기재된 TVS 패키지를 전자 디바이스 내로 포함시키는 것을 도시한다. 도 7a는 전자 디바이스의 일부로서 PCB 또는 그 밖의 다른 기판(250) 상에 장착된 도 2d의 TVS 패키지(130)의 부분 횡단면을 도시한다. 범프(120)는 전도성 층(252) 상으로 리플로우되어 TVS 패키지(130)를 기판(250)으로 물리적으로 부착 및 전기적으로 연결할 수 있다. 마찬가지로 앞서 기재된 TVS 실시예들 중 임의의 것이 기판(250) 상으로 장착될 수 있다. 도 5e의 실시예의 경우, TVS 디바이스(200)는 TVS 디바이스(110)와 유사한 방식으로 전도성 층(220A 및 220B) 위에 형성된 범프 또는 또 다른 인터커넥트 구조물과 패키징된다. 일부 실시예에서, TVS 패키지(130)와 PCB(250) 사이에 접착 층이 사용된다.
반도체 다이(10)는 범프(120), 전도성 층(60), 전기 접촉부(52), 전도성 층(36) 및 전기 접촉부(32)를 통해 전도성 층(252)에 전기적으로 연결된다.
도 7b는 TVS 패키지(130)를 이용하는 전자 디바이스의 일례로서 휴대 전화기, 태블릿 컴퓨터, 또는 또 다른 모바일 디바이스(256)를 도시한다. 모바일 디바이스(256)는 오디오 신호를 입력 또는 출력하는 데 사용되는 헤드폰 잭(258)을 포함한다. 전도성 신호 트레이스(252)는 헤드폰 잭(258)을 오디오 프로세서 칩(260)으로 연결한다. 아날로그 신호가 디지털로 변환되고 중앙 처리 장치(CPU) 또는 시스템-온-칩(SoC)(262)으로 통신된다. 2개의 신호 트레이스(252)는, 단일 오디오 신호 및 접지 신호를 허용하는 헤드폰 잭(258)으로 연결되는 것으로 도시된다. TVS 패키지(130A)는 2개의 전도성 트레이스(252) 사이에 연결되어, 오디오 신호 트레이스 상의 과도 전압 스파이크를 접지 트레이스로 라우팅할 수 있다. 또 다른 실시예에서, 3개의 오디오 신호, 즉, 스테레오 출력 및 모노 마이크로폰 입력이 전송된다. 봉지재(114)에 부착된 3개의 TVS 디바이스(110)를 갖는 트리플-갱 패키지(triple-gang package)가 단일 패키지를 이용해 모든 3개의 오디오 신호를 보호하는 데 사용될 수 있다.
모바일 디바이스(256)는 또한 모바일 디바이스로 전력을 제공하는 USB 포트(266)를 포함한다. 연결된 USB 코드로부터의 전력 및 접지 신호가 전력 칩(268)으로 라우팅된다. 전력 칩(268)은 배터리 충전을 제어하고 SoC(262), 오디오 프로세서 칩(260), 및 모바일 디바이스의 그 밖의 다른 반도체 디바이스로 적절한 전력을 보장하기 위한 회로를 포함할 수 있다. TVS 패키지(130B)는 USB 포트(266)의 전력과 접지 입력 신호 트레이스(252) 사이에 연결된다. TVS 패키지(130B)는 USB 전력 입력 신호 상의 과도 전압 스파이크를 접지로 라우팅하여 모바일 디바이스(256)의 일부분을 과잉 전압 입력으로 인한 손상으로부터 보호할 수 있다.
TVS 패키지(130B)는 USB 전력 입력 신호 상의 과도 전압 스파이크를 접지로 라우팅하여, 모바일 디바이스(256)의 일부분을 과잉 전압 입력으로 인한 손상으로부터 보호할 수 있다.
TVS 패키지(130A 및 130B)는 과도 전압 스파이크를 겪을 때 패키지의 전체 커패시턴스가 실질적으로 변하지 않도록 일체 구성된 커패시터를 포함한다. 일체 구성된 커패시터의 고정된 또는 선형 커패시턴스는 TVS 다이오드의 전압-종속적 커패시턴스를 가린다. 고조파를 감소시키는 것이 모바일 디바이스 내 다양한 곳에 위치하는 복수의 안테나를 포함하는 모바일 디바이스, 가령, 휴대 전화기에서 특히 중요하다. 많은 경우, 하나 이상의 안테나가 헤드폰 잭(258) 또는 USB 포트(266) 근방에 위치하고, 따라서 포트 상의 ESD 이벤트로부터의 고조파 간섭에 특히 취약하다. 일체 구성된 MIM 또는 트렌치 커패시터를 TVS 패키지 내에 포함시키는 것이 고조파 생성을 감소시키고, 따라서 근방 안테나가 수집하는 간섭을 감소시킨다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면 이들 실시예의 수정 및 변경이 이하의 청구범위에서 제공되는 본 발명의 범위 내에 있음을 알 것이다.

Claims (15)

  1. 반도체 디바이스를 제작하는 방법으로서, 상기 방법은,
    반도체 다이 내에 형성된 과도 전압 억제(TVS: transient voltage suppression) 구조물을 포함하는 반도체 다이를 제공하는 단계 - 상기 TVS 구조물은 제1 단자 및 제2 단자를 포함함 - ,
    반도체 다이 위에 커패시터를 형성하는 단계 - 상기 커패시터를 형성하는 단계는:
    상기 반도체 다이 위에 부동태화 층을 형성하는 단계,
    커패시터의 제1 플레이트로서 동작하는 제1 전도성 층 제1 부분을 포함하는, 부동태화 층 위에 제1 전도성 층을 형성하는 단계 - 제1 전도성 층은 커패시터의 제1 플레이트를 TVS 구조물의 제1 단자로 연결함 - ,
    제1 전도 층의 제1 부분 상에만 직접 유전체 층을 형성하는 단계, 및
    상기 유전체 층 상에만 직접 제2 전도성 층을 커패시터의 제2 단자로서 형성하는 단계 - 상기 제2 전도성 층은 상기 유전체 층에 의해 상기 제1 전도성 층으로부터 물리적으로 고립됨 - 를 포함함 - ,
    상기 커패시터 위에, 상기 부동태화 층, 상기 제1 전도성 층, 상기 유전체 층, 및 상기 제2 전도성 층과 물리적으로 접촉하는 절연성 층을 형성하는 단계,
    상기 절연성 층을 통해 제1 전도성 층의 제1 부분과는 단절된 제1 전도성 층의 제2 부분으로의 제1 전도성 비아를 형성하는 단계,
    상기 절연성 층을 통해 제2 전도성 층으로의 제2 전도성 비아를 형성하는 단계,
    상기 절연성 층을 통해 제1 전도성 층의 제1부분으로 전기적으로 연결된 제1 전도성 층 제3 부분으로 제 3 전도성 비아를 형성하는 단계, 그리고
    상기 절연성 층 위에 제1 전도성 비아를 제2 전도성 비아로 연결시키는 제3 전도성 층의 제1 부분 및 제3 전도성 비아로 연결되고 제3 전도성 층의 제1 부분으로부터 차단된 제3 전도성 층의 2 부분을 형성하는 단계 - 제1 전도성 층의 상기 제2 부분, 상기 제1 전도성 비아, 상기 제3 전도성 층의 제1 부분, 및 제2 전도성 비아가 커패시터의 제2 플레이트를 TVS 구조물의 제2 단자로 연결함 - ,를 포함하는, 반도체 디바이스를 제작하는 방법.
  2. 제1항에 있어서, 제1 전도성 층은 알루미늄을 포함하고, 제2 전도성 층은 티타늄 니트라이드(TiN)를 포함하는, 반도체 디바이스를 제작하는 방법.
  3. 제1항에 있어서,
    반도체 다이의 측면 표면, 부동태화 층 측면 표면, 그리고 절연 층 측면 표면 위에 인캡슐런트를 증착하는 단계;
    제3 전도성 층의 제1 부분 상에 제1 솔더(solder) 범프를 증착하는 단계; 그리고
    제3 전도성 층의 제2 부분 상에 제2 솔더 범프를 증착하는 단계에 의해 반도체 패키지의 제1 단자와 제2 단자 사이에 병렬 연결된 TVS 구조물과 커패시터를 갖는 반도체 패키지를 형성하는 단계를 더욱 포함하는, 반도체 디바이스를 제작하는 방법.
  4. 제3항에 있어서, 프린트 회로 기판 위에 상기 반도체 패키지를 증착하는 단계; 그리고 상기 프린트 회로 기판의 접촉 패드로 제1 솔더 범프 및 제2 솔더 범프를 리플로우하는 단계를 더욱 포함하는, 반도체 디바이스를 제작하는 방법.
  5. 제1항에 있어서, 복수의 TVS 구조물을 포함하도록 반도체 패키지를 형성하는 단계를 더욱 포함하는, 반도체 디바이스를 제작하는 방법.
  6. 제1항에 있어서, 상기 TVS 구조물이 스냅-백(snap-back) 특성을 포함하는, 반도체 디바이스를 제작하는 방법.
  7. 반도체 디바이스를 제작하는 방법으로서, 상기 방법은
    반도체 다이 내에 형성되는 과도 전압 억제(TVS) 구조물을 포함하는 반도체 다이를 제공하는 단계 - TVS 구조물은 제1 단자 및 제2 단자를 포함함 - ,
    반도체 다이 위에 커패시터를 형성하는 단계 - 상기 커패시터를 형성하는 단계는
    반도체 다이 위에 커패시터의 제1 단자를 포함하는 제1 전도성 층을 형성하는 단계 - 상기 제1 전도성 층은 커패시터의 제1 단자를 TVS 구조물의 제1 단자로 연결함 - ,
    제1 전도성 층의 제1 부분 위에만 유전체 층을 형성하는 단계, 및
    커패시터의 제2 단자로서 유전체 층 상에 직접 제2 전도성 층을 형성하는 단계 - 제2 전도성 층은 유전체 층에 의해 상기 제1 전도성 층과 물리적으로 고립됨 - 을 포함함 - ,
    상기 커패시터 위에 상기 제1 전도성 층, 상기 유전체 층, 및 상기 제2 전도성 층과 물리적으로 접촉하도록 절연성 층을 형성하는 단계,
    상기 절연성 층을 관통해, 커패시터의 제1 단자와 전기적으로 절연되는 제1 전도성 층의 제2 부분까지 제1 전도성 비아를 형성하는 단계,
    상기 절연성 층을 관통해, 제2 전도성 층까지 제2 전도성 비아를 형성하는 단계,
    상기 절연성 층을 관통해, 커패시터의 제1 단자와 전기적으로 연결된 제1 전도성 층의 제3 부분까지 제3 전도성 비아를 형성하는 단계, 및
    상기 반도체 다이 위에 제3 전도성 층을 형성하는 단계 - 상기 제1 전도성 층의 제2 부분, 제1 전도성 비아, 제3 전도성 층, 및 제2 전도성 비아는 커패시터의 제2 단자를 TVS 구조물의 제2 단자로 연결함 -를 포함하는, 반도체 디바이스를 제작하는 방법.
  8. 제7항에 있어서, 반도체 다이가:
    p-도핑된 베이스 기판;
    상기 p-도핑된 베이스 기판 상에 형성된 n-도핑된 층;
    상기 n-도핑된 층 상에 형성된 붕소-니트라이드 절연 층;
    붕소-니트라이드 절연 층 위에 형성된 p-도핑된 에피택시 층; 그리고
    TVS구조물의 제1 단자와 TVS구조물의 제2 단자 사이의 반도체 다이 내에 형성된 절연 트렌치 - 상기 절연 트렌치는 상기 p-도핑된 에피택시 층, 상기 붕소-니트라이드 절연 층, 그리고 상기 n-도핑된 층을 관통하여 p-도핑된 베이스 기판 내로 완전히 연장됨 -을 포함하는, 반도체 디바이스를 제작하는 방법.
  9. 제7항에 있어서, 제3 전도성 층 위로 부동태화 층을 형성하는 단계;
    상기 부동태화 층의 제1 오프닝 내 제3 전도성 층 상에 제1 솔더 범프를 형성하는 단계; 그리고
    상기 부동태화 층의 제2 오프닝 내 제3 전도성 층 상에 제2 솔더 범프를 형성하는 단계를 더욱 포함하는, 반도체 디바이스를 제작하는 방법.
  10. 반도체 디바이스로서, 상기 반도체 디바이스는
    반도체 다이 내에 형성되는 과도 전압 억제(TVS) 구조물을 포함하는 반도체 다이 - 상기 TVS 구조물은 제1 단자 및 제2 단자를 포함함 - ,
    반도체 다이 위에 형성되는 커패시터 - 상기 커패시터는
    반도체 다이 위에 형성되는 상기 커패시터의 제1 단자를 포함하는 제1 전도성 층 - 상기 제1 전도성 층은 커패시터의 제1 단자를 TVS 구조물의 제1 단자로 연결함 - ,
    상기 제1 전도성 층의 제1 부분 위에만 형성되는 유전체 층, 및
    커패시터의 제2 단자로서 유전체 층 상에 직접 형성되는 제2 전도성 층 - 상기 제2 전도성 층은 상기 유전체 층에 의해 상기 제1 전도성 층과 물리적으로 고립됨 - 을 포함함 - ,
    상기 커패시터 위에 형성되는, 상기 제1 전도성 층, 상기 유전체 층, 및 상기 제2 전도성 층과 물리적으로 접촉하는 절연성 층,
    상기 절연성 층을 관통해, 상기 커패시터의 제1 단자와 전기적으로 절연되는 제1 전도성 층의 제2 부분까지 형성된 제1 전도성 비아,
    상기 절연성 층을 관통해, 상기 제2 전도성 층까지 형성된 제2 전도성 비아 - 상기 제1 전도성 층, 제1 전도성 비아 및 제2 전도성 비아가 상기 커패시터의 제2 단자를 TVS 구조물의 제2 단자로 연결함-,
    상기 절연성 층을 관통해, 상기 커패시터의 제1 단자에 전기적으로 연결된 제1 전도성 층의 제3 부분까지 형성된 제3 전도성 비아 및 TVS 구조물의 제1 단자,
    상기 절연성 층 위에 형성되는 제1 인터커넥트 구조물, 및
    상기 절연성 층 위에 형성되는 제2 인터커넥트 구조물
    을 포함하며, TVS 구조물과 커패시터는 제1 인터커넥트 구조물과 제2 인터커넥트 구조물 사이에 병렬로 전기적으로 연결되는, 반도체 디바이스.
  11. 제10항에 있어서, 반도체 다이가:
    p-도핑된 베이스 기판;
    상기 p-도핑된 베이스 기판 상에 형성된 n-도핑된 층;
    상기 n-도핑된 층 상에 형성된 붕소-니트라이드 절연 층;
    붕소-니트라이드 절연 층 위에 형성된 p-도핑된 에피택시 층; 그리고
    TVS구조물의 제1 단자와 TVS구조물의 제2 단자 사이의 반도체 다이 내에 형성된 절연 트렌치 - 상기 절연 트렌치는 상기 p-도핑된 에피택시 층, 상기 붕소-니트라이드 절연 층, 그리고 상기 n-도핑된 층을 관통하여 p-도핑된 베이스 기판 내로 완전히 연장됨 -을 포함하는, 반도체 디바이스.
  12. 제10항에 있어서, 상기 제1 전도성 층이 알루미늄을 포함하고, 제2 전도성 층이 티타늄 니트라이드(TiN)를 포함하는, 반도체 디바이스.
  13. 제10항에 있어서,
    병렬로 연결되는 복수의 제1 전도성 비아;
    병렬로 연결되는 복수의 제2 전도성 비아; 그리고
    병렬로 연결되는 복수의 제3 전도성 비아를 더욱 포함하는, 반도체 디바이스.
  14. 제10항에 있어서, 상기 반도체 디바이스는 함께 패키징되는 복수의 TVS 구조물을 포함하는, 반도체 디바이스.
  15. 제10항에 있어서, 기판을 포함하는 전자 디바이스를 더 포함하며, TVS 구조물과 커패시터는 제1 인터커넥트 구조물과 제2 인터커넥트 구조물을 통해 전자 디바이스의 기판으로 연결되는, 반도체 디바이스.
KR1020210063769A 2016-10-06 2021-05-18 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법 KR102418774B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201662405135P 2016-10-06 2016-10-06
US62/405,135 2016-10-06
US15/721,488 2017-09-29
US15/721,488 US10510741B2 (en) 2016-10-06 2017-09-29 Transient voltage suppression diodes with reduced harmonics, and methods of making and using
KR1020170129102A KR20180038399A (ko) 2016-10-06 2017-10-10 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170129102A Division KR20180038399A (ko) 2016-10-06 2017-10-10 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법

Publications (2)

Publication Number Publication Date
KR20210061322A true KR20210061322A (ko) 2021-05-27
KR102418774B1 KR102418774B1 (ko) 2022-07-07

Family

ID=60080593

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170129102A KR20180038399A (ko) 2016-10-06 2017-10-10 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법
KR1020210063769A KR102418774B1 (ko) 2016-10-06 2021-05-18 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170129102A KR20180038399A (ko) 2016-10-06 2017-10-10 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법

Country Status (5)

Country Link
US (1) US10510741B2 (ko)
EP (1) EP3306661B1 (ko)
KR (2) KR20180038399A (ko)
CN (1) CN107919322B (ko)
TW (1) TWI710104B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225199B2 (en) 2011-03-22 2015-12-29 Triune Ip, Llc Variable power energy harvesting system
US11276938B2 (en) 2018-01-11 2022-03-15 Semtech Corporation Single layer antenna
FR3085575B1 (fr) 2018-09-03 2021-06-18 St Microelectronics Tours Sas Boitier de puce electronique
US10892652B2 (en) 2018-12-12 2021-01-12 Semtech Corporation Adaptive ping method for wireless charging system with wide charge distance
FR3093230B1 (fr) * 2019-02-27 2023-01-06 St Microelectronics Tours Sas Boîtier de puce électronique
US11791332B2 (en) 2021-02-26 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked semiconductor device and method
CN114038902B (zh) * 2021-12-01 2022-07-01 上海镓芯科技有限公司 一种薄膜型半导体的瞬态电压抑制二极管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040071816A (ko) * 2003-02-07 2004-08-16 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
US20080310065A1 (en) * 2007-06-16 2008-12-18 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
US20110096447A1 (en) * 2009-10-22 2011-04-28 Seiko Epson Corporation Integrated circuit device and electronic apparatus
KR101041752B1 (ko) * 2011-02-01 2011-06-17 주식회사 시지트로닉스 다단형 구조의 반도체 필터 및 그 제조방법
US20150371941A1 (en) * 2013-02-28 2015-12-24 Murata Manufacturing Co., Ltd. Semiconductor device
KR20150146220A (ko) * 2014-06-23 2015-12-31 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050116276A1 (en) 2003-11-28 2005-06-02 Jing-Horng Gau Metal-insulator-metal (MIM) capacitor and fabrication method for making the same
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
SE533579C2 (sv) * 2007-01-25 2010-10-26 Silex Microsystems Ab Metod för mikrokapsling och mikrokapslar
US8120887B2 (en) * 2007-02-28 2012-02-21 Alpha & Omega Semiconductor, Ltd. MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage
US7795987B2 (en) * 2007-06-16 2010-09-14 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
JP5358974B2 (ja) * 2008-02-28 2013-12-04 ダイキン工業株式会社 フッ素化１，３−ジオキソラン−２−オンの製造方法
US7955941B2 (en) 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
US8035224B2 (en) 2008-11-14 2011-10-11 Infineon Technologies Ag Semiconductor device
US8476745B2 (en) * 2009-05-04 2013-07-02 Mediatek Inc. Integrated circuit chip with reduced IR drop
US8883559B2 (en) * 2009-09-25 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material to secure semiconductor die to carrier in WLCSP
US20110175218A1 (en) * 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
US20130026609A1 (en) * 2010-01-18 2013-01-31 Marvell World Trade Ltd. Package assembly including a semiconductor substrate with stress relief structure
US8501580B2 (en) * 2010-02-26 2013-08-06 Jerry Hu Process of fabricating semiconductor device with low capacitance for high-frequency circuit protection
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
CN203536403U (zh) 2010-08-18 2014-04-09 株式会社村田制作所 Esd保护器件
TWI459531B (zh) * 2012-04-18 2014-11-01 Jeng Jye Shau 高面積效率的電子元件及其製造方法
US20150321877A1 (en) * 2014-03-21 2015-11-12 Jorge PRATS Hose Storage Apparatus
US20160095221A1 (en) 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die
US9997510B2 (en) * 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040071816A (ko) * 2003-02-07 2004-08-16 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
US20080310065A1 (en) * 2007-06-16 2008-12-18 Alpha & Omega Semiconductor, Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
US20110096447A1 (en) * 2009-10-22 2011-04-28 Seiko Epson Corporation Integrated circuit device and electronic apparatus
KR101041752B1 (ko) * 2011-02-01 2011-06-17 주식회사 시지트로닉스 다단형 구조의 반도체 필터 및 그 제조방법
US20150371941A1 (en) * 2013-02-28 2015-12-24 Murata Manufacturing Co., Ltd. Semiconductor device
KR20150146220A (ko) * 2014-06-23 2015-12-31 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20180038399A (ko) 2018-04-16
CN107919322A (zh) 2018-04-17
TWI710104B (zh) 2020-11-11
TW201834195A (zh) 2018-09-16
EP3306661B1 (en) 2022-06-01
EP3306661A1 (en) 2018-04-11
KR102418774B1 (ko) 2022-07-07
US20180102356A1 (en) 2018-04-12
CN107919322B (zh) 2023-08-29
US10510741B2 (en) 2019-12-17

Similar Documents

Publication Publication Date Title
KR102418774B1 (ko) 고조파가 감소된 과도 전압 억제 다이오드 및 이를 제작 및 이용하는 방법
US11881476B2 (en) Semiconductor device and method of stacking semiconductor die for system-level ESD protection
US9153544B2 (en) Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
TWI623048B (zh) 使用具有基座和傳導柱的基板以形成在嵌入式晶粒封裝中的垂直互連結構的半導體裝置和方法
TWI499030B (zh) 在矽穿孔插入物中形成開放孔穴以包含在晶圓級晶片尺寸模組封裝的半導體晶粒之半導體裝置和方法
TWI579977B (zh) 使用引線架體以形成用於半導體晶粒的垂直互連的通過密封物的開口之半導體裝置和方法
CN102237281B (zh) 半导体器件及其制造方法
US8896133B2 (en) Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
US10410988B2 (en) Single-shot encapsulation
US9275877B2 (en) Semiconductor device and method of forming semiconductor package using panel form carrier
US20120187531A1 (en) Semiconductor Device and Method of Forming Shielding Layer Around Back Surface and Sides of Semiconductor Wafer Containing IPD Structure
TW201409535A (zh) 於晶圓級封裝之上使用紫外線固化導電油墨形成再佈線層的半導體裝置及方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant