JP3295092B2 - デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー - Google Patents

デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー

Info

Publication number
JP3295092B2
JP3295092B2 JP50513397A JP50513397A JP3295092B2 JP 3295092 B2 JP3295092 B2 JP 3295092B2 JP 50513397 A JP50513397 A JP 50513397A JP 50513397 A JP50513397 A JP 50513397A JP 3295092 B2 JP3295092 B2 JP 3295092B2
Authority
JP
Japan
Prior art keywords
region
punch
substrate
diode
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP50513397A
Other languages
English (en)
Other versions
JPH11509041A (ja
Inventor
ユ,ビン
フ,チェンミン
キング,ヤ−チン
ポールマン,ジェフリー・ティ
トリベディ,リタ
Original Assignee
セムテック・コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by セムテック・コーポレイション filed Critical セムテック・コーポレイション
Publication of JPH11509041A publication Critical patent/JPH11509041A/ja
Application granted granted Critical
Publication of JP3295092B2 publication Critical patent/JP3295092B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8618Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/866Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 発明の背景 1.背景の分野 本発明は半導体装置、特にデュアルベース構造を使用
する低電圧パンチスルー過渡サプレッサーに関するもの
である。
2.先行技術 5ボルト以下の供給電圧で作動するように設定された
電子回路は静電放電、誘導結合スパイクまたはその作動
環境からの他の過渡条件によって引き起こされる過電圧
状態からの損傷に対して非常に敏感である。
回路作動電圧における現象における電流の傾向は損傷
を受けることなく、回路が耐える最大の電圧において対
応する減少を示す。作動電圧が5ボルトから3.3ボルト
以下に落ちると、過渡電圧エクスカーションを5ボルト
以下にクランプする必要が出てくる。
低電圧保護に使用する最近の最も広く利用されている
装置は逆バイヤスされたp+n+ツェナーダイオードで
ある。O.M.Clark著、「Transient voltage suppressor
types and application」参照。これらの装置は5ボル
トの電圧ではよく作動するが、5ボルト以下に保持する
ようにスケールされたときは問題が出てくる。この装置
構造を使用することによって受ける2つの使用な欠点は
大きなリーク電流であり、かつまた高いキャパシタンス
である。これらの有害な特性は電力消費を増加させ、作
動する周波数を制限することになる。
低いクランピングボルテージが可能な第2の装置はn
+pn+単一ベースパンチスルーダイオードである。この
ような装置はP.J.Kannam著、「Design concepts of hig
h energy punchthrough structures」IEEE Trans.Elect
ron Devices.ED−23、no.8、pp.879−882、1976および
D.de Cogan著「The punch through diode」、Microelec
tronics、vol.8、no.2、pp20−23、1977に記載されてい
る。これらの装置は従来のpnダイオードよりもリークお
よびキャパシタンス特性が非常に改善されてはいるが、
高電流におけるクランピング特性が乏しいという欠点が
ある。これを改善しようとすると、装置は非常に大きく
なり、経済的に製造することができない。
それ故に、本発明の目的は上記先行技術の欠点のいく
つかを防止することができる低電圧過渡サプレッサーを
提供することにある。
本発明の他の目的は低いリーク電流を有する低電圧過
渡サプレッサーを提供することにある。
さらに本発明の目的は、従来の低電圧過渡サプレッサ
ーよりも低いキャパシタンスを有する低電圧過渡サプレ
ッサーを提供することにある。
本発明の他の目的は、従来の低電圧過渡サプレッサー
に比して改善された高い電流クランピング特性を有する
低電圧過渡サプレッサーを提供することにある。
発明の概要 本発明の過渡サプレッサー装置は、n+p−p+n+
パンチスルーダイオードからなる。この装置は低い電圧
でクランピングすることができ、従来の過渡サプレッサ
ーのそれよりも優れたリークおよびキャパシタンス特性
を有するものである。本発明のパンチスルーダイオード
はn+領域からなる第1領域と、上記第1領域と当接す
るp−領域からなる第2領域と、上記第2領域と当接す
るp+領域からなる第3領域と、上記第3領域と当接す
るn+領域からなる第4領域を含む。
上記n+層のピークドーパント濃度は1.5E18cm-3とす
べきである。また、上記p+層のピークドーパント濃度
は上記p−層のピーク濃度の約50〜約2000倍の範囲とす
べきである。さらに上記p−層のドーパント濃度は0.5E
14cm-3〜1.0E17cm-3間とすべきである。上記第4のn+
領域の接合深さは約0.3〜約1.5ミクロンの間とすべきで
ある。上記第3のp+領域の厚みは約0.3〜約0.2ミクロ
ンの間とすべきである。そして上記第2のp−領域の厚
みは約0.5〜約5.0ミクロンの間とすべきである。
図面の簡単な説明 Fig.1は従来のpnツェナーダイオードのドーピングプ
ロファイルを示すグラフである。
Fig.2は従来のn+パンチスルーダイオードのドーピ
ングプロファイルを示すグラフである。
Fig.3は本発明に係るパンチスルーn+p−p+n+
ダイオードの断面図を示す。
Fig.4はFig.3の本発明に係るn+p−p+n+パンチ
スルーダイオードのドーピングプロファイルを示すグラ
フである。
Fig.5は従来技術と比較した本発明に係るn+p+pn
+ダイオードの電流対電圧特性を示すグラフである。
Fig.6は従来技術と比較した本拝命に係るn+p+pn
+ダイオードのキャパシタンス対電圧特性を示すグラフ
である。
Fig.7は本発明の現在好ましい具体例に基づくトレン
チ/メサ分離型n+p−p+n+過渡サプレッサーダイ
オードの断面図である。
Fig.8a〜8gはFig.7のn+p−p+n+過渡サプレッ
サーダイオードの例示した組立工程における各選択され
た工程の完了後の断面図を示す。
Fig.9は本発明の他に現在好ましい具体例に基づく拡
散分離型n+p+pn+ダイオードの断面図を示す。
Fig.10a〜10hは拡散分離型n+p−p+n+過渡サプ
レッサーダイオードの例示された製法における各工程の
完了後の断面図を示す。
Fig.11は本発明に係るn+p−p+n+過渡サプレッ
サーダイオードのクランピング電圧対p+ドーピング密
度の関係を示すグラフである。
Fig.12は本発明に係るn+p−p+n+過渡サプレッ
サーダイオードにおけるスタンドオフ電圧対p+ドーピ
ング密度の関係を示すグラフである。
Fig.13は本発明に係るn+p−p+n+過渡サプレッ
サーダイオードにおける電流対電圧の関係を示すグラフ
である。
好ましい具体例の詳細な説明 当分野の通常の技術者であれば、本発明の次の説明は
例示的であって、制限的でないことが理解できるであろ
う。本発明の他の具体例はこのような当業者にとって容
易に想定できるものである。
逆バイヤスされたp+n+ツェナーダイオードは現在
低電圧法の装置として最も広く使用されているものであ
る。
これらの装置はほとんどおよびそれ以上の電圧で十分
に作動するが、5ボルト以下でクランピングするように
設計されるとき2つの非常な欠点、すなわち非常に高い
リーク電流と高いキャパシタンスを示すものである。Fi
g.1は典型的な低電圧pn接合装置の不純物ドーピングプ
ロファイルを示す。
n+pn+単一ベースパンチスルーダイオードは低電圧
をクランピングすることができる第2の装置である。こ
のパンチスルーダイオードのリークおよびキャパシタン
ス特性は従来のpnダイオードにより優れているが、高い
電流でクランピング特性が乏しいという欠点がある。こ
の低電圧n+pn+単一ベースパンチスルーダイオードの
ドーピングプロファイルをFig.2に示す。
Fig.3では本発明に係るn+p−p+n+パンチスル
ーダイオード10が概略断面図として示されている。この
n+p−p+n+パンチスルーダイオードは半導体基板
で構成されてよいn+領域12上に形成される。このn+
領域12の上面にはエピタキシャル成長をされたp−領域
14が形成される。このエピタキシャル層14の上面にはさ
らにp−型ドーピングが行われて、p+領域16が形成さ
れる。このエピタキシャル層の上面のn型ドーピングに
よってp+領域16の上にはn+領域18が形成される。領
域20および22が上記n+領域12およびn+領域18とそれ
ぞれ接触し、n+p−p+n+パンチスルーダイオード
装置10の電気的接触を行う。当分野における通常の技術
者であればn+領域18を形成するn−型ドーピング工程
後にもともとのエピタキシャル層14のほんの小さな領域
24がp−レベルにドープされて残ることが理解できる。
表1は上記層12、14、16および18の領域の現在好まし
い最小および最大ドーピングレベルを与える。n+層12
および18、p+層16のドーピングレベルはピークドーパ
ント濃度値(Cn+およびCp+)で示されており、p−層
14のドーピングレベルは平均値(Cp−)で示されてい
る。
表1 最小値 最大値 Cn+(n層ピーク濃度) 1.5E18cm-3 臨界なし Cp+(p+層ピーク濃度) 5.0E1xCp− 1.0E3xCp− Cp−(p−層濃度) 0.5E14cm-3 1.0E17cm-3 表2はn+領域18、p−領域16およびp+領域18の接
合深さを厚みの範囲(μm単位)で示す。表2において
は量xj1、xj2およびxj3インプラントドーピング工程後
のエピタキシャル層の厚みに沿った直線位置をいう。
表2 最小値 最大値 xj1(n+接合深さ) 0.3μm 臨界なし xj2−xj1(p+層厚み) 0.3μm 2.0μm xj3−xj2(p層厚み) 0.5μm 5.0μm 本発明に係るn+p−p+n+パンチスルーダイオー
ドの電気的特性はFig.3に示された各層のピーク濃度お
よび幅によって決定される。接合幅および濃度のかなり
広い範囲を使用して適切な装置を組み立てることができ
る。その製造は製造方法に適合するように最適化される
必要がある。
本発明に係るパンチスルーダイオードを組み立てるこ
とによって従来技術より優れた性能を有する装置を製造
することができる。このような構造のための最適ドーピ
ングポーファイルはFig.4に示されている。Fig.4は、xj
1、xj2とxj3の相対的値を示している。当分野の通常の
技術者であっては本発明に係るドーピングプロファイル
はFig.1および2に示された従来の装置のドーピングプ
ロファイルとかなり異なっていることに気付くであろ
う。
Fig.5は従来の構造および本発明の新規なn+p−p
+n+パンチスルー構造を使用して構成された7.86mm2
の活性領域を有する装置の電流対電圧特性を示す。この
最も好ましい特性は特定の作動電圧において低い電流レ
ベルを有し、かつ高い電流においてほぼ垂直なI/V特性
を有することにある。Fig.5は各装置のタイプに対して
2組の曲線を含んでいる。1つは2ボルトの作動電圧を
有する装置のものであって、もう1つは公称4ボルトの
作動電圧を有する装置に対するものである。
Fig.5から、本発明に係る新規なn+p−p+n+構
造では上記装置の作動電圧において従来のpn構造のもの
で達成されるものより4桁程度低く、従来のパンチスル
ー装置のそれよりも1桁程度低いピーク値を有すること
がわかる。重要なことは、これら本発明の装置も高電流
特性を規制することなく達成されることである。本発明
に係るパンチスルー装置の電流クランピング特性は500A
/cm2を越える電流密度まで従来のpn構造のそれとマッチ
する。また、4ボルト以下を保護するように製作された
ツェナー型装置におけるピーク電流がそのほとんど水平
なI/V特性によって示されるように許容できないほど高
いことがわかる。
Fig.6は各装置の作動電圧範囲にわたるキャパシタン
スを示す。Fig.6の試験からわかるように、従来のパン
チスルー装置および新規なn+p−p+n+構造の本発
明の装置は、上記pnダイオードのそれよりも1桁以上キ
ャパシタンス値が大きいことがわかる。本発明の装置の
この特性はより高い周波数の回線における過渡サプレッ
ション現象の保護を許容することになる。
本発明に係るn+p−p+n+パンチスルー過渡サプ
レッサーダイオードは数種の形態をとることができる。
本発明の装置の2つの例示的な形態はFig.7およびFig.9
に示されている。Fig.7では、n+p−p+n+パンチ
スルー過渡サプレッサーダイオードがトレンチアイソレ
ーション技術を使用した本発明に係る原理に従って構成
されたものが断面図で示されている。
このトレンチ/メサアイソレーション型n+p−p+
n+パンチスルー過渡サプレッサーダイオード30はn+
基板32上に形成されている。n+基板32には最大0.01Ω
cmの抵抗率を有するn型シリコンがある。p−層34はこ
のn+基板32の上面に配置される。このp−層34の上面
にはp+層36が配置される。最終的にp+層36の上面に
n+層38が配置される。トレンチ部40は層34、36および
38の周囲に配置され、基板32に至る。n+層38の上面に
はパシベーション層42が配置され、トレンチ部40内にの
み基板32に至り、層34、36および38の端部を覆ってい
る。金属コンタクト44は上記パシベーション層42に形成
された開穴に配置され、n+層38と電気的接触を形成し
ている。
本発明に係るn+p−p+n+パンチスルーダイオー
ドは通常のシリコンウェハー製作技術によって製造する
ことができる。Fig.7に示される、メサまたはトレンチ
分離型装置のためのほとんどの加工部材を収納すること
ができるように、典型的なプロセスがFig.8a〜8gに示さ
れている。当分野の通常の技術者であれば、ここに示さ
れたプロセスは、n+p−p+n+パンチスルー過渡ダ
イオードの必要な構造およびドーピングプロファイルを
形成する多数の方法があるように、制限的な意味でない
ことは容易に理解することができる。
まずFig.8aでは、Fig.7に記載されたn+p−p+n
+パンチスルー過渡サプレッサーダイオードとの出発基
板材料32が示され、0.01Ωcmの最大抵抗率を有するn型
Siである。約2〜50Ωcmの範囲の抵抗率を有するp型エ
ピタキシャル層34が通常のエピタキシャル成長技術を用
いて約2〜10μmの厚みで成長される。
次にSiO2からなり約200〜約500Åの厚みを有する酸化
物層46が、たとえば標準的な熱酸化技術によって形成さ
れる。Fig.8aはこれらの工程後の構造を示す。
Fig.8bでは、ボロンインプラントが行われ、p+領域
36が形成される。ボロンドーパントのレベルは5E12cm-3
〜3E15cm-3にあって、これは40keV〜200keVのエネルギ
ーにおいてである。その後、アニールおよびドライブイ
ン工程が約30分〜2時間、約900℃〜1100℃の温度で行
われる。Fig.8bはボロンインプラントおよびアニール工
程後の構造を示す。Fig.8bの試験からわかるように、p
−領域34は、上記エピタキシャル層の表面からのより重
いpドーピングによってp+領域36が形成されるにつれ
て、厚みが減少する。
Fig.8cでは酸化物層46が除去される。通常の酸化物エ
ッチング技術が使用される。また、他の酸化物層48がた
とえば標準的な熱酸化物技術を使用して適用され、この
酸化物層48を通してn型インプラントが行われ、または
そのようなドーパント種が40keV〜120keVのエネルギー
において1E15cm-3〜5E15cm-3の間のドープ量が与えら
れ、n+領域38を形成する。このインプラント工程後に
は拡散工程が約15分〜約60分、約850℃〜約1000℃の範
囲の温度で行われ、上記n+インプラントをドライブイ
ンさせる。Fig.8cは上記ヒ素インプラントおよびドライ
ブイン工程後であるが、酸化物層48を除去する前の構造
を示す。Fig.8cからわかるように、エピタキシャル層の
上部は上記n型インプラントによってn+領域に変換さ
れている。
Fig.8dでは、酸化物層48が通常の酸化物エッチング技
術によって除去され、トレンチホトマスク50が通常のホ
トリソグラフ技術を使用してn+領域38の上面に適用さ
れる。このトレンチ40はその後エッチング工程によって
形成され、このエッチングは通常の化学的、すなわちRI
Eエッチング技術であって、アイソレーションすなわち
0.5μmを与えるに十分な深さ上記基板内に行われる。F
ig.8dはトレンチマスキングおよびエッチング工程後の
トレンチマスク50除去前の構造を示す。
Fig.8eでは、ホトマスク50が除去され、パシベーショ
ン層42がLPCVD酸化物のような材料からなるが、均等な
付着工程において800℃以下の温度で行われ、n+領域3
8の上面に形成され、トレンチ部40内に至る。その後、
コンタクト開口54を有するコンタクトホトマスク52が上
記ペシベーション層42の表面に適用される。次に上記パ
シベーション層42内に通常のエッチング工程を使用して
コンタクト開口56が形成され、n+領域38の表面をクリ
アーにする。Fig.8eはコンタクトマスキングおよびエッ
チング工程後でコンタクトホトマスク52除去前の構造を
示す。
Fig.8fでは、コンタクトホトマスク52が除去され、パ
シベーション層42の表面にバリヤー金属層58が形成さ
れ、コンタクト開口54に至り、n+領域38と電気的接触
を形成する。バリヤー層58はチタンまたはチタンタング
ステンのような材料であって、約500〜1000Åの範囲の
厚みを有するもので形成されてよい。金属層60がアルミ
ニウムのような材料からなり、20,000Åの範囲の厚みを
有するが、上記バリヤー層58上に形成される。バリヤー
金属層58および金属層60はともにFig.7の装置の金属コ
ンタクト44を形成している。
次に、金属マスク62が金属層60の表面上に通常のホト
リソグラフ技術を用いて形成される。この金属層および
バリヤー層はその後通常のエッチング技術によって区画
される。Fig.8fはバリヤー金属層および金属層の形成区
画後で、金属マスク62の除去前の構造を示す。
Fig.8gでは、金属マスク62が除去され、上記基板上で
バッククラインド工程が行われ、約0.012"公称厚みまで
研磨される。また上記基本のコンタクトとして金属層64
を形成するためにバックメタライゼション工程が使用さ
れる。使用されるアッセンブリ技術を適合するすべての
低オーミック工程は使用されてよい。Fig.8gは上記バッ
ククラインドおよびバックメタライゼション工程後の構
造を示す。
Fig.9には本発明の装置の製造に適する他の構造が示
されている。この具体例はボロンインプラント工程前に
n+分離マスクおよび拡散工程が付加され、トレンチマ
スク/エッチング工程が除去されて製造することができ
る。この具体例を示す以下の図面では、Fig.7の具体例
と態様する構造の同一部材には同一参照番号使用されて
いる。
Fig.9では、n+p−p+n+パンチスルー過渡サプ
レッサーダイオード70はn+基板32上に製造される。Fi
g.7の具体例と同様に、n+基板32は0.01Ωcm抵抗率を
有するn型シリコンである。第9図では、n+p−p+
n+パンチスルー過渡サプレッサーダイオード70はp−
層34が上記n+基板32上の上面の区画された領域に配置
される。p+層36は上記p−層34の上面の区画された領
域に配置される。最終的に、n+層38が上記p+層36の
上面の区画された領域に配置される。トレンチ分離42が
あえて、Fig.9の具体例では、領域34の領域に配置され
て、下方にn+基板32を合体するアイソレーション拡散
部72を含む。上記n+層38の上面にはパシベーション層
42が配置され、アイソレーション拡散部72まで延びる。
このパシベーション層42に形成された開口内にメタルコ
ンタクト44が配置され、n+層38と電気的接触を行う。
Fig.9に示された装置の具体例では、Fig.8a〜8gに示
されたプロセスと同様のプロセスを使用して製造するこ
とができる。Fig.7の装置構造とFig.9の装置構造との主
要な差異はトレンチアイソレーションを使用することに
よりブランケットインプラントプロセスが使用できる一
方、Fig.9の装置構造では領域34、36および38を形成す
るためにマスクされたインプラントを必要とするところ
にある。
Fig.10a〜10hでは、Fig.9のn+p−p+n+パンチ
スルー過渡サプレッサーダイオード70の製造工程を例示
する。まず10aでは、Fig.9のn+p−p+n+パンチス
ルー過渡サプレッサーダイオードのための出発基板材料
32がn型Siであって、最大抵抗率0.01Ωcmである。p−
型エピタキシャル層34は約2〜50Ωcmの範囲の抵抗率を
有し、通常のエピタキシャル成長技術を使用して約2〜
9μmの厚みに成長させる。Fig.10aはこのエピタキシ
ャル成長工程後の構造を示す。当分野の通常の技術者で
あれば、この地点まではFig.7およびFig.9の具体例を作
るために使用されるプロセスが同一であることがわか
る。
Fig.10bでは、酸化物層74およびアイソレーションイ
ンプラントマスク76が上記エピタキシャル層34の表面に
適用され、n+アイソレーションインプラント78がリン
を使用して40keV〜80keVのエネルギーで1E15〜約5E15の
濃度のインプラントがアイソレーションインプラントマ
スク76の開口80〜82を介して形成される。このインプラ
ントはその後約30〜約120分間、約1100℃〜約1200℃の
温度でドライブインされる。Fig.10bはアイソレーショ
ンインプラント78の形成後、アイソレーションインプラ
ントマスク76および酸化物層74を除去する前の構造を示
す。
Fig.10cでは、酸化物層46がSiO2からなり、約200〜約
500Åの厚みを有するもので、たとえば標準的な熱酸化
技術によって形成される。この酸化物層46の表面にはp
+インプラントマスク84が適用され、p+インプラント
マスク84の開口86を介してボロンインプラントが行わ
れ、p+領域36が形成される。Fig.7の具体例のよう
に、ボロンドーパントのレベルは5E12cm-3〜3E15cm-3
範囲(40keV〜200keVのエネルギーにおいて)であって
よい。アニールおよびドライブイン工程がその後約30分
〜約2時間、約900℃〜約1100℃の範囲の温度で行われ
る。Fig.10cはボロンインプラントおよびアニール工程
後のp+インプラントマスク84および酸化物層46を除去
する前に構造を示す。
Fig.10dでは、p+インプラントマスク84および酸化
物層46が通常の酸化物エッチング技術によって除去され
る。他の酸化物層48がたとえば標準的な熱酸化技術を用
いて適用され、そして通常のホトリソグラフ技術を使用
して酸化物層48の表面にはp+インプラントマスク86が
適用される。p−型インプラントが上記p+インプラン
トマスク86および酸化物層48の開口88を通して行われ、
約40KEV〜約120KEVのエネルギーにおいて約1E15cm-3〜5
E15cm-3ドープ量となり、n+領域38が形成される。こ
のインプラント工程後にはn+拡散工程が約15〜約60
分、850℃〜1000℃の温度で行われ、上記n+インプラ
ントをドライブインさせる。Fig.10dはリンインプラン
トおよびドライブイン工程後で、n+インプラントマス
ク86および酸化物層48を除去する前の構造を示す。
Fig.10gではホトマスク86および酸化物層48が除去さ
れ、LPCVDのような材料でパシベーション層42が800℃以
下の温度において等価な付着技術によって形成され、上
記n+領域38表面に形成される。パシベーションマスク
88はパシベーション層42の表面に適用され、それを区画
し、通常の酸化物エッチング工程を使用してパシベーシ
ョン層を区画する。Fig.12はパシベーション層区画エッ
チング後のパシベーションマスク88除去前の構造を示
す。
Fig.10fではパシベーションマスク88が除去されて、
コンタクト開口54を有するコンタクトホトマスク52がパ
シベーション層42表面に適用される。次にパシベーショ
ン層には、通常のエッチング工程を使用してコンタクト
開口56を形成し、n+領域38の表面をクリヤーにする。
Fig.10fはコンタクトマスキングおよびエッチング工程
後のコンタクトマスク52の除去前の構造を示す。当分野
における通常の技術者であれば、パシベーションマスク
88およびコンタクトマスク56は同一のマスクであって、
これらの工程を合体できることを理解できる。
Fig.10gでは、コンタクトホトマスク52が除去され、
バリヤー金属層58がパシベーション層42表面を覆い、コ
ンタクト開口54内に至り、n+領域38と電気的接触を行
う。バリヤー層58はチタンまたはチタンタングステンの
ような材料で約500〜約1000Åの厚みを有する。金属層6
0はアルミニウムの材料からなり、20,000Åの範囲の厚
みを有してバリヤー層58上に形成される。バリヤー金属
層58および金属層60はともにFig.7の装置の金属コンタ
クト44を形成する。
次に金属マスク62が金属層60の表面に通常のホトマス
ク技術を用いて形成される。この金属層およびバリヤー
層はその後通常のエッチング技術により区画される。Fi
g.10gはバリヤー金属層および金属層の形成区画後で、
金属マスク62の除去前の構造を示す。
Fig.10hでは、金属マスク62が除去され、バックグラ
インド工程が基板上で行われ、その厚みが約0.012"公称
厚みにまで研磨される。基板の裏側のコンタクトととし
て使用するために金属層64を形成するためにバックメタ
ライゼーション工程が使われる。使用されるアッセンブ
リ技術と適合するすべての低オーミックプロセスは使用
されてよい。Fig.10hはバックグラインドおよびバック
メタライゼーション工程後の完成した構造を示す。
表3のデータは本発明に係るn+p−p+n+パンチ
スルーダイオード過渡サプレッサー装置を現実に組み立
てる時に使用されるプロセスパラメータの具体例であっ
て、表4は得られる物理的パラメータを示し、表5は電
気的パラメータを示す。
表3 プロセスパラメータ ボロン・インプラント(p+) 5E14cm-2 90keV ボロン・ドライブ 70分 1040℃ リン・インプラント 1E15 80keV n+ドライブ 15分 900℃ 表4 物理的測定値 xj1 0.6μm xj2 1.2μm xj3 1.9μm Cn+ 2.0E19cm3 Cp+ 1.0E17cm3 Cp 1.8E15cm3 表5 電気的特性 BV at 0.1A/cm2 3.9V to 4.0V Ir at 80%of BV(スタンドオフ電圧) 3E−3A/cm2 1,500a/cm2におけるクランプ電圧 4.3V 0Vにおけるキャパシタンス 400−450pF 表3、4および5に示される特性は他のプロセス条件
を推定する基礎とすることができる。Fig.11、12および
13はプロセスパラメータの関数として装置特性の変形を
例示するものである。これらの図面におけるデータは実
験により十分に実証されていないが、この出願の出願時
における実証試験のものである。
Fig.11は本発明に係るn+p−p+n+過渡サプレッ
サーダイオードのための装置クランピング電圧対p+ド
ーピング密度の関係を示す曲線である。この4つの曲線
は1E14、5E14、1E15および1.5E15(cm3単位)のボロン
ドーピング密度を示す。Fig.12は本発明に係るn+p−
p+n+過渡サプレッサーダイオードのスタンドオフ電
圧対p+ドーピング密度との関係を示す曲線である。ス
タンドオフ電圧はBVの80%に等しい。4つの曲線は1E1
4、5E14、1E15および1.5E15(cm3単位)のp+領域にお
けるボロンドーピング密度を示す。
Fig.13は本発明のn+p−p+n+過渡サプレッサー
ダイオードの利点を示すもので電流対電圧の関係を示す
グラフである。Fig.13は本発明に係るp−およびp+領
域のドーピング差異における効果を示す。この3つの曲
線は1E16、5E17および2E17(cm3単位)のp+領域のp
+ドーピング密度を示す。各ケースにおいて、上記p−
領域のp−ボロンドーピング密度は1E15である。1E16の
p+ドーピング密度を示す曲線、p−領域のそれの10倍
であって、従来のパンチスルー装置に挙動に近づく挙動
を示す。Fig.13から100の比率は最適な特性を与え、そ
してこの比率を変えることによってクランピング特性に
劇的な効果を与えることがわかる。現在では、この比率
が上記所望の特性を達成する重要な役割を果たしている
が、この所望の結果は層厚みのような他の制限に一部従
属するものであってもよいと考えている。本発明に示す
具体例および適用は、当分野における専門技術者にとっ
ては発明的な概念から逸脱することなく多くの変形を行
うことができることは明らかである。それ故、この発明
は添付に請求の範囲の精神を除いて制限されるものでな
い。
フロントページの続き (72)発明者 キング,ヤ−チン アメリカ合衆国94709カリフォルニア州 バークレー、ミルビア・ストリート・ ナンバー1、1634番 (72)発明者 ポールマン,ジェフリー・ティ アメリカ合衆国93012カリフォルニア州 カマリロ、グレンサイド・レイン 11370番 (72)発明者 トリベディ,リタ アメリカ合衆国78413テキサス州 コー パス・クリスティ、サウス・ステイプル ズ・ストリート・ナンバー435、6635番 (58)調査した分野(Int.Cl.7,DB名) H01L 29/861

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項1】n+領域からなる第1領域と、 上記第1領域と当接するp−領域からなる第2領域と、 上記第2と当接するp+領域からなる第3領域と、 上記第3領域と当接するn+領域からなる第4領域から
    なるパンチスルーダイオード過渡サプレッション装置。
  2. 【請求項2】上記第1および第4領域が1.5E18cm-3のピ
    ークドーパント濃度を有し、上記第3領域が上記第2領
    域のドーパント濃度の50〜2000倍のピークドーパント濃
    度を有し、上記第2領域は0.1E14cm-3〜1.0E17cm-3のド
    ーパント濃度を有する請求項1記載のパンチスルーダイ
    オード過渡サプレッション装置。
  3. 【請求項3】上記第4領域が0.3μmより大きな接合深
    さを有し、上記第3領域が0.3μm〜2.0μmの間の厚み
    を有し、上記第2領域が0.5μm〜5.0μmの間の厚みを
    有する請求項2記載のパンチスルーダイオード過渡サプ
    レッション装置。
  4. 【請求項4】n+基板と、 上記n+基板の上面に配置されるp−領域と、 上記p−領域の上面に配置されるp+領域と、 上記p+領域の上面に配置されるn+領域からなるパン
    チスルーダイオード過渡サプレッション装置。
  5. 【請求項5】上記基板および上記n+領域が1.5E18cm-3
    のピークドーパント濃度を有し、上記p+領域が上記p
    −領域のドーパント濃度の50〜2000倍のピークドーパン
    ト濃度を有し、上記p−領域が0.5E14cm-3〜1.0E17cm-3
    のドーパント濃度を有する請求項4記載のパンチスルー
    ダイオード過渡サプレッション装置。
  6. 【請求項6】上記n領域が0.3μmより大きい接合深さ
    を有し、上記p+領域が0.3μm〜2.0μmの間の厚みを
    有し、上記p−領域が0.5μm〜5.0μmの間の厚みを有
    する請求項5記載のパンチスルーダイオード過渡サプレ
    ッション装置。
  7. 【請求項7】n+基板と、 上記n+基板の上面に配置されるp−領域と、 上記p−領域の上面に配置されるp+領域と、 上記p+領域の上面に配置されるn+領域と、 上記p+領域、上記p−領域、上記p+領域および上記
    n+領域の外方端部に配置され、上記n+基板内に延び
    るアイソレーショントレンチ部と、 上記n+領域の上部上面を覆い、上記アイソレーション
    トレンチ部にまで延び、上記n+基板と接触するパシベ
    ーション層を備え、該パシベーション層は上記n+領域
    の上面にかかるコンタクト開口を含んでおり、 さらに上記パシベーション層の上を覆い、上記コンタク
    ト開口内に配置されて上記n+領域と電気的接触を行う
    第1金属コンタクトを備え、 さらにまた上記n+基板と電気的接触を行う第2の金属
    コンタクトを有するダイオード過渡サプレッション装
    置。
  8. 【請求項8】上記基板および上記n+領域が1.5E18cm-3
    のピークドーパント濃度を有し、上記p+領域が上記p
    −領域のドーパント濃度の50〜2000倍のピークドーパン
    ト濃度を有し、p−領域が0.5E14cm-3〜1.0E17cm-3のド
    ーパント濃度を有する請求項4〜7記載のパンチスルー
    ダイオード過渡サプレッション装置。
  9. 【請求項9】上記n+領域が0.3μmより大きい接合深
    さを有し、上記p+領域が0.3μm〜2.0μm間の厚みを
    有し、上記p−領域が0.5μm〜5.0μmの厚みを有する
    請求項5〜8記載のパンチスルーダイオード過渡サプレ
    ッション装置。
  10. 【請求項10】パンチスルーダイオード過渡サプレッシ
    ョン装置を製造するにあたり、 第1および第2面を有するn+基板を用意する工程と、 上記基板の第1面にp−エピタキシャル層を成長させる
    工程と、 上記エピタキシャル層の上方部分にその上面を通してイ
    ンプラントしてp+領域を形成する工程と、 上記エピタキシャル層のp+領域の上方部においてその
    上面を通してインプラントしてn+領域を形成する工程
    と、 上記エピタキシャル層を取り巻くトレンチを形成し、該
    トレンチを上記基板にまで延ばす工程と、 上記エピタキシャル層の上方にパシベーション層を形成
    し、上記トレンチへ延ばす工程と、 上記エピタキシャル層のn+領域の上面を露出させるた
    めに上記パシベーション層を貫通してコンタクト開口を
    形成する工程と、 上記パシベーション層の上面に金属コンタクトを形成
    し、上記コンタクト開口において上記エピタキシャル層
    のn+領域の上面と電気的に接触させる工程と、 上記基板の第2面をバックグラインドしてその基板を所
    望の厚みに減少させる工程と、 上記基板の第2面上で導電性コンタクトを形成する工程
    とからなる製造方法。
  11. 【請求項11】パンチスルーダイオード過渡サプレッシ
    ョン装置を製造するにあたり、 第1面および第2面を有するn+基板を用意する工程
    と、 上記基板の第1面にp−エピタキシャル層を成長させる
    工程と、 上記エピタキシャル層の活性層を区画するためにn+ア
    イソレーションボーダ領域を形成する工程と、 上記エピタキシャル層のp+領域の上方部分にその上面
    を通してインプラントしてn+領域を形成する工程と、 上記エピタキシャル層を覆うパシベーション層を形成
    し、上記アイソレーションボーダ領域に延ばす工程と、 上記エピタキシャル層のn+領域の上面を露出させるた
    めに上記パシベーション層を貫通するコンタクト開口を
    形成する工程と、 上記パシベーション層の上面に導電性コンタクトを形成
    し、上記コンタクト開口において上記エピタキシャル層
    のn+領域の上面と電気的に接触させる工程と、 上記基板の第1面のバックグラインドさせ、所望の厚み
    に減少させる工程と、 上記基板の第2面において導電性コンタクトを形成する
    工程とからなる製造方法。
  12. 【請求項12】上記第4領域の上面の上方に配置された
    パシベーション層を含む請求項1記載のパンチスルーダ
    イオード過渡サプレッション装置。
  13. 【請求項13】上記p−領域、上記p+領域及び上記第
    4領域のn+領域の外方端部に配置され、上記第1領域
    のn+領域内に延びるアイソレーション領域を含む請求
    項12記載のパンチスルーダイオード過渡サプレッション
    装置。
  14. 【請求項14】上記パシベーション層が上記p−領域と
    上記p+領域の外方端部では上記第1領域の上面の上方
    に配置され、上記第4領域のn+領域の上面に通ずるコ
    ンタクト開口を有する請求項12パンチスルーダイオード
    過渡サプレッション装置。
  15. 【請求項15】上記第1及び第4領域が、1.5E18cm-3
    ピークドーパント濃度を有し、上記第3領域が上記第2
    領域のドーパント濃度の50〜2000倍のピークドーパント
    濃度を有し、上記第2領域は0.5E14cm-3〜1.0E17cm-3
    ドーパント濃度を有する請求項12記載のパンチスルーダ
    イオード過渡サプレッション装置。
  16. 【請求項16】上記第4領域が0.3μmより大きい接合
    深さを有し、上記第3領域が0.3μm〜2.0μm間の厚み
    を有し、上記第2領域が0.5μm〜5.0μmの間の厚みを
    有する請求項15記載のパンチスルーダイオード過渡サプ
    レッション装置。
  17. 【請求項17】上記p−領域、上記p+領域及び上記第
    4領域のn+領域の外方端部に配置され、上記第1領域
    のn+領域内に延びるアイソレーション領域を含む請求
    項1記載のパンチスルーダイオード過渡サプレッション
    装置。
JP50513397A 1995-06-30 1996-06-03 デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー Expired - Fee Related JP3295092B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/497,079 1995-06-30
US08/497,079 US5880511A (en) 1995-06-30 1995-06-30 Low-voltage punch-through transient suppressor employing a dual-base structure
PCT/US1996/008545 WO1997002606A1 (en) 1995-06-30 1996-06-03 Low-voltage punch-through transient suppressor employing a dual-base structure

Publications (2)

Publication Number Publication Date
JPH11509041A JPH11509041A (ja) 1999-08-03
JP3295092B2 true JP3295092B2 (ja) 2002-06-24

Family

ID=23975376

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50513397A Expired - Fee Related JP3295092B2 (ja) 1995-06-30 1996-06-03 デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー

Country Status (5)

Country Link
US (2) US5880511A (ja)
EP (1) EP0840943B1 (ja)
JP (1) JP3295092B2 (ja)
DE (1) DE69625815T2 (ja)
WO (1) WO1997002606A1 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60030059T2 (de) * 1999-04-08 2007-03-29 Koninklijke Philips Electronics N.V. Durchbruchsdiode und verfahren zur herstellung
ATE393478T1 (de) 2000-02-15 2008-05-15 Nxp Bv Durchbruchsdiode und verfahren zur herstellung
FR2815472B1 (fr) * 2000-10-13 2003-03-21 St Microelectronics Sa Diac planar
FR2815473B1 (fr) * 2000-10-13 2003-03-21 St Microelectronics Sa Diac planar symetrique
US6633063B2 (en) 2001-05-04 2003-10-14 Semiconductor Components Industries Llc Low voltage transient voltage suppressor and method of making
US6600204B2 (en) * 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
US6489660B1 (en) 2001-05-22 2002-12-03 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices
US7384854B2 (en) * 2002-03-08 2008-06-10 International Business Machines Corporation Method of forming low capacitance ESD robust diodes
US6784520B2 (en) * 2002-04-18 2004-08-31 Matsushita Electric Industrial Co., Ltd. Semiconductor devices constitute constant voltage devices used to raise internal voltage
US6781161B1 (en) 2003-04-09 2004-08-24 Teccor Electronics, Lp Non-gated thyristor device
US7244970B2 (en) 2004-12-22 2007-07-17 Tyco Electronics Corporation Low capacitance two-terminal barrier controlled TVS diodes
EP1866970A1 (en) * 2005-03-22 2007-12-19 University College Cork-National University of Ireland, Cork A diode structure
US20060216913A1 (en) * 2005-03-25 2006-09-28 Pu-Ju Kung Asymmetric bidirectional transient voltage suppressor and method of forming same
US7655990B2 (en) * 2006-06-15 2010-02-02 System General Corp. Voltage-clipping device with high breakdown voltage
JP2008172165A (ja) * 2007-01-15 2008-07-24 Toshiba Corp 半導体装置
US7576370B2 (en) * 2007-04-20 2009-08-18 California Micro Devices Low operating voltage electro-static discharge device and method
US7943959B2 (en) * 2007-08-28 2011-05-17 Littelfuse, Inc. Low capacitance semiconductor device
US7638816B2 (en) * 2007-08-28 2009-12-29 Littelfuse, Inc. Epitaxial surge protection device
US7538395B2 (en) * 2007-09-21 2009-05-26 Semiconductor Components Industries, L.L.C. Method of forming low capacitance ESD device and structure therefor
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US7666751B2 (en) * 2007-09-21 2010-02-23 Semiconductor Components Industries, Llc Method of forming a high capacitance diode and structure therefor
US7842969B2 (en) * 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
US7955941B2 (en) * 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
KR100936644B1 (ko) 2008-10-06 2010-01-14 (주) 알에프세미 반도체 소자 및 그 제조방법
US7812367B2 (en) * 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
US8445917B2 (en) * 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
US8288839B2 (en) * 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
FR2960097A1 (fr) * 2010-05-11 2011-11-18 St Microelectronics Tours Sas Composant de protection bidirectionnel
US8384126B2 (en) 2010-06-22 2013-02-26 Littelfuse, Inc. Low voltage PNPN protection device
FR2963983B1 (fr) * 2010-08-18 2012-09-07 St Microelectronics Tours Sas Composant de protection bidirectionnel dissymetrique
US8557654B2 (en) * 2010-12-13 2013-10-15 Sandisk 3D Llc Punch-through diode
CN102142370B (zh) * 2010-12-20 2013-01-23 杭州士兰集成电路有限公司 一种在p+衬底上制备低压二极管芯片的方法及其结构
CN102194894B (zh) * 2011-05-06 2013-01-02 杭州杭鑫电子工业有限公司 一种抗电浪涌低压保护硅二极管及其制备方法
US8530902B2 (en) * 2011-10-26 2013-09-10 General Electric Company System for transient voltage suppressors
DE102011056515B4 (de) * 2011-12-16 2023-12-07 Tdk Electronics Ag Elektrisches Bauelement und Verfahren zur Herstellung eines elektrischen Bauelements
US8730629B2 (en) 2011-12-22 2014-05-20 General Electric Company Variable breakdown transient voltage suppressor
CN103367393B (zh) * 2012-03-28 2016-04-13 上海华虹宏力半导体制造有限公司 瞬态电压抑制器件及制造工艺方法
US9337178B2 (en) 2012-12-09 2016-05-10 Semiconductor Components Industries, Llc Method of forming an ESD device and structure therefor
US8987858B2 (en) 2013-03-18 2015-03-24 General Electric Company Method and system for transient voltage suppression
US20140284659A1 (en) * 2013-03-21 2014-09-25 Bourns, Inc. Transient Voltage Suppressor, Design and Process
US9997507B2 (en) * 2013-07-25 2018-06-12 General Electric Company Semiconductor assembly and method of manufacture
US10103540B2 (en) 2014-04-24 2018-10-16 General Electric Company Method and system for transient voltage suppression devices with active control
TWI563627B (en) 2014-06-13 2016-12-21 Richtek Technology Corp Transient voltage suppression device and manufacturing method thereof
US9806157B2 (en) * 2014-10-03 2017-10-31 General Electric Company Structure and method for transient voltage suppression devices with a two-region base
KR102076374B1 (ko) 2014-11-18 2020-03-03 매그나칩 반도체 유한회사 Esd 장치 및 그 제조 방법
FR3029686A1 (fr) * 2014-12-08 2016-06-10 St Microelectronics Tours Sas Dispositif radiofrequence protege contre des surtensions
WO2016159962A1 (en) * 2015-03-31 2016-10-06 Vishay General Semiconductor Llc Thin bi-directional transient voltage suppressor (tvs) or zener diode
US9653617B2 (en) 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor
TWI580002B (zh) * 2015-08-26 2017-04-21 立錡科技股份有限公司 暫態電壓抑制元件及其製造方法
US10217733B2 (en) 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
US10431697B2 (en) 2015-09-25 2019-10-01 Rohm Co., Ltd. Bi-directional Zener diode having a first and second impurity regions groups formed in surface portion of a substrate and a first electrode electrically connected to at least one first impurity regions, and not connected from at least another one
US10535648B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc TVS semiconductor device and method therefor
TWI724256B (zh) * 2017-11-24 2021-04-11 源芯半導體股份有限公司 暫態電壓抑制器
JP7121570B2 (ja) 2018-07-18 2022-08-18 ローム株式会社 双方向ツェナーダイオードおよび双方向ツェナーダイオードの製造方法
US10930637B2 (en) 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
CN113314411A (zh) * 2021-06-08 2021-08-27 深圳技术大学 低结电容瞬时电压抑制二极管的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3555372A (en) * 1969-01-02 1971-01-12 Jearld L Hutson Semiconductor bilateral switching device
US4017882A (en) * 1975-12-15 1977-04-12 Rca Corporation Transistor having integrated protection
JPS5346285A (en) * 1976-10-08 1978-04-25 Hitachi Ltd Mesa type high breakdown voltage semiconductor device
JPS5691478A (en) * 1979-12-26 1981-07-24 Hitachi Ltd Manufacture of punch-through type diode
US4602267A (en) * 1981-02-17 1986-07-22 Fujitsu Limited Protection element for semiconductor device
JPS5860576A (ja) * 1981-10-06 1983-04-11 Mitsubishi Electric Corp ツエナ−ダイオ−ド
JPS6126267A (ja) * 1984-07-16 1986-02-05 Rohm Co Ltd 双方向性ツエナ−ダイオ−ド
US4631562A (en) * 1985-05-31 1986-12-23 Rca Corporation Zener diode structure
JPS6272163A (ja) * 1985-09-26 1987-04-02 Toshiba Corp 半導体装置
JPH06126267A (ja) * 1992-10-14 1994-05-10 Toshiba Corp 厨芥処理装置
US5528064A (en) * 1994-08-17 1996-06-18 Texas Instruments Inc. Structure for protecting integrated circuits from electro-static discharge

Also Published As

Publication number Publication date
DE69625815D1 (de) 2003-02-20
EP0840943A1 (en) 1998-05-13
US5880511A (en) 1999-03-09
EP0840943B1 (en) 2003-01-15
DE69625815T2 (de) 2003-10-30
JPH11509041A (ja) 1999-08-03
WO1997002606A1 (en) 1997-01-23
US6015999A (en) 2000-01-18

Similar Documents

Publication Publication Date Title
JP3295092B2 (ja) デュアルベース構造を使用する低電圧パンチスルー過渡サプレッサー
US6602769B2 (en) Low-voltage punch-through bi-directional transient-voltage suppression devices and methods of making the same
US6858510B2 (en) Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
JP3413250B2 (ja) 半導体装置及びその製造方法
US6875650B2 (en) Eliminating substrate noise by an electrically isolated high-voltage I/O transistor
US5539237A (en) Schottky diode with guard ring
US11222782B2 (en) Self-aligned implants for silicon carbide (SiC) technologies and fabrication method
US5940700A (en) Method for fabricating a semiconductor diode with BCD technology
US6884686B2 (en) Method of manufacturing and structure of semiconductor device with floating ring structure
KR100956241B1 (ko) 공핍가능한 콜렉터 컬럼을 가진 바이폴라 방법 및 구조
USRE38608E1 (en) Low-voltage punch-through transient suppressor employing a dual-base structure
EP0233202A1 (en) MANUFACTURE OF A SEMICONDUCTOR DEVICE WITH BURIAL OXIDE.
US5089427A (en) Semiconductor device and method
JP3468571B2 (ja) 半導体装置
US6894318B2 (en) Diode having a double implanted guard ring
US20030062572A1 (en) Transistor with bottomwall/sidewall junction capacitance reduction region and method
KR100218689B1 (ko) 비씨디 소자의 제조 방법
KR100281106B1 (ko) 이에스디보호회로및그제조방법
DE102021115825A1 (de) Feldstoppgebiet enthaltende halbleitervorrichtung
KR940010913B1 (ko) 고내압 바이폴라 트랜지스터 및 그 제조방법
US20040079992A1 (en) Transistor with bottomwall/sidewall junction capacitance reduction region and method

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090405

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090405

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100405

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees