KR100218689B1 - 비씨디 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지털 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PSA를 이용한 고집적도, 고주파용 PSA소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이과정에서 VDMOS의 on- 저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.

Description

비씨디(BCD) 소자의 제조 방법
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 최근 수요가 급증하는 자동 추진력(Automotive power) IC 및 직류/직류 변환기(DC/DC converter) 등의 고주파 고내압 정보통신 시스템 구현을 위한 스마트(smart) IC 용 바이폴라-CMOS-DMOS(Bipolar-CMOS-DMOS : 이하 BCD라 함) 소자의 제조 방법에 관한 것이다.
종래의 BCD 기술을 제1도을 참조하여 설명하면 다음과 같다. 제1도는 종래의 BCD 소자의 구조를 도시한 단면도로서, 도시된 바와 같이 주로 디지털 회로에서 적용되는 CMOS 소자와 전력 소자인 측면 이중 확산 MOS(Lateral Double Diffused MOS : 이하 LDMOS라 함), 그리고 아날로그 소자로 바이폴라 NPN, PNP 소자로 구성되어 있으며, 대부분이 이중 매몰층(7)(19) 및 접합 격리(Junction isolation)(27) 기술을 사용하고 있고 단일 트랜치 소자 격리 기술도 일부 사용하고 있다. 여기서 접합 격리 및 싱크(sink)확산시 과도한 측면 확산으로 인해 직접도에 불리하며, 아날로그와 양립하는 디지털 회로용 고성능 바이폴라 소자 구조 개선 및 고집적 전력 소자 기술, 기생 저항 특성 감소에 대한 연구 개발은 아직 미흡한 실정이다.
따라서, 본 발명은 아날로그 회로에서 주로 적용되는 바이폴라 소자의 응용범위를 극대화하기 위하여 고내압 아날로그 소자와 디지털용 다결정 실리콘 자기 정렬(Polisilicon Self-Aligned : 이하 PSA라 함) 바이폴라 소자를 단일 칩(one-chip)에 구현하고, 고성능 수직 이중 확산 MOS(Vertical Double Diffused MOS : 이하 VDMOS라 함)의 드레인 전극을 기판이 아닌 평판위에서 배선하도록 함으로써 집적화를 용이하게 하는데 그 목적이 있다. 아울러 이중 트렌치 격리공정을 적용함으로써 각종 기생 저항 저항 및 집적도를 향상시켰으며 싱크(sink) 확산 고정을 도입하여 저항 특성 감소(특히 VDMOS)를 구현하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 실리콘 기판 상부이 선택된 영역에 매몰층 및 웰 영역을 형성한 후 전체 구조상부에 마스크를 형성하는 단계와, 상기 마스크를 이용하여 트렌치 영역을 형성하여 소자를 접지 및 격리시킨 후 전체 구조 상부에 게이트 산화막을 형성하는 단계와, 바이폴라 소자의 깊은 콜렉터, VDMOS의 깊은 드레인 및 PSA 소자의 얕은 베이스를 형성하는 단계와, 전체 구조 상부에 다결정 실리콘과 산화막을 적층하고 이를 이용하여 PSA 바이폴라 소자의 에미터 및 MOS 소자의 게이트 영역을 확정하는 단계와, NMOS 소자의 LDD 형성, PMOS의 소스-드레인 형성, LDMOS 및 VDMOS의 p+영역을 형성하는 단계와, 측면 산화막을 이용하여 각 영역을 분리하고 PSA 바이폴라 소자의 에미터 및 비활성 베이스 영역, NMOS, LDMOS, VDMOS 소자의 소스-드레인 영역를 형성하는 단계와, 각 소자의 전극을 형성하는 단계로 이루어진 것을 특징으로 한다.
제1도는 종래의 BCD소자의 구조를 도시한 단면도.
제2a도 내지 2g도는 본 발명에 따른 BCD 소자의 제조 방법을 순서적으로 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판(silicon substrate) 2 : 필드 산화막(field oxide)
3 : 게이트 산화막(gate oxide)
4 : n+제3다결정 실리콘(n+poly silicon)
5 : 트렌치 측면 산화막(trench side-wall oxide)
6 : 트렌치 p+접지(trench p+ground), 제1및 제2다결정실리콘
7 : n+매몰층(burried layer) 8 : 에피층(epitaxial layer)
9 : p-웰(p-well) 10 : n+싱크 확산(n+sink diffusion)
11 : 바이폴라 p-베이스(p-base)
12 : PMOS 소스-드레인 접합(PMOS source-drain junction)
13 : NMOS 소스-드레인 접합(NMOS source-drain junction)
14 : p+제4다결정 실리콘(p+polysilicon)
15 : 에미터 및 게이트 보호 산화막(emitter gate protection oxide)
16 : 측면 산화막(side-wall space oxide)
17 : n-LDD(n-light doped diffusion)
18 : 보호 산화막(passivation oxide) 19 : p+매몰층(burried layer)
20 : 금속 전극(metal electrode)
21 : 트렌치 마스킹 제1산화막(trench masking lst oxide)
22 : 트렌치 마스킹 제1질화막(trench masking lst nitride)
23 : 트렌치 마스킹 제2산화막(trench masking 2nd oxide)
24 : 이중 트렌치 영역(double trench area)
25 : 바이폴라 비활성 베이스 접합(bipolar nonactive base junction)
26 : 바이폴라 에미터 접합(bipolar emitter junction)
27 : 접합 격리(junction isolation)
본 발명에서는 소자 격리 및 직접도 향상을 위한 이중 트렌치 공정 기술을 사용하였으며, p-웰(well)을 베이스 영역으로 하는 고내압 아날로그 바이폴라 소자 구조를 제안하였다. 또한, 아날로그/디지탈 겸용 PSA 바이폴라 소자 구현을 위한 double-poly 공정 기술 및 얕은 접합 깊이 형성 기술, VDMOS 소자의 접적화 용이성을 위한 n+매몰층 기술, 직렬 저항 감소를 위한 이중 트렌치 공정 기술과 싱크(sink) 확산 기술, 고내압 아날로그 바이폴라 소자 및 고속 디지털용 PSA 바이폴라 소자, 고내압 LDMOS 소자, 대전류용 VDMOS 소자, 그리고 CMOS 소자의 단일 칩(one-chip)화 기술을 제안하였다.
이하, 본 발명을 첨두된 도면을 참조하여 상세히 설명하기로 한다.
제2a도 내지 제2g도는 본 발명에 따른 BCD 소자의 제조 방법을 순서적으로 도시한 단면도이다.
제2a도는 고내압 바이폴라 소자와 고주파 PSA 소자, VDMOS 소자의 콜렉터 및 드레인 영역으로 사용되는 매몰층(7)의 형성과 NMOS, LDMOS, VDMOS의 p-웰(well)(9) 형성, 웰을 깊은(deep) 베이스로 사용하는 고내압 바이폴라 소자를 형성한 단면도이다. 도시된 바와 같이 P형 실리콘 기판(1) 상부에 비소(As) 이온을 주입하여 웨이퍼 전면의 선택된 영역, 즉 HV-NPN 바이폴라 트랜지스터, 고주파 PSA 소자 및 VDMOS가 형성될 부분에 3um 이상의 n+매몰층(n+burried layer)(7)을 형성한다. n+매몰층(n+burried layer)(7) 상부에 수 um 두께로 인(P)을 도오핑하여 n-에피층(8)을 성장한다. n-에피층(8)을 성장하고, p-웰(well)(9) 마스크 작업후 붕소(B) 이온을 약 1E13/㎠ 정도로 주입하고 2단 확산(drive-in) 작업을 수행하여 p-웰(9)을 형성한다. p-웰(9)은 HV-NPN 바이폴라 트랜지스터의 선택된 영역, NMOS의 선택된 영역, LDMOS의 선택된 영역, VDMOS의 선택된 영역에 형성한다. p-웰(9)을 형성한 다음 소자 격리을 위한 전단계로서 전체 구조 상부에 500Å 두께의 제1산화막(21), 2000Å두께의 제1질화막(22), 1um 두께의 제2산화막(23)를 순차적으로 형성한다. 제2산화막(23) 상부에 레지스터를 도포하고 사진 작업 및 식각 작업을 수행한 후 레지스터를 제거한다. 식각 작업시 n-에피층(8)이 노출되도록 한다.
제2b도는 트랜치 소자 격리 및 필드 문턱 전압(Threshold Voltage : 이하 Vt 라 함) 조절, 게이트 산화막 성장, Vt조정이 이루어진 BCD 소자의 단면도이다. 제거되고 남은 제1산화막(21)/제1질화막(22)/제2산화막(23)을 마스크층으로 사용하여 N-에피층(7)을 실리콘 기판(1) 상부까지 건식식각하여 정의된 트렌치 영역(24)을 형성한다. 형성된 트랜치 영역(24)에 습식산화(wet oxidation)를 수행하여 측면 산화막(5)을 형성한다. 그 다음 바이폴라 소자와 VDMOS 소자 영역을 제외한 나머지 소자 영역, 즉 NMOS, PMOS, LDMOS에 대하여 마스크 작업을 통한 선별적인 하부(bottom) 산화막에 반응성 이온 식각(Reactive Ion Etch; RIE)작업을 수행한다. 이어서 동시에 소자 격리 및 트랜지스터를 접지할 목적으로 수직으로 형성된 트랜치 영역(24)에 5000Å 두께의 제1다결정 실리콘(도시 안됨)을 적층하고 920℃에서 제1다결정 실리콘에 붕소(B)를 도오핑한다. 그리고 적층된 제1다결정 실리콘 상부에 9000Å 두께의 제2다결정 실리콘(도시 안됨)을 적층하고 925℃ 내지 1000℃사이에서 열처리하여 트렌치 접지(6)를 형성한다. 트랜치 영역(24)을 제외한 다른 부분에 있는 제1및 제2다결정 실리콘을 제거하기 위해서 제1질화막(22)이 노출될 때까지 제1및 제2다결정 실리콘과 제2산화막(23)을 래핑(lapping)방법으로 제거한다. 래핑에 의해 손상된 제1질화막(22)을 습식식각으로 제거하고 다시 LPCVD 방법으로 1200Å 두께의 제2질화막(도시 안됨)을 적층한다. 활성 영역을 마스크 작업한 다음 건식식각 방법으로 n-에피층(8) 표면을 식각한다. 이어서 필드 영역의 반전(inversion)방지를 위해 붕소(B) 이온을 약 4E14/㎠정도로 주입한 후 6500Å 두께의 필드 산화막(2)을 열산화 방법으로 성장시켜 소자격리를 완료한다. 그 다음 활성 영역 부분의 제2질화막(도시 안됨)과 제1산화막(21)을 습식식각한 후 1000℃에서 200Å의 게이트 산화막(3)을 실리콘 기판 전면에 성장시킨다. MOS 영역의 Vt 조정을 위하여 마스크 작업없이 웨이퍼 전면에 붕소(B) 이온을 5E11/㎠으로 주입시킨다.
제2c도는 콜렉터 싱크(sink) 확산 영역(10)과 베이스(11) 형성 과정을 도시한 단면도이다. 먼저 바이폴라 소자의 콜렉터 영역 및 VDMOS 의 드레인 영역을 사진작업으로 정의하여 게이트 산화막(3)을 습식식각한 후, 바이폴라 소자의 콜렉터가 형성될 영역 및 VDMOS의 드레인이 형성될 영역에 인(P) 이온을 120KeV 이상의 높은 에너지에서 4E15/㎠로 주입하여 n+싱크(sink) 영역(10)을 형성한다. 콜렉터의 직렬저항 감소 및 VDMOS의 on-저항 감소를 위하여 950℃에서 싱크(sink) 확산 공정을 수행한다. 그 다음 바이폴라 소자의 활성 베이스(11) 영역 형성을 위하여 베이스 영역를 사진전사한 후 게이트 산화막(3)을 습식식각으로 제거하고 붕소(B) 이온을 30KeV에서 5E13/㎠로 주입한다.
제2d도는 에미터 및 게이트가 형성된 단면도이다. 제3다결정 실리콘(4)을 LPCVD 방법을 사용하여 3000Å 두께로 적층하고 제3다결정 실리콘(4) 상부에 비소(As)이온을 80KeV의 에너지에서 2E16/㎠로 주입한다. 다음으로 LPCVD 방법으로 3000Å 두께의 보호 산화막(15)을 형성하고 감광막을 도포한 후 게이트 및 에미터 영역을 확정한다. 확정된 게이트 및 에미터 영역을 제외한 나머지 영역의 감광막을 제거하여 마스크를 형성한다. 형성된 마스크를 사용하여 사진전사 작업을 수행한 후 보호 산화막(15) 및 제3다결정 실리콘(4)을 순서대로 건식식각한다.
제2e도는 NMOS의 LDD(17) 형성 및 PMOS의 소스-드레인 영역(12) 형성, LDMOS 와 VDMOS의 p+영역을 형성한 단면도이다. p+소스-드레인 마스크를 사용하여 사진 작업한 후 고내압용 바이폴라 소자 및 PMOS, LDMOS, VDMOS 소자 등에 붕소(B) 이온을 5E15/㎠ 양으로 주입한다. n+소스-드레인 마스크를 사용하여 재차 사진작업을 하고, 인(P) 이온을 1E13/㎠의 도즈량으로 주입하여 LDD(17)를 형성시킨다.
제2f도는 PSA 바이폴라 소자의 에미터, 비활성 베이스 영역 형성 및 NMOS, LDMOS, VDMOS 소자의 소스-드레인을 형성한 단면도이다. 먼저 전극간의 격리를 위하여 측면 산화막(16) 공정이 선행된다. LPCVD 방법으로 3000Å의 산화막을 도포한 후 건식식각 함으로써 전극간의 격리가 이루어지도록 한 다음 n+소스-드레인 사진 작업 공정에 의하여 고내압 소자의 에미터 영역(26), NMOS, LDMOS, VDMOS 소자의 소스-드레인 영역(13)이 확정된다. 확정된 영역에 비소(As) 이온을 7E15/㎠의 도즈량으로 주입한 후 PSA 바이폴라 소자의 베이스 전극 형성을 위하여 다결정 실리콘(14)을 3000Å 두께로 도포한 후 붕소(B) 이온을 웨이퍼 전면에 5E15/㎠ 도즈량으로 주입시킨다. p+제4다결정 실리콘(14) 마스크를 사용한 사진작업 공정에 이어 건식식각 공정을 행하므로써 불필요한 부분을 제거하게 되어 비활성 베이스 전극이 형성되게 된다. 그 다음으로 접촉점 형성(contact)을 위한 7000Å 정도의 보호 산화막(18) 도포 과정과 950℃에서의 열처리 공정이 수행된다.
제2g도는 공정이 완료된 고주파, 고내압 BCD 소자의 단면도이다. 위에서 설명된 열처리 공정에 이어 접촉점 사진작업을 두단계에 걸쳐 건식식각과 습식식각 방법으로 수행한다. 그 다음 금속층으로 500Å의 TiW 와 8000Å의 AlSi(1%)를 스퍼터링하고 필요없는 부분을 제거하여 금속 배선(20)을 형성한다.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과가 있다. 첫째 고주파용 바이폴라 소자 구조의 직류/직류 변환기(DC/DC converter)를 집적회로에 적용할 수 있으며, 둘째 고주파/고전류 특성을 갖는 바이폴라 소자를 아날로그/디지탈 집적회로에 적용할 수 있다. 셋째 VDMOS 드레인 전극의 수평배선을 통한 집적화 구현이 가능하며, 넷째 이중 트렌치 구조 구현에 의한 직접도 향상 및 바이폴라 소자의 고속 스위칭, VDMOS 소자의 on-저항 특성을 개선할 수 있다.

Claims (14)

  1. 실리콘 기판 상부의 선택된 영역에 매몰층 및 웰 영역을 형성한 후 전체 구조상부에 마스크를 형성하는 제1단계와, 상기 마스크를 이용하여 이중 트렌치 영역을 형성하여 소자를 접지 및 격리시킨 후 전체 구조 상부에 게이트 산화막을 형성하는 제2단계와, 바이폴라 소자의 깊은 콜렉터, VDMOS의 깊은 드레인 및 PSA 소자의 얕은 베이스를 형성하는 제3단계와, 전체 구조 상부에 다결정 실리콘과 산화막을 적층하고 이를 이용하여 PSA 바이폴라 소자의 에미터 및 MOS 소자의 게이트 영역을 확정하는 제4단계와, NMOS 소자의 LDD형성, PMOS의 소스-드레인 형성, LDMOS 및 VDMOS의 p+영역을 형성하는 제5단계와, 측면 산화막을 이용하여 각 영역을 분리하고 PSA 바이폴라 소자의 에미터 및 비활성 베이스 영역, NMOS, LDMOS, VDMOS 소자의 소스-드레인 영역을 형성하는 제6단계와, 각 소자의 전극을 형성하는 제7단계로 이루어진 것을 특징으로 하는 비씨디(BCD)소자의 제조 방법.
  2. 제1항에 있어서, 상기 제1단계는 실리콘 기판 상부의 선택된 영역에 매몰층을 형성하는 단계와, 상기 매몰층이 형성된 실리콘 기판 상부에 에피층을 형성하는 단계와, 상기 에피층 상부에 제1산화막, 제1질화막 및 제2산화막을 순차적으로 형성하는 단계와, 상기 제2산화막 상부에 레지스터를 도포하고 선택된 영역에 사진 작업을 수행한 후 상기 제2산화막, 제1질화막 및 제1산화막을 식각하여 마스크를 형성하는 단계로 이루어진 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  3. 제2항에 있어서, 상기 매몰층은 3um 이상의 두께로 형성하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  4. 제2항에 있어서, 상기 매몰층은 고내압 바이폴라 트랜지스터, 고주파 PSA 소자 및 VDMOS 가 형성될 부분에 형성하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  5. 제2항에 있어서, 상기 웰 영역은 붕소 이온을 주입하고 2단 확산 공정을 수행하여 형성하는 것을 특징으로 하는 비씨디(BCD)소자의 제조 방법.
  6. 제2항에 있어서, 상기 웰 영역은 고내압 바이폴라 트랜지스터, NMOS, LDMOS 및 VDMOS의 선택된 영역에 형성하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제2단계는 마스크를 사용하여 에피층을 실리콘 기판 상부까지 식각하여 트렌치 영역을 형성하는 단계와, 상기 트랜치 영역에 측면 산화막을 형성하는 단계와, 상기 트렌치 영역의 선택된 부분의 하부 산화막에 반응성 이온 식각 작업을 수행하는 단계와, 전체 구조 상부에 제1및 제2다결정 실리콘을 적층하고 제2다결정 실리콘을 열처리하여 트렌치 접지를 형성하는 단계와, 상기 제1및 제2다결정 실리콘, 제2산화막 및 제1질화막을 제거한 후 제2질화막을 적층하는 단계와, 에피층 표면을 식각한 후 필드 영역의 반전 방지를 위해 이온을 주입하고 필드 산화막을 성장시키는 단계와, 선택된 영역의 제2질화막 및 제1산화막을 제거한 후 전체 구조 상부에 게이트 산화막을 성장하는 단계와, 전체 구조 상부에 문턱 전압 조정을 위한 이온을 주입하는 단계로 이루어진 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  8. 제7항에 있어서, 상기 제1및 제2다결정 실리콘과 제2산화막을 래핑방법으로 제거하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  9. 제1항에 있어서, 상기 제3단계는 바이폴라 소자의 콜렉터 영역 및 VDMOS 소자의 드레인 영역을 사진작업으로 정의하여 게이트 산화막을 식각하는 단계와, 바이폴라 소자의 콜렉터가 형성될 영역 및 VDMOS의 드레인이 형성될 영역에 이온을 주입하여 싱크 영역을 형성하는 단계와, 상기 싱크 영역에 확산 공정을 수행하는 단계와, 바이폴라 소자의 베이스 영역를 사진전사한 후 게이트 산화막을 습식식각으로 제거하고 이온을 주입하여 활성 베이스 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  10. 제1항에 있어서, 상기 제4단계는 전체 구조 상부에 제3다결정 실리콘을 적층하는 단계와, 상기 제3다결정 실리콘상부에 이온을 주입하는 단계와, 상기 이온이 주입된 제3다결정 실리콘 상부에 보호 산화막을 형성하는 단계와, 상기 보호 산화막 상부에 게이트 및 에미터 영역의 형성을 위한 마스크를 형성하는 단계와, 상기 마스크를 이용하여 사진전자 작업을 수행한 후 보호 산화막 및 제3다결정 실리콘을 식각하는 단계로 이루어진 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  11. 제1항에 있어서, 상기 제5단계는 p+소스-드레인 마스크를 사용하여 사진작업한 후 고내압용 바이폴라 소자 및 PMOS, LDMOS, VDMOS 소자에 이온을 주입하는 단계와, 상기 이온 주입을 수행한 후 n+소스-드레인 마스크를 사용하여 사진작업을 하고 이온을 주입하여 LDD를 형성하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
  12. 제1항에 있어서, 상기 제6단계는 산화막을 도포한 후 건식식각하여 측면산화막을 형성하는 단계와, 상기 측면 산화막을 형성한 후 고내압 소자의 에미터 영역, NMOS, LDMOS, VDMOS 소자의 소스-드레인 영역을 확정하는 단계와, 상기 확정된 영역에 이온을 주입한 후 제4다결정 실리콘을 도포하는 단계와, 전체 구조 상부에 이온을 주입하는 단계와, 상기 제4다결정 실리콘의 선택된 영역을 제거하여 비활성 베이스 전극을 형성하는 단계와, 전체 구조 상부에 보호 산화막을 형성한 후 열처리 공정을 수행하는 것을 특징으로 하는 비씨디(BCD)소자의 제조 방법.
  13. 제1항에 있어서, 상기 제7단계는 열처리 공정을 실시한 후 접촉점 사진 작업을 실시하는 단계와, 상기 접촉점 사진 작업 후 금속층을 형성한 후 패터밍하여 전극을 형성하는 단계로 이루어진 것을 특징으로 하는 비씨디(BCD)소자의 제조 방법.
  14. 제13항에 있어서, 상기 금속층은 TiW와 Si가 1% 포함된 AlSi으로 형성하는 것을 특징으로 하는 비씨디(BCD) 소자의 제조 방법.
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