FR3029686A1 - Dispositif radiofrequence protege contre des surtensions - Google Patents

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Erwan Bruno
Abdelali Zaid
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STMicroelectronics Tours SAS
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Abstract

L'invention concerne un dispositif comprenant des composants radiofréquences passifs (46) constitués à partir de portions de couches métalliques (48) séparées par des couches isolantes (50) traversées par des vias (54) et reposant sur la face supérieure d'un substrat isolant (30), dans lequel des îlots (32A, 32B) en un matériau semiconducteur (34) s'étendent dans le substrat isolant à partir de sa face supérieure, des composants actifs étant formés dans ces îlots.

Description

1 DISPOSITIF RADIOFREQUENCE PROTEGE CONTRE DES SURTENSIONS Domaine La présente demande concerne un dispositif comprenant des circuits radiofréquences comportant des composants passifs constitués à partir de portions de couches métalliques séparées par des couches isolantes traversées par des vias, les composants radiofréquences passifs étant associés à des circuits de protection contre des surtensions. La présente demande concerne également un procédé de fabrication d'un tel dispositif. Exposé de l'art antérieur Pour protéger contre des surtensions, par exemple contre des décharges électrostatiques (ESD - "ElectroStatic Discharge"), un circuit radiofréquence comprenant des composants passifs tels que des condensateurs ou des inductances, il est classique de connecter un circuit de protection en parallèle sur ce circuit radiofréquence. La figure 1 représente sous forme de bloc un circuit radiofréquence 1 tel qu'un filtre et un exemple de circuit de protection contre des surtensions 3. Les circuits 1 et 3 sont connectés en parallèle entre une borne IN et une borne GND. Le circuit de protection 3 comprend une diode 5 connectée en parallèle avec un ensemble d'une diode 7 et d'une diode de protection 9 connectées en série. L'anode 11 et la cathode 13 de 3029686 2 la diode 5 sont reliées respectivement à la borne IN et à la borne GND. La cathode 15 et l'anode 17 de la diode 7 sont reliées respectivement à la borne IN et à l'anode 19 de la diode 9, la cathode 21 de la diode 9 étant reliée à la borne GND. 5 En fonctionnement, un signal radiofréquence dont la tension nominale varie entre une tension négative et une tension nulle est appliqué entre les bornes IN et GND, la borne GND étant à un potentiel nul. S'il survient, sur la borne IN, une surtension négative dépassant la somme de la tension de seuil de la diode 7 10 et de la tension d'avalanche de la diode de protection 9, les diodes 7 et 9 deviennent passantes. S'il survient, sur la borne IN, une surtension positive dépassant la tension de seuil de la diode 5, la diode 5 devient passante. Les polarisations des diodes 5, 7 et 9 du circuit de 15 protection 3 seront toutes inversées dans le cas où la tension nominale du signal radiofréquence est positive. Il existe divers dispositifs associant des circuits de protection contre des surtensions à des circuits radiofréquences comprenant des composants passifs. Dans certains dispositifs, les 20 circuits radiofréquences sont formés sur une première puce en un matériau isolant et les circuits de protection sont formés dans une deuxième puce en un matériau semiconducteur. Dans d'autres dispositifs, les circuits radiofréquences sont formés dans des couches isolantes reposant sur un substrat semiconducteur, et les circuits de protection sont formés dans ce substrat. Un inconvénient de ces autres dispositifs est que, en fonctionnement, des ondes radiofréquences rayonnent dans le substrat semiconducteur et y produisent une dissipation d'énergie liée par exemple à l'apparition de courants de Foucault.
Il serait donc souhaitable de disposer d'un dispositif comprenant des circuits radiofréquences passifs protégés contre des surtensions qui pallie les inconvénients des dispositifs existants.
3029686 3 Résumé Ainsi, un mode de réalisation prévoit un dispositif comprenant des composants radiofréquences passifs constitués à partir de portions de couches métalliques séparées par des couches 5 isolantes traversées par des vias et reposant sur la face supérieure d'un substrat isolant, dans lequel des îlots en un matériau semiconducteur s'étendent dans le substrat isolant à partir de sa face supérieure, des composants actifs étant formés dans ces îlots.
10 Selon un mode de réalisation, un circuit de protection contre des surtensions est constitué à partir d'au moins certains des composants actifs. Selon un mode de réalisation, les composants actifs sont connectés aux composants radiofréquences passifs.
15 Selon un mode de réalisation, la résistivité du substrat isolant est supérieure à 103 Q.cm. Selon un mode de réalisation, une couche d'oxyde de silicium sépare le substrat du matériau semiconducteur des îlots. Selon un mode de réalisation, le substrat est en verre.
20 Selon un mode de réalisation, le matériau semiconducteur des îlots est faiblement dopé d'un premier type de conductivité et comprend une couche fortement dopée du deuxième type de conductivité disposée sur les bords et le fond de chaque îlot, le matériau semiconducteur d'au moins un des îlots comprenant en 25 outre une région fortement dopée du deuxième type de conductivité s'étendant à partir du sommet de cet îlot, et une région fortement dopée du premier type de conductivité en contact, au fond de cet îlot, avec la couche fortement dopée du deuxième type de conductivité.
30 Selon un autre aspect, on prévoit un procédé de fabrication d'un dispositif comprenant les étapes successives suivantes : a) graver une première face d'un substrat semiconducteur dopé d'un premier type de conductivité de sorte que le substrat semiconducteur présente des saillies ; b) former une couche dopée du deuxième type de conductivité sur la première face 3029686 4 du substrat semiconducteur ; c) disposer un substrat isolant recouvrant et épousant la première face du substrat semiconducteur ; d) éliminer par gravure aplanissante le substrat semiconducteur jusqu'à sa première face de sorte qu'il demeure 5 dans le substrat isolant des îlots semiconducteurs correspondant auxdites saillies ; et e) former des composants radiofréquences passifs en déposant et en gravant des couches isolantes et des couches métalliques sur la face aplanie. Selon un mode de réalisation, entre l'étape d) et 10 l'étape e), une région dopée est formée dans au moins un îlot. Selon un mode de réalisation, avant l'étape a), une autre région dopée est formée dans le substrat semiconducteur à un emplacement correspondant à une saillie. Selon un mode de réalisation, les conditions de gravure 15 de l'étape a) sont choisies pour que les saillies aient des flancs inclinés. Brève description des dessins Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de 20 réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, décrite précédemment, représente un circuit radiofréquence connecté à un circuit de protection contre des surtensions ; 25 la figure 2 est une vue en coupe représentant schéma- tiquement un mode de réalisation d'un exemple de dispositif comprenant des composants radiofréquences passifs protégés contre des surtensions ; et les figures 3A à 3E sont des vues en coupe schématiques 30 illustrant des étapes successives d'un exemple de procédé de fabrication du dispositif de la figure 2. Description détaillée De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses 35 figures ne sont pas tracées à l'échelle.
3029686 5 Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position et d'orientation tels que les termes "au-dessus", "supérieur", "inférieur", "incliné", "fond", "sommet", etc., il est fait référence à l'orientation des 5 éléments visés dans les figures concernées. Sauf indication contraire, le terme "sensiblement" signifie "à 10% près", et de préférence à "5% près". La figure 2 est une vue en coupe représentant schématiquement un mode de réalisation d'un exemple de dispositif 10 comportant un circuit radiofréquence associé à un circuit de protection contre des surtensions. Le dispositif comprend un substrat isolant 30 dans lequel des îlots, deux îlots 32A et 32B dans cet exemple, s'étendent à partir de la surface supérieure du substrat 30 sur 15 une profondeur limitée. On appelle ici "substrat isolant" un substrat dont la résistivité est supérieure à 103 Q.cm. Les îlots 32A et 32B sont en un matériau semiconducteur 34 faiblement dopé de type P (P-). Le matériau semiconducteur 34 comprend une couche 36 fortement dopée de type N (Nt) disposée 20 sur les bords et le fond de chaque îlot. Comme cela est représenté en figure 2, le matériau semiconducteur 34 peut être séparé du matériau du substrat 30 par une couche isolante optionnelle 38 telle qu'une couche d'oxyde de silicium. Dans cet exemple, le matériau semiconducteur 34 de l'îlot 32A comprend en outre une 25 région 40 fortement dopée de type P (P+) en contact, au fond de cet îlot, avec une portion de la couche 36, et une région 42 fortement dopée de type N (Nt) s'étendant à partir du sommet de l'îlot. De plus, le matériau semiconducteur 34 de l'îlot 32B comprend une région 44 fortement dopée de type P (P+) s'étendant 30 à partir de sa surface supérieure. Ainsi, les jonctions entre la région 42 (Nt) et le matériau 34 (P-) de l'îlot 32A, entre la couche 36 (Nt) et la région 40 (P+) de l'îlot 32A, et entre la couche 36 (Nt) et le matériau 34 (P-) de l'îlot 32B constituent respectivement des diodes 7, 9 et 5 d'un circuit de protection 35 contre des surtensions du type de celui représenté en figure 1.
3029686 6 Le dispositif comprend également un circuit radiofréquence 1 comportant des composants passifs 46 constitués à partir de portions de couches métalliques 48 séparées par des couches isolantes 50, l'ensemble des couches isolantes 50 reposant 5 sur la surface supérieure du substrat 30. Le circuit radiofréquence 1 peut être un filtre constitué d'inductances, de condensateurs, et/ou de résistances. Des plots IN et GND sont formés au niveau de la surface supérieure de l'ensemble des couches isolantes 50. Dans les couches isolantes 50, des plots 10 52, des vias 54 et des portions de couches métalliques 48 connectent le filtre 1, les diodes 5, 7 et 9, et les plots IN et GND de la façon décrite en relation avec la figure 1, une partie seulement de ces connexions étant représentée en figure 2. Ainsi, dans cet exemple, le plot IN est connecté à la couche 36 de l'îlot 15 32A et à la couche 36 de l'îlot 32B, et le plot GND est connecté à la région 42 de l'îlot 32A et à la région 44 de l'îlot 32B. A titre d'exemple, chaque îlot pénètre dans le substrat isolant 30 sur une profondeur pouvant être comprise entre 10 et 20 pin, par exemple sur une profondeur égale à 15 gm. Comme cela 20 est représenté en figure 2, les îlots 32A et 32B ont de préférence des flancs inclinés, le sommet de chaque îlot étant plus large que le fond de cet îlot. Les flancs inclinés des îlots permettent de faciliter certaines étapes de fabrication du dispositif de la figure 2 qui sont décrites ci-après en relation avec les figures 25 3A à 3E. En vue de dessus, non représentée, le contour de chaque îlot peut avoir la forme d'un rectangle, d'un carré ou d'un cercle. Dans ce dernier cas, le diamètre du cercle est par exemple compris entre 20 et 50 gm, et peut être égal à 30 gm. La distance séparant deux îlots successifs est de préférence supérieure à 200 gm.
30 Du fait que les îlots sont éloignés les uns des autres, le substrat isolant 30 comprend de grandes portions dépourvues d'îlots et les composants radiofréquences passifs 46 sont formés au-dessus de ces portions du substrat 30. Il en résulte que les ondes radiofréquences rayonnant dans le substrat 30 n'induisent 35 pas de courants de Foucault dans le substrat. Du fait que le 3029686 7 substrat 30 est isolant, il n'y a pas de couplage capacitif parasite entre ce substrat et des lignes métalliques 48 séparées de ce dernier par une couche isolante 50. Les figures 3A à 3E sont des vues en coupe illustrant 5 schématiquement des étapes successives d'un mode de réalisation d'un procédé de fabrication du dispositif de la figure 2. En figure 3A, une région 40 fortement dopée de type P (P+) est formée dans un substrat 56 en un matériau semiconducteur faiblement dopé de type P (P-). La région 40 (P+) s'étend à partir 10 de la surface supérieure du substrat 56. En vue de dessus, non représentée, la région 40 a de préférence une forme et des dimensions sensiblement égales à celles du fond d'un îlot du type de ceux représentés en figure 2. En fonction du ou des composants actifs que l'on souhaite réaliser, la région 40 est optionnelle 15 et/ou d'autres régions dopées peuvent être formées. En figure 3B, la surface supérieure du substrat semiconducteur 56 est gravée pour former des saillies, deux saillies 32A et 32B étant visibles dans la figure. Après gravure, la région 40 (P+) est située au niveau du sommet de la saillie 32A. De 20 préférence, les conditions de gravure de la surface supérieure du substrat 56 sont choisies pour que les saillies 32A et 32B aient des flancs inclinés. En figure 3C, une couche 36 fortement dopée de type N (N+) est formée sur la surface supérieure du substrat semi- 25 conducteur 56. A titre d'exemple, la couche 36 est formée par implantation d'atomes dopants, cette implantation étant facilitée par les flancs inclinés des saillies 32A et 32B. La couche 36 peut aussi être formée par diffusion à partir d'un verre comprenant des atomes dopants. Une couche isolante optionnelle 38 telle 30 qu'une couche d'oxyde de silicium peut être formée sur la surface supérieure du substrat semiconducteur 56, sur la couche 36 (N+). La couche d'oxyde de silicium 38 est par exemple formée par dépôt chimique en phase vapeur à une température inférieure à 600°C, par exemple à 450°C, pour ne pas affecter les concentrations en 3029686 8 atomes dopants au niveau de la jonction N+/P+ entre la couche 36 et la région 40. En figure 3D, un substrat isolant 30 est disposé sur toute la surface supérieure du substrat semiconducteur 56 de sorte 5 que le substrat isolant 30 épouse la surface supérieure du substrat semiconducteur 56. Selon un premier mode de réalisation, le substrat isolant 30, par exemple un substrat de silicium non dopé, est préalablement gravé pour que la forme de sa surface inférieure 10 soit complémentaire de celle de la surface supérieure du substrat semiconducteur 56. Dans ce cas, lors de l'assemblage des substrats 30 et 56, l'alignement entre ces substrats est facilité par les flancs inclinés des saillies 32A et 32B. Lors de l'assemblage, une colle peut être utilisée pour assurer la stabilité mécanique 15 de l'assemblage. Selon un autre mode de réalisation, du verre fondu à bas point de fusion (à une température inférieure à 600°C) est coulé sur la surface supérieure du substrat semiconducteur 56 pour y former le substrat isolant 30. Dans ce cas, l'étape décrite en 20 relation avec la figure 3C consistant à former la couche isolante 38 peut être omise. En figure 3E, l'assemblage des substrats 30 et 56 est retourné et le substrat semiconducteur 56 est retiré par gravure aplanissante jusqu'à la surface supérieure du substrat isolant 25 30. Les saillies 32A et 32B du substrat semiconducteur 56 deviennent alors des îlots 32A et 32B s'étendant dans le substrat isolant 30 à partir de sa surface supérieure. Dans cet exemple, des étapes supplémentaires de dopage sont effectuées pour former une région 42 fortement dopée de type N (Nt) dans l'îlot 32A, et 30 une région 44 fortement dopée de P (P+) dans l'îlot 32B. On obtient ainsi des îlots 32A et 32B identiques à ceux décrits en relation avec la figure 2. Des étapes non illustrées de dépôt et de gravure de couches isolantes et de couches métalliques sur la surface 35 supérieure du substrat isolant 30 permettent de former des 3029686 9 composants radiofréquences passifs 46 et des liaisons électriques entre ces composants passifs et des bornes des composants actifs formés dans les îlots. Pour fabriquer un dispositif comprenant des composants 5 électroniques intégrés, on prévoit habituellement la formation de couches, zones ou régions de différents niveaux de dopage. Dans un dispositif du type de celui de la figure 2, on pourra utiliser ces zones, couches ou régions pour former divers composants actifs dans les îlots et pour ajuster les tensions de fonctionnement de 10 ces composants actifs. Les concentrations en atomes dopants seront, par exemple : - de 1016 à 1018 at./cm3 pour les régions faiblement dopées de type P (P-), - supérieures à 5.1018 at./cm3 pour les régions fortement dopées 15 de type P (P+), et - supérieures à 1019 at./cm3 pour les régions fortement dopées de type N (Nt). Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de 20 l'art. En particulier, le dispositif décrit en relation avec la figure 2 est prévu dans le cas où le signal radiofréquence appliqué entre les plots IN et GND a une tension nominale négative. On peut prévoir d'inverser tous les types de conductivité du matériau 34, de la couche 36 et de chacune des régions 40, 42 et 44 dans le 25 cas où le signal radiofréquence a une tension nominale positive. On peut prévoir de former dans les îlots des composants de protection contre des surtensions autres que ceux représentés en figure 1, par exemple, des diodes de Shockley unidirectionnelles ou bidirectionnelles. Plus généralement, on peut 30 prévoir de former dans les îlots des composants actifs ayant d'autres fonctions que la protection des circuits radiofréquences contre des surtensions. On pourra prévoir un dispositif comprenant un nombre d'îlots plus important que celui représenté en figure 2 et, du 35 fait que les îlots sont isolés électriquement les uns des autres, 3029686 10 les composants actifs de chaque îlot pourront être polarisés à des tensions différentes. Bien que l'on ait décrit un exemple de dispositif comprenant un circuit radiofréquence associé à un circuit de 5 protection contre des surtensions, on comprend qu'un tel dispositif peut comprendre plusieurs circuits radiofréquences et/ou plusieurs circuits de protection comprenant des composants actifs formés dans différents îlots. Par exemple, on peut prévoir un dispositif comprenant plusieurs circuits radiofréquences dont 10 chacun est associé à un circuit de protection différent.

Claims (12)

  1. REVENDICATIONS1. Dispositif comprenant des composants radiofréquences passifs (46) constitués à partir de portions de couches métalliques (48) séparées par des couches isolantes (50) traversées par des vias (54) et reposant sur la face supérieure d'un substrat isolant (30), dans lequel des îlots (32A, 32B) en un matériau semiconducteur (34) s'étendent dans le substrat isolant à partir de sa face supérieure, des composants actifs (5, 7, 9) étant formés dans ces îlots.
  2. 2. Dispositif selon la revendication 1, dans lequel un 10 circuit (3) de protection contre des surtensions est constitué à partir d'au moins certains des composants actifs (5, 7, 9).
  3. 3. Dispositif selon la revendication 1 ou 2, dans lequel les composants actifs (5, 7, 9) sont connectés aux composants radiofréquences passifs (46). 15
  4. 4. Dispositif selon l'une quelconque des revendications 1 à 3, dans lequel la résistivité du substrat isolant (30) est supérieure à 103 Q.cm.
  5. 5. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel une couche d'oxyde de silicium (38) sépare le 20 substrat (30) du matériau semiconducteur (34) des îlots (32A, 32B).
  6. 6. Dispositif selon l'une quelconque des revendications 1 à 4, dans lequel le substrat (30) est en verre.
  7. 7. Dispositif selon l'une quelconque des revendications 25 1 à 6, dans lequel le matériau semiconducteur (34) des îlots est faiblement dopé d'un premier type de conductivité et comprend une couche (36) fortement dopée du deuxième type de conductivité disposée sur les bords et le fond de chaque îlot, le matériau semiconducteur d'au moins un des îlots comprenant en outre une 30 région (42) fortement dopée du deuxième type de conductivité s'étendant à partir du sommet de cet îlot, et une région (40) fortement dopée du premier type de conductivité en contact, au fond de cet îlot, avec la couche (36) fortement dopée du deuxième type de conductivité. 3029686 12
  8. 8. Procédé de fabrication d'un dispositif comprenant les étapes successives suivantes : a) graver une première face d'un substrat semiconducteur (56) dopé d'un premier type de conductivité de sorte 5 que le substrat semiconducteur présente des saillies (32A, 32B) ; b) former une couche (36) dopée du deuxième type de conductivité sur la première face du substrat semiconducteur (56) ; c) disposer un substrat isolant (30) recouvrant et 10 épousant la première face du substrat semiconducteur (56) ; d) éliminer par gravure aplanissante le substrat semiconducteur (56) jusqu'à sa première face de sorte qu'il demeure dans le substrat isolant (30) des îlots semiconducteurs (32A, 32B) correspondant auxdites saillies ; et 15 e) former des composants radiofréquences passifs (46) en déposant et en gravant des couches isolantes (50) et des couches métalliques (48) sur la face aplanie.
  9. 9. Procédé de fabrication selon la revendication 8, dans lequel, entre l'étape d) et l'étape e), une région dopée (42, 20 44) est formée dans au moins un îlot (32A, 32B).
  10. 10. Procédé de fabrication selon la revendication 8 ou 9, dans lequel, avant l'étape a), une autre région dopée est formée dans le substrat semiconducteur (56) à un emplacement correspondant à une saillie (32A, 32B). 25
  11. 11. Procédé de fabrication selon l'une quelconque des revendications 8 à 10, dans lequel les conditions de gravure de l'étape a) sont choisies pour que les saillies (32A, 32B) aient des flancs inclinés.
  12. 12. Procédé de fabrication selon l'une quelconque des 30 revendications 8 à 11, dans lequel l'étape c) consiste à déposer un verre fondu à une température inférieure à 600°C sur la première face du substrat semiconducteur (56).
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329702B1 (en) * 2000-07-06 2001-12-11 Tyco Electronics Corporation High frequency carrier
EP1313146A2 (fr) * 2001-11-08 2003-05-21 Tyco Electronics Corporation Circuit monolithique intégré à diodes pin et Schottky et procédé de sa fabrication
EP1605508A2 (fr) * 2004-06-07 2005-12-14 M/A-Com, Inc. Boítier de montage en surface de la taille de la puce
US20060151851A1 (en) * 2005-01-13 2006-07-13 International Business Machines Corporation On-pad broadband matching network
FR2914497A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Structure de composants haute frequence a faibles capacites parasites
WO2009053912A1 (fr) * 2007-10-25 2009-04-30 Nxp B.V. Dispositif à semi-conducteurs à protection améliorée contre des pointes de tension
EP2211381A1 (fr) * 2009-01-23 2010-07-28 STMicroelectronics (Tours) SAS Caisson isolé à faible capacité parasite pour composants électroniques
US20110212595A1 (en) * 2010-02-26 2011-09-01 Jerry Hu Semiconductor device structure and methods of making

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5360987A (en) * 1993-11-17 1994-11-01 At&T Bell Laboratories Semiconductor photodiode device with isolation region
US5880511A (en) * 1995-06-30 1999-03-09 Semtech Corporation Low-voltage punch-through transient suppressor employing a dual-base structure
US6388290B1 (en) * 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
US7943438B2 (en) * 2008-02-14 2011-05-17 International Business Machines Corporation Structure and method for a silicon controlled rectifier (SCR) structure for SOI technology
JP6253439B2 (ja) * 2014-02-17 2017-12-27 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329702B1 (en) * 2000-07-06 2001-12-11 Tyco Electronics Corporation High frequency carrier
EP1313146A2 (fr) * 2001-11-08 2003-05-21 Tyco Electronics Corporation Circuit monolithique intégré à diodes pin et Schottky et procédé de sa fabrication
EP1605508A2 (fr) * 2004-06-07 2005-12-14 M/A-Com, Inc. Boítier de montage en surface de la taille de la puce
US20060151851A1 (en) * 2005-01-13 2006-07-13 International Business Machines Corporation On-pad broadband matching network
FR2914497A1 (fr) * 2007-04-02 2008-10-03 St Microelectronics Sa Structure de composants haute frequence a faibles capacites parasites
WO2009053912A1 (fr) * 2007-10-25 2009-04-30 Nxp B.V. Dispositif à semi-conducteurs à protection améliorée contre des pointes de tension
EP2211381A1 (fr) * 2009-01-23 2010-07-28 STMicroelectronics (Tours) SAS Caisson isolé à faible capacité parasite pour composants électroniques
US20110212595A1 (en) * 2010-02-26 2011-09-01 Jerry Hu Semiconductor device structure and methods of making

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