FR2993401A1 - Transistor mos sur soi protege contre des surtensions - Google Patents

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Abstract

L'invention concerne un transistor MOS (T1) protégé contre des surtensions formé dans une couche semiconductrice de type SOI (3) disposée sur une couche isolante (5) elle-même disposée sur un substrat semiconducteur (7), comprenant un thyristor latéral à commande par effet de champ formé dans le substrat au moins en partie sous le transistor MOS, une région de déclenchement par effet de champ (26) du thyristor s'étendant sous au moins une partie d'une électrode principale (15) du transistor MOS et étant séparée de celle-ci par ladite couche isolante, l'anode (A) et la cathode (K) du thyristor étant respectivement reliées au drain (D1, 15) et à la source (S1, 13) du transistor MOS, d'où il résulte que le thyristor devient passant en cas de surtension positive entre le drain et la source du transistor MOS.

Description

B11773 - 12-GR1-0194FR01 1 TRANSISTOR MOS SUR SOI PROTÉGÉ CONTRE DES SURTENSIONS Domaine de l'invention La présente invention concerne la protection contre des surtensions d'un transistor MOS formé dans une couche semiconductrice de type SOI ("Silicon-On-Insulator" - silicium- sur-isolant). La présente invention concerne plus particulièrement la protection d'un tel transistor MOS contre des surtensions dues à des décharges électrostatiques. Exposé de l'art antérieur De façon générale, pour protéger un composant contre des surtensions, par exemple des décharges électrostatiques susceptibles de survenir alors que ce composant n'est pas connecté, on utilise un dispositif de protection connecté entre les bornes sur lesquelles est susceptible de survenir la surtension. Dans le cas d'une protection unidirectionnelle, ce dispositif de protection peut être un élément non commandé tel qu'une diode à avalanche ou une diode de Schockley. Ce dispositif de protection peut également être un élément commandé tel qu'un transistor ou un thyristor bipolaire ou à commande par effet de champ.
Dans le cas où le composant à protéger est un transistor MOS formé dans une couche semiconductrice de type SOI de dimension minimale, le dispositif de protection est B11773 - 12-GR1-0194FR01 2 généralement disposé à côté du transistor à protéger, et le dispositif de protection peut utiliser une surface plus importante que celle occupée par le transistor. Il existe donc un besoin pour un dispositif de protection contre des surtensions d'un transistor MOS formé dans une couche semiconductrice de type SOI, l'ensemble occupant une surface peu supérieure à celle occupée par le transistor seul. Résumé Ainsi, un mode de réalisation de la présente invention prévoit un transistor MOS protégé contre des surtensions formé dans une couche semiconductrice de type SOI disposée sur une couche isolante elle-même disposée sur un substrat semiconducteur, comprenant un thyristor latéral à commande par effet de champ formé dans le substrat au moins en partie sous le transistor MOS, une région de déclenchement par effet de champ du thyristor s'étendant sous au moins une partie d'une électrode principale du transistor MOS et étant séparée de celle-ci par ladite couche isolante, l'anode et la cathode du thyristor étant respectivement reliées au drain et à la source du transistor MOS, d'où il résulte que le thyristor devient passant en cas de surtension positive entre le drain et la source du transistor MOS. Selon un mode de réalisation de la présente invention, la région de déclenchement par effet de champ du thyristor correspond à sa région de gâchette de cathode et s'étend sous au moins une partie de la région de drain du transistor MOS. Selon un mode de réalisation de la présente invention, la région de déclenchement par effet de champ du thyristor correspond à sa région de gâchette d'anode et s'étend sous au 30 moins une partie de la région de source du transistor MOS. Selon un mode de réalisation de la présente invention, le transistor MOS protégé contre des surtensions comprend un premier caisson d'un premier type de conductivité et un second caisson du second type de conductivité s'étendant de façon 35 adjacente dans la partie supérieure du substrat, au moins en B11773 - 12-GR1-0194FR01 3 partie sous le transistor MOS. Le transistor MOS protégé contre des surtensions comprend en outre des première et deuxième régions du second type de conductivité s'étendant respectivement en surface des premier et second caissons, les première et deuxième régions étant séparées l'une de l'autre par une portion du premier caisson correspondant à la région de déclenchement par effet de champ du thyristor. Selon un mode de réalisation de la présente invention, les premier et second caissons sont respectivement dopés de type P et de type N. Une région de contact de cathode du thyristor correspond à une troisième région plus fortement dopée de type N que la première région, s'étendant en surface du premier caisson à côté de la première région et en contact avec celle-ci. La région d'anode du thyristor correspond à une quatrième région fortement dopée de type P s'étendant en surface du second caisson à côté de la deuxième région et en contact avec celle- ci. Selon un mode de réalisation de la présente invention, les premier et second caissons sont respectivement dopés de type P et de type N. Une région de contact de cathode du thyristor correspond à une troisième région plus fortement dopée de type N que la première région, s'étendant au-dessus de la première région et en contact avec celle-ci. La région d'anode du thyristor correspond à une quatrième région fortement dopée de type P s'étendant au-dessus de la deuxième région et en contact avec celle-ci. Selon un mode de réalisation de la présente invention, le substrat est dopé de type P et les premier et second caissons sont respectivement dopés de type N et de type P. Une région de contact d'anode du thyristor correspond à une troisième région plus fortement dopée de type P que la première région, s'étendant en surface du premier caisson à côté de la première région et en contact avec celle-ci. La région de cathode du thyristor correspond à une quatrième région fortement dopée de type N s'étendant en surface du second caisson à côté de la B11773 - 12-GR1-0194FR01 4 deuxième région et en contact avec celle-ci. Une couche enterrée de type N s'étend au moins sous le second caisson. Selon un mode de réalisation de la présente invention, une première borne liée au premier caisson est reliée à la 5 cathode du thyristor, et une seconde borne liée au second caisson est reliée à l'anode du thyristor. Selon un mode de réalisation de la présente invention, une première borne liée au premier caisson est reliée à l'anode du thyristor, et une seconde borne liée au second caisson est 10 reliée à la cathode du thyristor. Selon un mode de réalisation de la présente invention, l'épaisseur de la couche semiconductrice de type SOI est comprise entre 3 et 100 nm et l'épaisseur de la couche isolante est comprise entre 5 et 30 nm. 15 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : 20 la figure lA est une vue en coupe représentant de façon schématique un transistor MOS formé dans une couche de type SOI protégé contre des surtensions ; la figure 1B est un schéma électrique correspondant à la figure lA ; 25 la figure 2A est une vue en coupe représentant de façon schématique une variante d'un transistor MOS formé dans une couche de type SOI protégé contre des surtensions ; la figure 2B est un schéma électrique correspondant à la figure 2A ; et 30 la figure 3 est une vue en coupe représentant de façon schématique une autre variante d'un transistor MOS formé dans une couche de type SOI protégé contre des surtensions. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures 35 et, de plus, comme cela est habituel dans la représentation des B11773 - 12-GR1-0194FR01 composants semiconducteurs, les figures lA, 2A et 3 ne sont pas tracées à l'échelle. Description détaillée La figure lA est une vue en coupe représentant de 5 façon schématique un transistor MOS formé dans une couche semiconductrice de type SOI et protégé contre des surtensions. Un transistor MOS Tl est formé dans une zone active 1 d'une couche semiconductrice 3 de type SOI, par exemple en silicium monocristallin, disposée sur une couche isolante 5 couramment désignée par l'acronyme BOX ("Buried OXide" - oxyde enterré), par exemple en oxyde de silicium, elle-même disposée sur un substrat semiconducteur 7, par exemple en silicium. Le transistor MOS Tl comprend une grille conductrice 9 s'étendant sur la couche semiconductrice 3 et isolée de celle-ci par un isolant de grille 11. Une région de source 13 et une région de drain 15 s'étendent dans la couche semiconductrice 3 de part et d'autre de la grille 9. La zone active 1 de la couche semiconductrice 3, dans laquelle est formé le transistor MOS Tl, est entourée par une région d'isolement 17, par exemple en oxyde de silicium, qui s'étend de la surface supérieure de la couche 3 jusqu'au substrat 7. A titre d'exemple d'ordre de grandeur de dimensions, la couche semiconductrice 3 a par exemple une épaisseur comprise entre 3 et 100 nm, par exemple de l'ordre de 10 nm, et la couche isolante 5 a par exemple une épaisseur comprise entre 5 et 30 nm, par exemple de l'ordre de 25 nm. On désigne respectivement par les références Sl, Dl et Gl les électrodes de source, de drain et de grille du transistor MOS Tl.
Pour protéger le transistor MOS Tl contre des surtensions positives susceptibles de survenir entre son drain Dl et sa source S1 alors qu'il n'est pas connecté, un thyristor latéral NPNP+ est formé dans le substrat 7, en majeure partie sous le transistor MOS Tl.
B11773 - 12-GR1-0194FR01 6 Dans l'exemple représenté, un caisson 20 dopé de type P et un caisson 22 dopé de type N sont formés de façon adjacente dans la partie supérieure du substrat 7, qui est par exemple très faiblement dopé de type P. La jonction 19 entre les caissons 20 et 22 se trouve en regard de la région de drain 15 du transistor MOS Tl, du côté de la grille 9. A partir de la jonction 19 entre les caissons 20 et 22, le caisson 20 s'étend sous la région de drain 15 du transistor MOS Tl et au-delà, et le caisson 22 s'étend sous le reste du transistor MOS Tl et au- delà. Des régions 23 et 25 dopées de type N, séparées par une portion 26 du caisson 20 située en regard d'une partie de la région de drain 15 du transistor MOS Tl, s'étendent respectivement en surface des caissons 20 et 22, sous le transistor MOS Tl et la région d'isolement 17. La portion 26 du caisson 20 est séparée de la région de drain 15 du transistor MOS Tl par la couche isolante 5. Dans l'exemple représenté, la région 25 s'étend sous une partie du transistor MOS Tl, à partir de la jonction 19 entre les caissons 20 et 22, jusque sous la région d'isolement 17. La région 23 s'étend à une distance d de la jonction 19, sous une extrémité de la région de drain 15 du transistor MOS Tl située du côté opposé à la grille 9, et sous la région d'isolement 17. Comme cela est représenté, la longueur de la région de drain 15 peut être supérieure à celle de la région de source 13 pour que cette région de drain recouvre la région 26 comprise entre les régions 23 et 25. Une région de contact 27, plus fortement dopée de type N que la région 23, s'étend en surface du caisson 20, à côté de la région 23 et en contact avec celle-ci. Une région d'anode 29, fortement dopée de type P, s'étend en surface du caisson 22 à côté de la région 25 et en contact avec celle-ci. Les régions 27 et 29 sont éventuellement recouvertes d'un siliciure métallique 30 et sont accessibles à partir de la surface supérieure de la structure.
B11773 - 12-GR1-0194FR01 7 Un anneau d'isolement 31, par exemple en oxyde de silicium, s'étendant à partir de la surface supérieure de la couche semiconductrice 3 jusque dans le substrat 7, entoure l'ensemble des caissons 20 et 22.
Des bornes PW et NW sont de préférence prévues pour assurer la polarisation des caissons 20 et 22. Une région d'isolement 33 est formée à partir de la surface supérieure de la couche semiconductrice 3 jusque dans le caisson 20, à côté de la région de contact 27. La borne PW correspond par exemple à une région 32 de la surface du caisson 20, plus fortement dopée de type P que le caisson 20, située entre les régions d'isolement 31 et 33. La région 32 est éventuellement recouverte du siliciure métallique 30 en même temps que les régions 27 et 29. La borne NW éventuellement prévue de façon similaire sur le caisson 22 est représentée en pointillés car elle n'est pas visible dans le plan de coupe de la figure lA. Les régions 23, 26, 25 et 29 formées dans le substrat 7 en partie sous le transistor MOS Tl constituent les différentes régions d'un thyristor latéral de protection. La région 23 constitue la région de cathode du thyristor, la partie 26 du caisson 20 la région de gâchette de cathode du thyristor, la région 25 la région de gâchette d'anode du thyristor, et la région 29 la région d'anode du thyristor. La région 26 de gâchette de cathode du thyristor, comprise entre les régions 23 et 25, est située sous la région de drain 15 du transistor MOS Tl et est séparée de celle-ci par la couche isolante 5. L'anode A et la cathode K du thyristor de protection sont respectivement reliées au drain Dl et à la source S1 du transistor MOS Tl.
La figure 1B est un schéma électrique correspondant à l'association illustrée en figure lA d'un transistor MOS formé dans une couche de type SOI et d'un thyristor Thl de protection contre des surtensions, à déclenchement par effet de champ. Lorsqu'une surtension positive survient entre le drain 35 Dl (anode A du thyristor) et la source S1 (cathode K du B11773 - 12-GR1-0194FR01 8 thyristor) du transistor MOS Tl alors que celui-ci n'est pas connecté, dès que le potentiel de la région de drain 15 dépasse un certain seuil, il se forme par effet de champ un canal de conduction en surface de la région de déclenchement 26 du thyristor Thl. Le thyristor Thl devient passant, ce qui protège le transistor MOS Tl. Pour bien fixer le seuil de déclenchement du thyristor Thl de protection, les bornes PW et NW sont de préférence reliées respectivement à la cathode K et à l'anode A du thyristor. De même, l'épaisseur et la nature de la couche isolante 5 sont choisies pour fixer ce seuil de déclenchement à une valeur peu supérieure aux tensions normales de fonctionnement du transistor. Par exemple, si la tension normale de fonctionnement du transistor est de l'ordre de 1,5 V, le seuil de déclenchement du thyristor pourra être de l'ordre de 3 V. Lorsqu'une surtension positive survient entre la source S1 et le drain Dl du transistor MOS Tl, la jonction 19 entre les caissons 20 et 22 devient passante ce qui protège le transistor MOS Tl.
Le transistor MOS Tl est protégé en cas de surtension positive ou négative entre son drain et sa source. Dans le cas d'une surtension positive, c'est le thyristor qui protège le transistor MOS. Dans le cas d'une surtension négative, c'est la jonction P-N en direct entre les caissons 20 et 22 qui protège le transistor MOS. Les différentes régions du thyristor correspondent à des éléments couramment utilisés dans des technologies de fabrication de transistors CMOS et de transistors sur SOI. Les caissons 20 de type P et 22 de type N correspondent respectivement à des caissons couramment désignés dans la technique par les appellations PWell et NWell. Les régions 23 et 25 dopées de type N correspondent à des régions couramment désignées dans la technique par l'appellation N GP (GP, "Ground Plane"), qui sont habituellement utilisées pour former la grille dite arrière de transistors MOS à double grille sur SOI.
B11773 - 12-GR1-0194FR01 9 Ainsi, ces différentes régions auront par exemple les niveaux de dopage habituels suivants : - pour les caissons 20 et 22 : entre 1016 et 1017 atomes/cm3 ; - pour les régions 23 et 25 : entre 1017 et 1019 atomes/cm3 ; et 5 - pour les régions 27 et 29 : entre 1019 et 1021 atomes/cm3. Un avantage d'un dispositif de protection d'un transistor MOS contre des surtensions du type de celui illustré en figures lA et lB réside dans le fait qu'il peut être fabriqué en utilisant des étapes couramment utilisées au cours d'un 10 procédé de fabrication d'une puce de circuit intégré comprenant des transistors CMOS. Un autre avantage d'un tel dispositif de protection d'un transistor MOS contre des surtensions réside dans le fait que l'ensemble occupe une surface peu supérieure à celle occupée 15 par le transistor seul, car le dispositif de protection est situé en partie sous le transistor MOS. La figure 2A est une vue en coupe représentant de façon schématique une variante du dispositif des figures lA et lB. Dans cette variante, tous les types de conductivité des 20 régions et caissons constitutifs du thyristor sont inversés. Chaque région de type de conductivité inversé porte la même référence que la région correspondante des figures lA et lB, précédée du chiffre 1. Dans cette variante, la commande par effet de champ 25 agit sur la région de gâchette d'anode du thyristor et non pas sur sa région de gâchette de cathode. La jonction 119 entre les caissons 120 et 122 se trouve en regard de la région de source 13 du transistor MOS Tl. Dans l'exemple représenté, la région 125 s'étend sous 30 une partie de la région de source 13 du transistor MOS Tl, à partir de la jonction 119 entre les caissons 120 et 122 jusque sous la région d'isolement 17. La région 123 s'étend à distance de la jonction 119, sous une extrémité de la région de source 13 du transistor MOS Tl située du côté de la grille 9, sous la 35 grille 9, sous la région de drain 15 et sous la région B11773 - 12-GR1-0194FR01 10 d'isolement 17. Comme cela est représenté, la longueur de la région de source 13 peut être supérieure à celle de la région de drain 15 pour que cette région de source recouvre la région 126 comprise entre les régions 123 et 125.
La région 126, de gâchette d'anode du thyristor, comprise entre les régions 123 et 125, est située sous la région de source 13 du transistor MOS Tl et est séparée de celle-ci par la couche isolante 5. Une couche enterrée 121 de type N, s'étendant au moins 10 sous le caisson 122 de type P, est de préférence prévue pour isoler le caisson 122 du reste du substrat 7. La figure 2B est un schéma électrique correspondant à l'association illustrée en figure 2A d'un transistor MOS formé dans une couche de type SOI et d'un thyristor Th2 de protection 15 contre des surtensions, à déclenchement par effet de champ. L'anode A et la cathode K du thyristor Th2 de protection sont respectivement reliées au drain Dl et à la source S1 du transistor MOS Tl. Lorsqu'une surtension positive survient entre le drain 20 Dl (anode A du thyristor) et la source S1 (cathode K du thyristor) du transistor MOS Tl alors que celui-ci n'est pas connecté, dès que le potentiel sur la région de source 13 dépasse un certain seuil (en valeur absolue), il se forme par effet de champ un canal de conduction en surface de la région de 25 déclenchement 126 du thyristor Th2. Le thyristor Th2 devient passant, ce qui protège le transistor MOS Tl. La figure 3 est vue en coupe représentant de façon schématique une variante du dispositif de la figure lA. Les éléments communs avec ceux de la figure lA sont désignés par les 30 mêmes références et ne sont pas décrits à nouveau ci-après. Dans cette variante, des régions 43 et 45 dopées de type N, correspondant aux régions 23 et 25 du thyristor de protection illustré en figure lA, séparées par une portion 26 du caisson 20 située en regard d'une partie de la région de drain 35 15 du transistor MOS Tl, s'étendent sous le transistor MOS Tl et B11773 - 12-GR1-0194FR01 11 la région d'isolement 17, et au-delà de la région d'isolement 17. La région de contact de cathode 47 et la région d'anode 49 du thyristor de protection, correspondant respectivement à la région de contact de cathode 27 et à la région d'anode 29 du thyristor illustré en figure lA, sont situées en partie au-dessus du substrat 7, de part et d'autre du transistor MOS Tl entouré par la région d'isolement 17. Pour former la région de contact de cathode 47 et la région d'anode 49 du thyristor de protection, les couches 3 et 5 ont été partiellement éliminées jusqu'à atteindre la surface supérieure du substrat 7. Une reprise d'épitaxie a par exemple ensuite été effectuée à partir de la surface supérieure du substrat 7 jusqu'au niveau supérieur de la couche semiconductrice 3.
Dans cette variante, la région de contact de cathode 47 s'étend au-dessus d'une partie de la région 43 et est en contact avec celle-ci, à côté de la région d'isolement 17. La région d'anode 49 s'étend au-dessus d'une partie de la région 45 et est en contact avec celle-ci, à côté de la région d'isolement 17. Dans cette variante, les bornes PW et NW, qui sont éventuellement prévues pour assurer la polarisation des caissons 20 et 22, correspondent à des régions formées au-dessus des caissons 20 et 22. Pour former la borne PW, après élimination partielle des couches 3 et 5, une région 52, correspondant à la région 32 de la figure lA, a par exemple été formée par reprise d'épitaxie au-dessus du substrat 7, en même temps que les régions 47 et 49. La borne NW est par exemple formée de façon similaire.
Le thyristor constitué par les régions 43, 26, 45 et 49 permet de protéger le transistor MOS Tl contre des surtensions positives susceptibles de survenir entre son drain Dl et sa source Sl. Pour cela, le drain Dl et la source S1 du transistor MOS Tl sont respectivement reliés à l'anode A et à la cathode K du thyristor.
B11773 - 12-GR1-0194FR01 12 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, en ce qui concerne la variante 5 illustrée en figure 3 d'un dispositif de protection contre des surtensions d'un transistor MOS, les types de conductivité des caissons 20, 22, et des régions 43, 45, 26, 47, 49 et 52 peuvent tous être inversés. Dans le cas d'un dispositif du type de celui illustré 10 en figure 3, les caissons 20 et 22 peuvent ne pas être prévus. Dans ce cas, la région de déclenchement par effet de champ 26 du thyristor de protection correspond à une partie du substrat 7 de type P, comprise entre les régions 43 et 45 de type N, située sous au moins une partie de la région de drain 15 du transistor 15 MOS Tl et séparée de celle-ci par la couche isolante 5. En ce qui concerne le dispositif illustré en figure 2A, le substrat 7 peut bien entendu être de type N.

Claims (10)

  1. REVENDICATIONS1. Transistor MOS (Tl) protégé contre des surtensions formé dans une couche semiconductrice de type SOI (3) disposée sur une couche isolante (5) elle-même disposée sur un substrat semiconducteur (7), comprenant un thyristor latéral à commande 5 par effet de champ formé dans le substrat au moins en partie sous le transistor MOS, une région de déclenchement par effet de champ (26, 126) du thyristor s'étendant sous au moins une partie d'une électrode principale (13 ou 15) du transistor MOS et étant séparée de celle-ci par ladite couche isolante, l'anode (A) et 10 la cathode (K) du thyristor étant respectivement reliées au drain (Dl, 15) et à la source (S1, 13) du transistor MOS, d'où il résulte que le thyristor devient passant en cas de surtension positive entre le drain et la source du transistor MOS.
  2. 2. Transistor MOS protégé contre des surtensions selon 15 la revendication 1, dans lequel la région de déclenchement par effet de champ (26) du thyristor correspond à sa région de gâchette de cathode et s'étend sous au moins une partie de la région de drain (15) du transistor MOS (Tl).
  3. 3. Transistor MOS protégé contre des surtensions selon 20 la revendication 1, dans lequel la région de déclenchement par effet de champ (126) du thyristor correspond à sa région de gâchette d'anode et s'étend sous au moins une partie de la région de source (13) du transistor MOS (Tl).
  4. 4. Transistor MOS protégé contre des surtensions selon 25 l'une quelconque des revendications 1 à 3, comprenant : un premier caisson (20) d'un premier type de conductivité et un second caisson (22) du second type de conductivité s'étendant de façon adjacente dans la partie supérieure du substrat (7), au moins en partie sous le 30 transistor MOS (Tl) ; et des première (23) et deuxième (25) régions du second type de conductivité s'étendant respectivement en surface des premier et second caissons, les première et deuxième régions étant séparées l'une de l'autre par une portion du premierB11773 - 12-GR1-0194FR01 14 caisson correspondant à la région de déclenchement par effet de champ (26) du thyristor.
  5. 5. Transistor MOS protégé contre des surtensions selon la revendication 4, dans lequel : les premier (20) et second (22) caissons sont respectivement dopés de type P et de type N ; une région de contact de cathode du thyristor correspond à une troisième région (27) plus fortement dopée de type N que la première région, s'étendant en surface du premier 10 caisson à côté de la première région et en contact avec celle-ci ; et la région d'anode du thyristor correspond à une quatrième région (29) fortement dopée de type P s'étendant en surface du second caisson à côté de la deuxième région et en 15 contact avec celle-ci.
  6. 6. Transistor MOS protégé contre des surtensions selon la revendication 4, dans lequel : les premier (20) et second (22) caissons sont respectivement dopés de type P et de type N ; 20 une région de contact de cathode du thyristor correspond à une troisième région (47) plus fortement dopée de type N que la première région, s'étendant au-dessus de la première région et en contact avec celle-ci ; et la région d'anode du thyristor correspond à une 25 quatrième région (49) fortement dopée de type P s'étendant au-dessus de la deuxième région et en contact avec celle-ci.
  7. 7. Transistor MOS protégé contre des surtensions selon la revendication 4, dans lequel : le substrat (7) est dopé de type P ; 30 les premier (120) et second (122) caissons sont respectivement dopés de type N et de type P ; une région de contact d'anode du thyristor correspond à une troisième région (127) plus fortement dopée de type P que la première région, s'étendant en surface du premier caisson à 35 côté de la première région et en contact avec celle-ci ;B11773 - 12-GR1-0194FR01 15 la région de cathode du thyristor correspond à une quatrième région (129) fortement dopée de type N s'étendant en surface du second caisson à côté de la deuxième région et en contact avec celle-ci ; et une couche enterrée de type N (121) s'étend au moins sous le second caisson.
  8. 8. Transistor MOS protégé contre des surtensions selon la revendication 5 ou 6, dans lequel une première borne (PW, 32, 52) liée au premier caisson (20) est reliée à la cathode (K) du thyristor, et dans lequel une seconde borne (NW) liée au second caisson (22) est reliée à l'anode (A) du thyristor.
  9. 9. Transistor MOS protégé contre des surtensions selon la revendication 7, dans lequel une première borne (NW, 132) liée au premier caisson (120) est reliée à l'anode (A) du thyristor, et dans lequel une seconde borne (PW) liée au second caisson (122) est reliée à la cathode (K) du thyristor.
  10. 10. Transistor MOS protégé contre des surtensions selon l'une quelconque des revendications 1 à 9, dans lequel l'épaisseur de la couche semiconductrice de type SOI (3) est comprise entre 3 et 100 nm et dans lequel l'épaisseur de la couche isolante (5) est comprise entre 5 et 30 nm.
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