CN212750896U - 用于防止放电的设备和电子设备 - Google Patents

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Abstract

本公开的各实施例涉及用于防止放电的设备和电子设备。提供了用于防止放电设备。用于防止放电的一个这种设备包括半导体衬底和在半导体衬底中的隔离沟槽。隔离沟槽包括包含气体的封闭空间。根据本公开的实施例，提供了改进的防止和防护静电放电的设备。

Description

用于防止放电的设备和电子设备
技术领域
本公开总体上涉及用于防止放电的设备和电子设备。
背景技术
用于防止和防护静电放电的各种设备是已知的。
实用新型内容
本公开至少解决了已知设备中的至少一些缺陷。
根据本公开的第一方面，提供了一种用于防止放电的设备，包括：半导体衬底；以及隔离沟槽，在所述半导体衬底中，所述隔离沟槽包括包含气体的封闭空间。
在一些实施例中，所述封闭空间的、包含所述气体的体积为所述隔离沟槽的体积的60％。
在一些实施例中，设备包括：第一氧化物层，在所述半导体衬底的表面上，并且在所述隔离沟槽的侧壁上和下表面上；以及第二氧化物层，在所述第一氧化物层上，所述第二氧化物层将气体封闭在所述第二氧化物层与所述第一氧化物层的、在所述隔离沟槽的所述侧壁上和所述下表面上的部分之间。
根据本公开的第二方面，提供了一种电子设备，包括：半导体衬底；第一电路，至少部分地形成在所述半导体衬底中；以及静电放电保护电路，电耦合到所述第一电路，所述静电放电保护电路被配置为保护所述第一电路免受放电，所述静电放电保护电路包括至少一个隔离沟槽，所述隔离沟槽延伸到所述半导体衬底中并且具有包含气体的封闭空间。
在一些实施例中，所述静电放电保护电路具有低于或等于30V的钳位电压。
在一些实施例中，所述静电放电保护电路包括至少一个二极管，所述至少一个隔离沟槽横向地围绕所述至少一个二极管。
在一些实施例中，所述静电放电保护电路包括：第一氧化物层，在所述半导体衬底的表面上，并且在所述至少一个隔离沟槽的侧壁上和下表面上；以及第二氧化物层，在所述第一氧化物层上，所述第二氧化物层将所述气体封闭在所述第二氧化物层与所述第一氧化物层的、在所述至少一个隔离沟槽的所述侧壁上和所述下表面上的部分之间。
根据本公开的实施例，提供了改进的防止和防护静电放电的设备。
附图说明
在以下通过说明而非限制的方式给出的对特定实施例的描述中，将参考附图对上述特征和优点以及其他特征和优点进行详细描述，其中：
图1以非常示意性的方式图示了用于防止静电放电的示例电子电路，其是所描述的实施例所适用的类型；
图2图示了用于防止静电放电的设备的示例电流-电压特性；
图3是以整体形式实现的用于防止静电放电的保护电路的局部和示意性截面图；以及
图4中A、B和C通过截面图，以局部和示意性方式图示了用于制造图3中所示的电路的方法的一个实施例的步骤。
具体实施方式
存在改善用于防止静电放电的电流设备的性能的需求。
一个实施例提供了一种在半导体衬底中的隔离沟槽，其包括包含气体的封闭空间。
根据一个实施例，封闭空间的体积的60％被气体占据。
一个实施例提供了一种用于在半导体衬底中制造隔离沟槽的方法，方法包括将气体封闭在封闭空间中的步骤。
根据一个实施例，方法包括以下步骤：通过深反应离子蚀刻来打开衬底以便形成沟槽。
根据一个实施例，沟槽通过第一氧化物在其表面处的非保形沉积而被封闭。
根据一个实施例，第一氧化物是二氧化硅。
根据一个实施例，通过等离子体增强化学气相沉积执行非保形沉积。
根据一个实施例，通过物理气相沉积执行非保形沉积。
根据一个实施例，第一氧化物具有在0.1μm和3μm之间的厚度。在一些实施例中，第一氧化物具有在0.5μm和1.5μm之间的厚度，并且在一些实施例中，该厚度等于大约1μm，例如等于1μm。
根据一个实施例，沟槽的壁被第二氧化物热氧化。
根据一个实施例，第二氧化物是二氧化硅。
根据一个实施例，第二氧化物具有在100nm和900nm之间的厚度。在一些实施例中，第二氧化物具有在200nm和250nm之间的厚度，并且在一些实施例中，第二氧化物的厚度等于大约215nm，例如等于215nm。
根据一个实施例，在氧化之前，沟槽具有在0.5μm和4μm之间的宽度，在一些实施例中，具有在1μm和2μm之间的宽度，并且在一些实施例中，该宽度等于大约1.6μm，例如等于1.6μm
根据一个实施例，在氧化之前，沟槽具有在10μm和25μm之间的深度，在一些实施例中，具有在15μm和20μm之间的深度，并且在一些实施例中，该深度等于大约17μm，例如等于17μm
根据一个实施例，气体选自干燥空气、二氮气、氩气或用于沟槽形成的残余气体，例如原硅酸四乙酯。
一个实施例提供了一种用于防止放电的设备，该设备包括至少一个沟槽。
根据一个实施例，设备具有低于或等于30V的钳位电压。
在各个附图中，相同的特征已经由相同的附图标记指定。特别地，在各个实施例之间共有的结构和/或功能特征可以具有相同的附图标记并且可以具有相同的结构、尺寸和材料特性。
为了清楚起见，仅图示和详细描述了对于理解本文描述的实施例有用的操作和元件。特别地，以保护电路免受静电放电的应用作为示例，但是所描述的隔离沟槽的实施例更一般地适用于使用隔离沟槽的任何集成电路。
除非另有指示，否则当提及连接在一起的两个元件时，这意指没有导体以外的任何中间元件的直接连接；并且当提及链接或耦合在一起的两个元件时，这意指这两个元件可以通过一个或多个其他元件连接或链接或耦合。
在以下公开中，除非另有指示，否则当提及绝对位置修饰词(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或相对位置修饰词(诸如，术语“上方”、“下方”、“上部”、“下部”等)时，或者当提及定向的修饰词(诸如，“水平”、“垂直”等)时，指的是图中所示的定向。
除非另有指定，否则表述“大约”、“近似”、“基本”和“约”表示在10％以内，并且在一些实施例中表示在5％以内。
下面描述的实施例适用于集成电路，特别地，以便保护它们免受静电放电。
静电放电(ESD)出现在具有不同电位的两个元件之间。这是通过电流在这两个元件之间的通过，以便平衡电位而被转化的。尤其在集成电路的制造期间经常发生的静电放电可以在电路和/或组件上引起其部分或全部故障。
当前的集成电路通常集成了用于防止静电放电的内部设备。防止静电放电的保护设备在其操作中通常类似于诸如MOS晶体管、晶闸管，更特别地二极管的组件。
当电流太大并且超过某个阈值时，这些设备会排出(分流)电流。通过所述分流，可以保护电路，因为它避免了过高的电流流过电路，从而将其损坏。
在集成电路中，可以通过浅沟槽隔离(STI)或深沟槽隔离(DTI) 将ESD结构与电路的其余部分隔离。更一般地，这种沟槽存在于集成电路中，以用于分离(隔离)衬底中实现的组件。
隔离沟槽通常利用提供隔离的氧化硅的层覆盖，然后利用多晶硅 (poly-Si)填充。
根据实现和实施方式的所描述的实施例，例如通过空气或衬底处理腔室的受控气氛中存在的气体来提供用气体代替多晶硅。因此，利用了与多晶硅的介电常数(大约11-12)相比较低的气体的介电常数 (接近1)。假设沟槽宽度相等，通过这种方式，可以减小沟槽的电容，这改进了ESD保护的有效性。
作为变型，沟槽不被氧化物覆盖并且完全由气体构成。
原本可能担心空气的存在会损害电路的操作。实际上，通常采取步骤来避免空气或气体在衬底中的存在，以便避免削弱其结构。但是，观察到用干燥空气填充整个沟槽不是破坏性的。
图1以非常示意性的方式图示了用于防止静电放电的示例电子电路，其是所描述的实施例所适用的类型。
在图1中所示的电子电路的示例中，考虑了用于保护集成电路的唯一输入/输出(I/O)垫12的ESD保护电路16。但是，集成电路通常具有多个输入/输出垫12。因此，每个输入/输出垫12通常由ESD 保护电路16保护。
图1中图示的设备1尤其包括用于保护的电路18的输入/输出 (I/O)垫12，其通过ESD保护电路16耦合到地。实际上，第二相同电路16将垫12耦合到例如正供电轨。
ESD电路16或ESD保护电路包括两个齐纳二极管161和163，在图示的示例中，它们以反串联的方式被安装在垫12与接地之间。两个二极管161和163通过其阳极互连。二极管161通过其阴极耦合 (例如连接)到输入/输出垫12以及用于保护的电路18。二极管163 通过其阴极耦合(例如连接)到接地。
ESD保护电路的操作是众所周知的。下面将进行简要回顾。
图2图示了用于防止静电放电的设备的示例电流-电压特性。
图2中所示的电流-电压特性4例如对应于图1中所示的等效电路的电流-电压特性。
曲线4图示在ESD电路16中流动的正向电流IF或反向电流IR 的强度的变化。该强度根据ESD电路16的正向电压VF或反向电压 VR而变化。
在图2中，曲线4被划分为两个部分：
部分4R(在图2中，左侧)，其与反向电流IR根据反向电压VR 的变化相对应；以及
部分4F(在图2中，右侧)，其与正向电流IF根据正向电压VF 的变化相对应。
除了其符号之外，部分4R和4F基本相同。因此，下面仅详细描述部分4R。
在正常操作期间，ESD电路16的正向电压VF可以具有在0V和最大工作电压VRM之间的值。该最大工作电压VRM与针对给定应用的最大电压相对应。最大工作电压VRM例如约为16V。当电路16以低于该最大工作电压VRM的电压被偏置时，所谓的泄漏电流IRM流过电路16。
在例如由于静电放电引起的过电压的情况下，偏置电压VF超过击穿电压VBR。电压VBR通常由给定的测试电流值IT限定。该测试电流IT通常在1mA和20mA之间。
为了避免ESD保护16的不适当的击穿，击穿电压VBR被选择为大于最大工作电压VRM。例如，击穿电压VBR比最大工作电压VRM大 10％至15％。
当超过击穿电压VBR时，即一旦保护被触发，电路16在其端子处就具有低于击穿电压VBR的电压。这种现象称为骤回。偏置电压因此可以减小直到最小电压值或保持电压VH。
保护最大电压由所谓的钳位电压VC限定，该钳位电压VC对应于保护16可接受的峰值脉冲电流Ipp。
图3是以整体形式实现的用于防止静电放电的保护电路的局部和示意性截面图。
图3图示了被提供有ESD保护功能的集成电路的一个实施例。图 3中图示的设备包括输入/输出(I/O)垫12。集成电路包括ESD保护电路16(图3中的虚线)和耦合到垫12的受保护电路18。
下面仅详细描述集成电路中与ESD保护电路16相对应的部分。
在集成电路的半导体衬底25中实现ESD电路16。衬底25由第一导电类型的材料构成，例如n型掺杂的单晶硅。
设备16由以下几层构成，从衬底25开始：
第一n型导电性的第一外延层24；
被重掺杂的第二p型导电性的掩埋第二层29，其基本在保护电路 16的整个表面之上延伸；
第二p型导电性并且被轻掺杂的第三层23；以及
第四层或区域26，其形成在层23中，具有第一n型导电性并且被重掺杂。
层24、29、23和26的堆叠通过沟槽3与集成电路的其余部分电隔离。沟槽3从层23的前(上)表面延伸到衬底25。区域26构成接触区域，并且不延伸到沟槽3。
衬底25通过其背面耦合(例如，连接)到接地。
整体被第五隔离层22覆盖。该层22在接触区域26处被打开。
在金属化的层级中蚀刻的连接轨道27将接触区域26和电路18 的旨在耦合到垫12的接触区域耦合。
第六钝化层21覆盖整个结构(隔离层22和连接轨道27)。
钝化层21被打开，以便允许将轨道27连接到导电垫28(UBM，凸块下金属化)。垫28旨在接收外部连接支架或焊料凸块。
第二层29和第三层23分别与第一层24和区域26形成p-n结。在该示例中：
第二层29和第一层24形成二极管163，其第二层29是阳极，并且其第一层24是阴极；并且
第三层23和区域26形成二极管161，其区域26是阴极，并且第三层23是阳极。
二极管161通过轨道27耦合到垫12。二极管163通过衬底25耦合到接地。两个二极管161和163通过其阳极互连。在一些实施例中，沟槽3横向地围绕二极管161和163。
作为实现的特定示例，第三层23的电导率在4Ω.cm和6Ω.cm之间，在一些实施例中大约等于5Ω.cm，并且在一些实施例中，电导率等于5Ω.cm。
仍然作为实现的特定示例，钝化层21是聚(对亚苯基-2，6-苯并且双恶唑)(PBO)。钝化层21具有例如在3μm和10μm之间的厚度，在一些实施例中大约等于6μm，并且在一些实施例中厚度等于6μm。
图4中A、B、和C通过截面图，以局部和示意性方式图示了用于制造图3中所示的电路的方法的实施例的步骤。
这些视图仅图示了沟槽3的形成。实际上，如集成电路的制造中通常的那样，在半导体片上同时实现大量沟槽3。
通过在堆叠或半导体衬底37(图3)中蚀刻沟槽3来开始(图4中A)。
例如，通过深反应离子蚀刻(DRIE)在衬底37中蚀刻沟槽3。它从衬底37的上面或正面305延伸，并且包括两个侧壁301和底部 303。沟槽3的尺寸是其深度P和宽度L。
深度P对应于沟槽3的上面305与底部303之间的距离。宽度L 对应于两个侧壁301之间的距离。
深度P例如在10μm和25μm之间，在一些实施例中在15μm和 20μm之间，在一些实施例中，深度P优选地等于大约17μm或等于 17μm。
宽度L例如在0.5μm和4μm之间，在一些实施例中在1μm和2μm 之间，在一些实施例中，宽度L等于大约1.6μm，例如等于1.6μm。
可选地，(图4中B)，沟槽3的壁301和底部303与衬底37的上面305一起经受热氧化，氧化物31(第二氧化物)。热氧化物31例如是二氧化硅(SiO2)。
所沉积的氧化物31在壁301和303并且在上面305上形成厚度 e1的均匀层。在氧化之后，获得侧壁311和底部313。氧化物层31 的厚度e1例如在100nm和900nm之间，在一些实施例中在200nm和 250nm之间，在一些实施例中，厚度e1等于大约215nm，例如等于 215nm。
如图4中A或图4中B所示，在沟槽氧化的情况下，在沟槽上方沉积层 32以形成塞子。因此，空气或环境气体(在该步骤期间，在处理外壳中)被捕获在沟槽3中。
气体是电介质气体，并且例如是干燥空气、二氮气、氩气或用于沟槽形成的残余气体(例如，TEOS原硅酸四乙酯)。
层32的沉积在沟槽上方是非保形的。
例如通过等离子体增强化学气相沉积(PECVD)来实现层32的沉积。
因此，材料32在另一种气体中被离子化以便形成等离子体。其他气体例如是TEOS。设置处理条件(衬底的温度和压力)，以便具有高的(在等离子体中存在的材料32的)粘附系数。作为特定示例，设置条件，以便等离子体中存在的材料32的颗粒的粘附仅在一次或两次碰撞之后出现。因此，层32在沟槽3的表面处形成塞子。
层32沿着壁311，以一定深度或距离d1(距表面305)被插入在沟槽3中。深度d1例如在100nm和17μm之间，在一些实施例中在 1μm和17μm之间，在一些实施例中，厚度等于大约4μm，例如等于 4μm。
层32被插入在沟槽3中，并且其在沟槽中的厚度遵循梯度。在沟槽的最高点(在没有层31的情况下，在层31或堆叠37的上面的水平处)，层32具有水平厚度或宽度e3。层32的厚度e3例如在100nm 和10μm之间，在一些实施例中在100nm至3μm之间，在一些实施例中，厚度e3等于大约0.8μm，例如等于0.8μm。
在沟槽3的任一侧上，层32具有厚度e2。
厚度e3和e2之比例如大约等于0.8。换句话说，厚度e3例如等于厚度e2的大约80％。厚度e2例如在100nm和10μm之间，在一些实施例中在100nm和3μm之间，在一些实施例中，厚度e2等于大约 1μm，例如等于1μm。在一些实施例中，包含气体的封闭空间的体积为沟槽3的体积的约60％。
层32的材料例如是氧化物(第一氧化物)，在一些实施例中其可以是二氧化硅(SiO2)。
在另外的实施例中，可以通过物理气相沉积(PVD)来实现层32 的沉积。
将气体引入到沟槽中使得可以降低沟槽的相对介电常数(εr)。为了减小沟槽3的电容，可以增加宽度。然而，在结构上，重要的是，沟槽必须足够窄以形成塞子。可以协调这两个要求的宽度L被称为临界宽度。临界宽度大约等于1.6μm，在一些实施例中，对于沟槽3的深度P大约等于17μm，其等于1.6μm。
所描述的实现和实施方式的实施例的优点是沟槽3的电容的减小，以便减小对电路性能的负面影响、寄生效应。实际上，为将30V 的电压(VC)钳位到16A，沟槽的电容大约等于130fF。
所描述的实现和实施方式的实施例的另外的优点是，与用多晶硅填充的沟槽相比，沟槽的电介质刚度增加。
已经描述了各种实施例和变型。本领域技术人员将理解，这些实施例的某些特征可以被组合，并且本领域技术人员将容易想到其他变型。
最后，基于上文提供的功能描述，本文描述的实施例和变型的实际实施方式在本领域技术人员的能力之内。
上述各种实施例可以被组合以提供另外的实施例。可以根据以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求中，所使用的术语不应当被解释为将权利要求限制为说明书和权利要求中公开的特定实施例，而是应当被解释为包括所有可能的实施例以及这种权利要求被赋予的等同物的全部范围。因此，权利要求不受公开内容的限制。

Claims (7)

1.一种用于防止放电的设备，其特征在于，包括：
半导体衬底；以及
隔离沟槽，在所述半导体衬底中，所述隔离沟槽包括包含气体的封闭空间。
2.根据权利要求1所述的设备，其特征在于，所述封闭空间的、包含所述气体的体积为所述隔离沟槽的体积的60％。
3.根据权利要求1所述的设备，其特征在于，包括：
第一氧化物层，在所述半导体衬底的表面上，并且在所述隔离沟槽的侧壁上和下表面上；以及
第二氧化物层，在所述第一氧化物层上，所述第二氧化物层将气体封闭在所述第二氧化物层与所述第一氧化物层的、在所述隔离沟槽的所述侧壁上和所述下表面上的部分之间。
4.一种电子设备，其特征在于，包括：
半导体衬底；
第一电路，至少部分地形成在所述半导体衬底中；以及
静电放电保护电路，电耦合到所述第一电路，所述静电放电保护电路被配置为保护所述第一电路免受放电，所述静电放电保护电路包括至少一个隔离沟槽，所述隔离沟槽延伸到所述半导体衬底中并且具有包含气体的封闭空间。
5.根据权利要求4所述的电子设备，其特征在于，所述静电放电保护电路具有低于或等于30V的钳位电压。
6.根据权利要求4所述的电子设备，其特征在于，所述静电放电保护电路包括至少一个二极管，所述至少一个隔离沟槽横向地围绕所述至少一个二极管。
7.根据权利要求4所述的电子设备，其特征在于，所述静电放电保护电路包括：
第一氧化物层，在所述半导体衬底的表面上，并且在所述至少一个隔离沟槽的侧壁上和下表面上；以及
第二氧化物层，在所述第一氧化物层上，所述第二氧化物层将所述气体封闭在所述第二氧化物层与所述第一氧化物层的、在所述至少一个隔离沟槽的所述侧壁上和所述下表面上的部分之间。
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