CN101150146A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，该半导体器件包括至少一个以下元件，即：通过在半导体衬底中的隔离层之间注入杂质所形成的阱区；在阱区上部形成的漂移区；在半导体衬底上形成的并同时与漂移区一侧重合的栅极图案；在漂移区上形成的与栅极图案相邻的至少一个STI(浅沟槽隔离)。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
高压器件可以使用漏极延伸NMOS(DENMOS)。DENMOS可以设置成具有高于工作电压的击穿电压，从而将其用作高压器件。DENMOS可以具有典型的NMOS晶体管结构，但是在漏极区域中具有漂移区。DENMOS中的漂移区可具有相对低的密度(例如1E16～5E17原子/cm3)，从而可将DENMOS用在高压电路中。
虽然DENMOS晶体管的结构可被设计为具有相对高的击穿电压，以在高电压下运行，但是在静电放电(ESD)时对不期望的放电电流进行分流的效率却比较低。这种较低的效率可能是由于漂移区具有相对低的密度而引起的。
可以在较短时间(例如，小于约100nsec)内进入ESD状态。因此，可以在DENMOS器件中加入寄生NPN-BJT，使得较高电流(例如1A～2A)可以瞬间流过DENMOS。但是电流可能沿着DENMOS晶体管的沟道表面流动，所以会由于EDS应力电流的存在而引起电流局部化(current localization)现象。
图1表示TDDNMOS(三重扩散漏极NMOS)，其试图缓解电流局部化现象和以相对校对的效率对不期望的放电电流进行分流。TDDNMOS可以通过在一系列步骤中扩散杂质而形成。
如图1所示，在半导体衬底21的预定区域中形成多个隔离层22。半导体衬底21可具有P阱以及在隔离层22之间形成的栅极23。可以通过将P型掺杂物注入半导体衬底201，以在隔离层22之间形成阱拾取区24。可以通过注入高密度N型掺杂物，以在隔离层22和栅极23之间形成源极有源区25。
可通过三个步骤来执行N型掺杂物注入工艺，以在栅极23与隔离层22之间形成漏极。可以在低密度漏极漂移区26中形成高密度漏极有源区27。可以在低密度漏极漂移区26中形成杂质区28，使得杂质区28与高密度漏极有源区27完全或充分重叠。
可通过同一掺杂物注入过程同时形成源极有源区25与漏极有源区27。在形成源极有源区25和漏极有源区27之后，它们的杂质密度基本上相同。栅极23下的P阱可以定义沟道，且可以通过注入杂质形成。栅极23下的P阱中的杂质密度可以小于漏极漂移区26中的杂质密度。
栅极23、阱拾取区24和源极有源区25可以共同连接地线(Vss线)。漏极有源区27可以连接电源线或单独的输入/输出焊盘。
但是，TDDNMOS(如图1所示)会要求另外的注入工艺，以引导电流以垂直方向流入。而且，为了改善热失控(thermal runaway)电流，必须进行额外的注入和/或掩模工艺。在制造工艺中，额外的工艺可能很昂贵，从而不利于制造者和消费者。
发明内容
本发明实施例涉及一种具有ESD(静电放电)保护的半导体器件。本发明实施例涉及一种方法，用以制造这样一种半导体器件，其具有可不需要注入和/或掩模工艺的ESD(静电放电)保护功能。
本发明中实施例，半导体器件包括至少一个以下元件，即：通过在半导体衬底中的隔离层之间注入杂质所形成的阱区；在阱区上部形成的漂移区；在半导体衬底上形成的并同时与漂移区一侧重合的栅极图案；在漂移区上形成的与栅极图案相邻的至少一个STI(浅沟槽隔离)。
附图说明
图1表示TDDNMOS(三重扩散漏极NMOS)。
图2和图3表示根据本发明实施例的半导体器件。
图4至图8表示根据本发明实施例的半导体器件的特性。
具体实施方式
图2表示本发明实施例的高压ESD保护器件。根据本发明实施例，可以在半导体衬底100上形成氧化层。可将杂质注入半导体衬底100，从而形成阱区110(例如HP阱区或HN阱区)。根据本发明实施例，可以在半导体衬底100的漂移区140(例如，N漂移区)中形成浅沟槽隔离(STI)130。可以在半导体衬底100中形成隔离层120。可以与栅极图案150相邻地形成STI 130。
在本发明实施例中，可以在半导体衬底100上和/或上方形成氧化层。可以在半导体衬底100上和/或上方形成光致抗蚀剂图案。可以在半导体衬底100上进行蚀刻工艺，以形成多个沟槽。根据本发明实施例，可以在用以定义有源区的沟槽中形成至少一个隔离层120和/或STI 130。在本发明实施例中，可以用硅氧化物(例如，SiO2)填充沟槽，以形成至少一个隔离层120和/或STI 130。
根据本发明实施例，在形成隔离层120和/或STI 130之后，可将P型或N型掺杂物注入阱110中，以形成漂移区140。在本发明实施例中，可以基本上在绝缘层120外形成漂移区140。可以在阱110和隔离层120上和/或上方形成栅极图案150。在本发明实施例中，漂移区140的深度可以大于源区(其可以在后面的工艺中形成)的深度。源区可不与漂移区140对称。
可以形成覆盖层(例如，包括氧化物)，以覆盖包括栅极氧化层、多晶硅和/或其它栅极结构的栅极图案150。可以在覆盖层上和/或上方形成光致抗蚀剂图案。可以通过使用光致抗蚀剂图案作为掩模，将掺杂物注入半导体衬底100，以形成源区和/或漏区。源区可以浅掺杂有n+和p+掺杂物。漏区可以浅掺杂有n+掺杂物。
可以在栅极图案150的表面上和/或上方沉积氮化硅层。可以从氮化硅层在栅极图案150的侧壁上(例如，通过回蚀工艺)形成间隔件。可以对于覆盖层进行硅化物工艺，以对部分覆盖层添加硅化物。
如图3所示，根据本发明实施例，可以在漂移区240中形成两个STI(STI231和STI 232)，漂移区240围绕这两个隔离区。根据本发明实施例，STI 231和STI 232可与栅极图案250相邻。根据本发明实施例，可以在半导体衬底200中形成漂移区240、隔离层220、HP阱210。
根据本发明实施例，图2和图3表示高压ESD保护器件，其在栅极和漏极有源区之间的漂移区中具有至少一个STI。在本发明实施例中，图2和图3所示的器件具有DENMOS结构，其可以将ESD保护性能最大化。
图4A是表示在漂移区没有STI的半导体器件在击穿状态下的碰撞电离的相片。根据本发明实施例，图4B表示在漂移区具有STI的半导体器件在击穿状态下的碰撞电离的相片。如图4B所示，耗尽区在STI区130及其周围。如图4A和图4B所示，图4B所示的半导体器件(即，在漂移区具有STI)的碰撞电离与图4A所示的半导体器件(即，在漂移区没有STI)的碰撞电离基本上相似。
图5表示在漂移区具有STI(“本发明实施例的DENMOS结构”)和在漂移区没有STI(“现有技术的DENMOS结构”)的ESD保护的电流-电压特性。如图所示，不考虑在漂移区是否具有STI，电流-电压特性基本上相同。因此，根据本发明实施例，在击穿电压下运行时，即使在漂移区中增加STI也基本不会影响ESD保护器件的电流-电压特性。
图6A表示当施加的电压高于击穿电压时漂移区没有STI的ESD保护器件的碰撞电离。如图6A所示，漂移区没有STI，在漏极有源区中会出现碰撞电离，从而导致器件更加复杂。例如，由于相对较高的内部温度所引起的ESD可导致器件损坏。如图7A所示，在漂移区没有STI的ESD保护器件中，在漂移区与漏极有源区匹配的区域存在相对较高的温度分布。
图6B表示根据本发明实施例的在漂移区具有STI的ESD保护器件的碰撞电离。在本发明实施例中，在漂移区与漏极有源区匹配的区域中配置有STI130。如图6B所示，根据本发明实施例，碰撞电离在STI 130附近最小化。如图6B和图7B所示，根据本发明实施例，使得由于碰撞电离和温度分布所导致的在ESD状态下的半导体器件的故障最小化。在本发明实施例中，STI130可以使电流(例如，相对较高电平的电流)从半导体衬底表面转向而深入至半导体衬底中。根据本发明实施例，电流转向可以改善半导体器件中ESD保护的特性。
根据本发明实施例，图8表示漂移区具有STI(“本发明实施例”)的ESD保护结构(例如，DENMOS结构)与漂移区没有STI(“现有技术”)的ESD保护结构相比可以具有相对较低的由ESD电流引起的内部温度。根据本发明实施例，如果在漏极有源区和漂移区之间形成具有至少一个STI的高压ESD保护器件，则不需要额外的掩模工艺，从而可以将制造成本最小化。
在本发明实施例中，在漏极有源区和漂移区之间形成的STI可以将工作电流的方向从半导体器件表面转向，并垂直进入半导体衬底中，从而将在操作期间的半导体器件的损坏最小化。
对本领域技术人员显而易见的是：本发明公开的内容可以具有多种修改和改变。因此在本发明的权利要求和其等价变型的范围内，可以对本发明公开的内容的修改和改变是明显的和清楚。

Claims (20)

1.一种装置，包括：
半导体衬底；
在该半导体衬底上形成的栅极；
在该半导体衬底中形成的漂移区，其中所述漂移区与所述栅极相邻；和
在该漂移区中形成的至少一个隔离区。
2.根据权利要求1所述的装置，其中所述至少一个隔离区是浅沟槽隔离。
3.根据权利要求1所述的装置，其中所述至少一个隔离区由两个隔离区构成。
4.根据权利要求1所述的装置，其中所述至少一个隔离区由一个隔离区构成。
5.根据权利要求1所述的装置，其中在晶体管的阱区中形成所述漂移区。
6.根据权利要求5所述的装置，其中：
用N型掺杂物注入所述阱区；且
用P型掺杂物注入所述漂移区。
7.根据权利要求5所述的装置，其中：
用P型掺杂物注入所述阱区；且
用N型掺杂物注入所述漂移区。
8.根据权利要求1所述的装置，其中所述栅极与所述漂移区的一侧重叠。
9.根据权利要求1所述的装置，其中所述装置是漏极延伸NMOS晶体管。
10.根据权利要求1所述的装置，其中在该漂移区中形成的所述至少一个隔离区被设置成用以将电流从所述半导体衬底的表面转向。
11.一种方法，包括：
在半导体衬底中形成至少一个隔离区；
在所述半导体衬底中形成漂移区，其中该漂移区围绕在所述至少一个隔离区；和
在所述半导体衬底上形成栅极。
12.根据权利要求11所述的方法，其中所述至少一个隔离区是浅沟槽隔离。
13.根据权利要求11所述的方法，其中所述至少一个隔离区由两个隔离区构成。
14.根据权利要求11所述的方法，其中所述至少一个隔离区由一个隔离区构成。
15.根据权利要求11所述的方法，包括：在所述半导体衬底中形成阱区，其中在形成所述阱区后，在所述阱区中形成所述漂移区。
16.根据权利要求15所述的方法，其中：
用N型掺杂物注入所述阱区；且
用P型掺杂物注入所述漂移区。
17.根据权利要求15所述的方法，其中：
用P型掺杂物注入所述阱区；且
用N型掺杂物注入所述漂移区。
18.根据权利要求11所述的方法，其中所述栅极与所述漂移区的一侧重叠。
19.根据权利要求11所述的方法，其中所述方法用于形成漏极延伸NMOS晶体管的至少一部分。
20.根据权利要求11所述的方法，其中在该漂移区中形成的所述至少一个隔离区被设置成用以将电流从所述半导体衬底的表面转向。
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