KR20090091711A - 정전기 방전 이벤트로부터 반도체 디바이스를 보호하는 정전기 방전 보호 디바이스 및 방법 - Google Patents
정전기 방전 이벤트로부터 반도체 디바이스를 보호하는 정전기 방전 보호 디바이스 및 방법 Download PDFInfo
- Publication number
- KR20090091711A KR20090091711A KR1020097010072A KR20097010072A KR20090091711A KR 20090091711 A KR20090091711 A KR 20090091711A KR 1020097010072 A KR1020097010072 A KR 1020097010072A KR 20097010072 A KR20097010072 A KR 20097010072A KR 20090091711 A KR20090091711 A KR 20090091711A
- Authority
- KR
- South Korea
- Prior art keywords
- diode
- region
- input
- well
- electrostatic discharge
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 abstract description 17
- 239000012212 insulator Substances 0.000 description 13
- 238000007667 floating Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- ICFJFFQQTFMIBG-UHFFFAOYSA-N phenformin Chemical group NC(=N)NC(=N)NCCC1=CC=CC=C1 ICFJFFQQTFMIBG-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
전정기 방전 이벤트로부터 반도체 디바이스들을 보호하는 방법 및 디바이스가 제공된다. 정전기 방전 보호 디바이스(100)는, 실리콘 기판(104)과, 상기 실리콘 기판 내에 배치되는 P+-타입 애노드 영역(116)과, 그리고 상기 실리콘 기판 내에서 상기 P+-타입 애노드 영역과 직렬 연결되도록 배치되는 제 1 N-웰 디바이스 영역(120)을 포함한다. 제 1 P-웰 디바이스 영역(122)이 상기 실리콘 기판 내에서 상기 제 1 N-웰 디바이스 영역과 직렬 연결되도록 배치되고, 그리고 N+-타입 캐소드 영역(118)이 상기 실리콘 기판 내에 배치된다. 게이트 전극(114)이 상기 실리콘 기판의 상기 제 1 N-웰 디바이스 영역 및 상기 제 1 P-웰 디바이스 영역 위에 적어도 실질적으로 놓이도록 배치된다.
Description
본 발명은 일반적으로 반도체 디바이스에 관한 것으로, 특히 정전기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 정전기 방전 보호 디바이스 및 방법에 관한 것이다.
반도체 기술이 130 nm 및 90 nm 기술을 넘어 65 nm, 45 nm, 32 nm, 및 그 이상 진보하고 있음에 따라, 입력/출력(I/O) 패드(pads) 및 서플라이 클램프(supply clamps)를 위한 정전기 방전(ElectroStatic Discharge, ESD) 보호의 필요성 더욱 더 중요해지고 있다. 이것은 특히, 새로운 기술 단계에 대해 벌크 기술보다 바람직한 것으로 고려되는, 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기술에 있어 중요하다. ESD 이벤트는 단락 기간 동안 전류(양의 전류 혹은 음의 전류)의 전기적 방전 현상을 말하는데, 이러한 단락 기간 동안 많은 양의 전류가 반도체 구조에 제공된다.
현재 ESD 보호 회로는 많은 결점을 가지고 있는데, 특히 SOI 기술과 함께 사용될 때 그러하다. 일부 ESD 보호 회로에서는 누설 전류가 크고 그리고 용량성 부 하(capacitive loading)가 크다. SOI 기판 상의 ESD 보호 회로와 같은 다른 ESD 보호 회로는 더 낮은 누설 전류 및 더 낮은 용량성 부하를 보여주지만, 높은 자체 가열로 인해 디바이스의 ESD 능력을 제한하는 얇은 SOI 필름을 필요로 하며, 이것은 또한 ESD 스트레스 하의 고장 전류를 낮추어 준다.
따라서, 누설 전류를 낮추고 용량성 부하를 낮추는 ESD 보호 디바이스를 제공하는 것이 바람직하다. 또한 디바이스의 크기를 감소시킬 수 있는 ESD 보호 디바이스를 제공하는 것이 바람직하다. 추가로, 개선된 ESD 보호 디바이스를 사용하여 ESD 이벤트로부터 반도체 구조를 보호하는 방법을 제공하는 것이 바람직하다. 더욱이, 본 발명의 다른 바람직한 특징 및 특성은, 첨부되는 도면 및 본 발명의 본 배경기술 부분과 함께, 아래에서 제공되는 본 발명의 상세한 설명 및 첨부되는 특허청구범위로부터 명백하게 될 것이다.
본 발명의 예시적 실시예에 따르면, 정전기 방전 보호 디바이스가 제공된다. 상기 정전기 방전 보호 디바이스는, 실리콘 기판과, 상기 실리콘 기판 내에 배치되는 P+-타입 애노드 영역과, 그리고 상기 실리콘 기판 내에서 상기 P+-타입 애노드 영역과 직렬 연결되도록 배치되는 N-웰 디바이스 영역(120)을 포함한다. P-웰 디바이스 영역이 상기 실리콘 기판 내에서 N-웰 디바이스 영역과 직렬 연결되도록 배치되고, 그리고 N+-타입 캐소드 영역이 상기 실리콘 기판 내에 배치된다. 게이트 전극이 상기 실리콘 기판의 상기 N-웰 디바이스 영역 및 상기 P-웰 디아비스 영역 위에 적어도 실질적으로 놓이도록 배치된다.
본 발명의 또 다른 예시적 실시예에 따르면, 정전기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법이 제공된다. 상기 방법은 입력에 직렬 연결되는 제 1 다이오드 및 제 2 다이오드를 제공하는 단계와, 상기 제 1 다이오드 및 상기 제 2 다이오드에 순반향 바이어스를 인가하는 단계와, 그리고 정전기 방전 이벤트의 발생시 상기 제 1 다이오드 또는 상기 제 2 다이오드를 단락시키는 단계를 포함한다.
본 발명의 또 다른 예시적 실시예에 따르면, 정전기 방전 이벤트로부터 반도체 구조를 보호하는 방법이 제공된다. 상기 방법은 입력에 직렬 연결되는 제 1 다이오드 및 제 2 다이오드를 제공하는 단계를 포함한다. 상기 제 1 다이오드 및 상기 제 2 다이오드는 상부의 게이트와 전기적으로 통신한다. 정전기 방전 이벤트가 상기 게이트에서 감지되고, 상기 제 1 다이오드 또는 상기 제 2 다이오드의 영역이 인버트(invert)된다.
본 발명이 이후 첨부되는 도면과 함께 사용되며, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1은 본 발명의 예시적 실시예에 따른 ESD 보호 디바이스의 단면도이다.
도 2는 RC-트리거 감지 회로와 함께 사용된 도 1의 ESD 보호 디바이스의 개략적 회로도이다.
도 3은 고속 입력/출력 패드와 함께 사용된 도 1의 ESD 보호 디바이스의 개 략적 회로도이다.
도 4는 로컬 클램핑 회로(local clamping circuit)와 함께 사용된 도 1의 ESD 보호 디바이스의 개략적 회로도이다.
도 5는 레일-기반 클램핑 회로(rail-based clamping circuit)와 함께 사용된 종래 기술에서의 ESD 보호 디바이스의 개략적 회로도이다.
도 6은 본 발명의 또 다른 예시적 실시예에 따른 ESD 보호 디바이스의 단면도이다.
도 7은 종래 기술에서의 ESD 보호 디바이스의 단면도이다.
본 발명의 다음의 상세한 설명은 단지 예시적인 것이며, 본 발명을 한정하려는 것이 아니고 또한 본 발명의 응용 및 사용을 한정하려는 것이 아니다. 더욱이, 본 발명에 관한 앞서의 배경기술에서 나타난 임의의 이론 혹은 본 발명에 관한 아래의 설명으로만 본 발명이 한정되는 것이 아니다.
도 1을 참조하면, 본 발명의 예시적 실시예에 따른 정전기 방전(ESD) 보호 디바이스(100)는 ESD 이벤트에 대항하여 코어 반도체 회로(미도시)의 보호를 위해 사용되는 듀얼-웰 전계 효과 다이오드(Dual-Well Field Effect Diode, DW-FED)를 포함한다. ESD 보호 디바이스(100)는 실리콘 기판, 이 실리콘 기판은 벌크 실리콘 웨이퍼(미도시)일 수 있거나, 혹은 바람직하게는 절연층(106) 상의 얇은 실리콘 층(104)(일반적으로 실리콘-온-절연체(Silicon-On-Insulator) 또는 SOI로 알려져 있음)일 수 있으며, 이것은 또한 캐리어 웨이퍼(108)에 의해 지지된다. 전형적으 로, 얇은 실리콘 층(104)은 구현되는 회로 기능에 따라 약 20-100 나노미터(nm)의 두께를 가지며, 바람직하게는 약 80 nm보다 작은 두께를 가진다.
ESD 보호 디바이스(100)는 또한 P+-타입 애노드 영역(116) 및 N+-타입 캐소스 영역(118)을 포함하고 있으며, 이들 모두는 실리콘 층(104)에 배치된다. 실리콘 층(104)의 P+-타입 애노드 영역(116)은 N-웰 디바이스 영역(120) 및 P-웰 디바이스 영역(122)에 의해 N+-타입 캐소드 영역(118)으로부터 분리되어 있다. P+-타입 영역 및 N+-타입 영역은 P-웰 영역 및 N-웰 영역의 도핑 농도보다 더 큰 도핑 농도를 갖는 영역이다. 본 발명의 예시적 실시예에서, P-웰 디바이스 영역 및 N-웰 디바이스 영역은 적당한 도펀트를 사용하여 약 5×1017 내지 약 5×1018 cm-3 농도로 도핑될 수 있고, 반면에 P+-타입 애노드 영역 및 N+-타입 캐소드 영역은 적당한 도펀트를 사용하여 약 1021 내지 약 1022 cm-3 농도로 도핑될 수 있다. P+-타입 애노드 영역, N+-타입 캐소드 영역, P-웰 영역, N-웰 영역은 표준 방식, 예를 들어, N-타입 영역에 대해서는 비소(arsenic) 혹은 인(phosphorous)의 이온 주입에 의해, P-타입 영역에 대해서는 붕소(boron)의 이온 주입에 의해, 제조될 수 있다. 웰들의 도핑을 통해 ESD 보호 디바이스(100)의 턴온 전압이 결정된다.
게이트 절연체 층(110)이 실리콘 층(104)의 표면(112) 상에 배치된다. 게이트 절연체는 산화 분위기에서 실리콘 기판을 가열함으로써 형성되는 열적으로 성장 된 실리콘 다이옥사이드일 수 있거나, 또는 증착된 절연체, 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 고유전상수의 절연체(예를 들어, HfSiO) 등일 수 있다. 증착된 절연체는, 예를 들어, CVD(Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition, LPCVD), SACVD(Semi-Atmospheric Chemical Vapor Deposition), 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 공지된 방식으로 증착될 수 있다. 게이트 절연체 물질의 두께는 전형적으로 1-10 nm이다. 본 발명의 일 실시예에 따르면, 게이트 전극 형성 물질, 바람직하게는 다결정 실리콘으로 형성되는 게이트 전극(114)이 게이트 절연체 층 상에 증착된다. 다른 전기적으로 전도성의 게이트 전극 형성 물질, 예를 들어, 금속 혹은 금속 실리사이드가 또한 증착될 수 있다. 이후, 게이트 전극 형성 물질은 다결정 실리콘으로 언급되지만, 본 발명의 기술분야에서 숙련된 기술을 가진자들은 다른 물질도 살용될 수 있음을 알게 될 것이다. 만약 게이트 전극 형성 물질이 다결정 실리콘이라면, 이 물질은 전형적으로 약 50-200 nm의 두께로, 바람직하게는 약 100 nm의 두께로 실란(silane)의 수소 환원(hydrogen reduction)에 의한 LPCVD에 의해 증착된다. 다결정 실리콘 층은 바람직하게는 비도핑 다결정 실리콘으로서 증착되고, 그리고 후속적으로 이온 주입에 의해 불순물 도핑된다. ESD 보호 디바이스(100)는 또한 영역들(116 및 118)을 정의하는데 사용되는 측벽 스페이서들(124)을 포함한다. 측벽 스페이서들(124)은, 동일 에칭 화학법에 노출될 때 게이트 전극(114)의 게이트 전극 형성 물질의 에칭 특성과는 다른 에칭 특성을 갖는 임의의 적당한 유전체 물질로 형성될 수 있다. 예를 들어, 측벽 스페이서들(124)은 실리콘 나이트라이드, 실 리콘 옥사이드, 또는 실리콘 옥시나이트라이드로 형성될 수 있다.
도 1로부터 명백한 바와 같이, ESD 보호 디바이스(100)는 실리콘 층(104) 내에 직렬로 연결된 두 개의 P-N 접합을 가지며, 따라서 직렬 연결된 두 개의 순반향으로 바이어싱된 다이오드들(130 및 132)이 형성된다. 게이트 전극(114)은 외부 회로에 의해 바이어싱될 수 있거나, 외부 서플라이 VDD 혹은 VSS에 결합될 수 있거나, 혹은 플로팅 상태에 있을 수 있다. 만약 게이트 전극이 접지된다면, 또는 접지에 관하여 약간 음의 값으로 혹은 약간 양의 값으로 바이어싱된다면, 게이트 전극 아래에 있는 채널(115)의 공핍만이 일어난다. 따라서, 비-ESD(non-ESD) 동작에 있어서, 디바이스(100)는 약 1.4 볼트(다이오드들 각각에 대해 0.7 볼트)의 턴온 전압을 가지며 직렬 연결된 두 개의 순반향으로 바이어싱된 다이오드들로서 동작할 것이다. 디바이스(100)의 턴온 전압은 따라서 보호되는 코어 회로의 예측된 정상 동작 전압보다 더 높고, 그래서 디바이스(100)는 보호될 코어 회로에는 보이지 않는 개방 회로로서 효과적으로 나타난다. 추가로, 두 개의 다이오드가 직렬 연결되어 사용되기 때문에, 이러한 직렬 결합으로 인해 커패시턴스는 단일 보호 다이오드의 커패시턴스보다 더 낮아진다. 만약 게이트 전극이, 예를 들어, 양의 ESD 이벤트로 인한 양의 고전압에 결합된다면(또는 이러한 이벤트 동안 플로팅 상태에 있다면), 디바이스(100)는 단일 다이오드로서 동작하는데, 왜냐하면 게이트 상의 전압이 게이트 전극(114) 밑에 있는 P-웰에서의 채널을 인버트시키기 때문이다. 만약 게이트 전극이, 예를 들어, 음의 ESD 이벤트로 인한 음의 고전압에 결합된다면(또는 이러 한 이벤트 동안 플로팅 상태에 있다면), 디바이스(100)는 단일 다이오드로서 동작하는데, 왜냐하면 게이트 상의 전압이 N-웰의 표면을 인버트시켜 P-타입 채널이 형성되도록 하기 때문이다. 따라서, ESD 이벤트 동안, 디바이스(100)의 다이오드들 중 하나는 형성되는 채널에 의해 단락되고, 디바이스(100)의 턴온 전압은 약 0.7 볼트까지 감소되고, 그리고 디바이스(100)는 단락 회로로서 동작하고, 따라서 ESD 이벤트가 접지에 단락되어 코어 회로가 보호된다.
ESD 보호 디바이스(100)는, 게이트 전극(114)의 전압을 제어하고 아울러 ESD 이벤트의 존재 혹은 부존재에 근거하여 게이트 바이어스를 바꾸기 위해, 감지 회로와 함께 사용될 수 있다. 도 2는 ESD 보호 디바이스(100)의 게이트 전극에 전기적으로 연결된 RC-트리거 감지 회로(150)를 나타낸다. 감지 회로(150)는 ESD 이벤트가 급속 상승 시간을 갖는다는 전제하에서 동작한다. 감지 회로(150)는 외부 전압 서플라이 VDD(152)에 연결되고, 저항기(154)와 커패시터(156)로 형성된 RC 트리거(158)를 포함한다. 본 발명의 예시적 실시예에서, RC 트리거(158)는 약 0.1 내지 약 0.2 ㎲의 RC 시상수를 가지는데, 이것은 ESD 이벤트의 예측된 상승 시간과 비교하여 느리다. 예를 들어, 본 발명의 예시적 실시예에 따르면, 저항기(154)의 저항 범위는 약 50 KΩ 내지 100 KΩ이고, 그리고 커패시터(156)의 커패시턴스 범위는 약 1 pF 내지 약 lO pF이다. 감지 회로(150)는 또한 도시된 바와 같이 RC 트리거(158)에 연결된 제 1 인버터(160), 제 2 인버터(162), 제 3 인버터(164)를 포함한다. 각각의 인버터는 P-채널 트랜지스터(PMOS) 및 N-채널 트랜지스터(NMOS)로 형 성된다.
정상 동작 동안, ESD 이벤트가 없는 경우, 노드(166)에서의 활성 신호는 로직 1로서 나타나고, 그리고 인버터들은 이러한 신호를 로직 0으로 인버트시키고, 로직 0으로 인버트된 신호는 ESD 보호 디바이스(100)의 게이트에 인가된다. 로직 0은 N-웰 이나 P-웰의 표면을 인버트시키지 못한다. 따라서, ESD 보호 디바이스(100)는 직렬로 연결된 두 개의 다이오드로서 동작하거나 혹은 개방 회로로서 효과적으로 동작한다. 반면에, ESD 이벤트가 VDD(152)에서 발생한 경우, ESD 이벤트는 매우 짧은 상승 시간을 가지게 되고, 따라서 노드(166)에서의 활성 신호는 RC 트리거의 느린 응답 시간으로 인해 로직 0으로서 나타난다. 인버터들은 이러한 신호를 로직 1로 인버트시키고, 로직 1로 인버트된 신호는 ESD 디바이스(100)의 게이트에 인가된다. 앞서 설명된 바와 같이, ESD 보호 디바이스(100)의 게이트 전극(114)에서의 전압이 높으면, 디바이스(100)는 단일 다이오드로서 동작하는데, 왜냐하면 게이트가 게이트 아래의 채널을 형성하는 P-웰을 인버트시키기 때문이다. 따라서, 디바이스(100)의 온-전압(on-voltage)은 감소되고 그리고 디바이스(100)는 단락 회로로서 효과적으로 나타나서, ESD 이벤트를 접지에 단락시키고 코어 회로를 보호한다.
ESD 보호 디바이스(100)의 커패시턴스는 (직렬로 연결된 두 개의 P-N 접합의 존재로 인해) 내재적으로 낮기 때문에, 듀얼-웰 ESD 보호 디바이스는 고속 I/O 패드와 함께 사용될 수 있다. 본 발명의 예시적 실시예에 따른 도 3을 참조하면, 두 개의 ESD 보호 디바이스들(212 및 214)이 바이어싱 회로(202)와 함께 고속 I/O 패드(200)에 연결되어 있는데, 바이어싱 회로(202)는 디아이스(212 및 214)의 게이트들이 ESD 이벤트 하에서 낮은 턴온 전압을 가지도록 한다. 도시된 바와 같이, 바이어싱 회로는 외부 전압 서플라이 VDD(204)에 연결되고, 그리고 하나의 N-채널 트랜지스터(206)와 두 개의 P-채널 트랜지스터(208 및 210)를 포함한다. 두 개의 ESD 보호 디바이스(212 및 214)는, 도 1의 듀얼-웰 ESD 보호 디바이스(100)와 같은, 듀얼-웰 전계 효과 다이오드이다. 제 1 ESD 보호 디바이스(212)가 VDD(204) 및 I/O 패드(200)에 연결된다. 제 2 ESD 보호 디바이스(214)가 I/O 패드(200) 및 접지 혹은 VSS에 연결된다.
ESD 이벤트가 없는 정상 동작 동안, NMOS(206)는 턴온되어, PMOS(208) 및 PMOS(210)의 게이트들은 저전압에 연결되며, 양쪽 PMOS 트랜지스터들이 턴온되어 이들은 단락 회로로서 효과적으로 나타난다. 따라서, ESD 보호 디바이스(212 및 214)의 게이트들(216 및 218)이 각각 이들의 캐소드들(220 및 222)에 결합되고, 그리고 보호 디바이스들(212 및 214) 각각은 높은 턴온 전압을 가진다. I/O 패드(200)에서의 전압이 VDD(204) 위로 상승하지 않기 때문에, 디바이스(212)는 역방향으로 바이어싱되거나 또는 제로 바이어싱되고, 그리고 디바이스(214)는 역방향으로 바이어싱된다. 따라서, ESD 보호 디바이스(212 및 214)는 직렬로 연결된 두 개의 다이오드로서 동작하고, 이들은 낮은 누설을 나타내며, 그리고 이러한 회로는 코어 회로에 대해 투명한 개방 회로로서 나타난다. 추가로, 디바이스들이 직결로 연결된 두 개의 다이오드들로서 동작하기 때문에, 이들은 집합적으로 낮은 커패시턴스를 나타낸다.
반면에, 양의 ESD 이벤트가 I/O 패드(200)에서 일어나는 경우(이것은 전형적으로 디바이스가 동작하지 않고, VDD(204)가 본질적으로 접지되어 있거나 혹은 플로팅 상태에 있을 때 일어남), NMOS(206)는 오프(off)되고 그리고 PMOS(208) 및 PMOS(210)의 게이트들은 플로팅 상태에 있게 된다. 디바이스(212)의 게이트(216)는 플로팅 상태에 있고, 애노드는 양의 값이고, 그리고 도 1을 다시 참조하면, 다이오드(132)는 P-웰 영역(122)을 가로질러 형성된 채널에 의해 단락되며, 그래서 디바이스(212)가 하나의 다이오드로서 동작하도록 하고, 낮은 턴온 전압을 가지도록 한다.
도 3을 다시 참조하면, 음의 ESD 이벤트가 I/O 패드(200)에서 일어나는 경우(이것은 또한 전형적으로 디바이스가 동작하지 않고, VDD(204)가 본질적으로 접지되어 있거나 혹은 플로팅 상태에 있을 때 일어남), NMOS(206)는 오프(off)되고 그리고 PMOS(208) 및 PMOS(210)의 게이트들은 플로팅 상태에 있게 된다. 디바이스(214)의 게이트(218)는 애노드(222)에 용량적으로 결합되고, 이것은 I/O 패드(200)의 전압에 커플링되며, 그리고 게이트(218)에서의 전압은 낮게 나타난다. 도 1을 다시 간단히 참조하면, 게이트 전극(114) 상의 저전압은 N-웰(120)을 가로지르는 채널을 인버트시킴으로써 도 1의 다이오드(130)를 단락시킨다. 따라서, ESD 보호 디바이스(214)는 하나의 다이오드로서 동작하고, 낮은 턴온 전압을 가지며, 그리고 음의 ESD 이벤트는 접지로 션트된다.
정상 동작 동안의 더 높은 턴온 전압 때문에, ESD 보호 디바이스(100)는 또한 로컬 클램핑(lacal clamping)을 위해 사용될 수 있다. 도 4는 예시적 실시예에 따른 로컬 클램핑 회로(250)를 나타내며, 이것은 패드를 접지에 국부적으로 클램핑하기 위해 ESD 보호 디바이스(100) 및 다이오드 디바이스(268) 양쪽 모두를 사용한다. 다이오드 디바이스(268)는 ESD 보호 디바이스(100)와 같은 듀얼-웰 전계 효과 다이오드일 수 있거나 또는 종래의 다이오드일 수 있다. ESD 보호 디바이스(100) 및 다이오드 디바이스(268)는 서플라이 클램프 또는 디커플링 커패시터(254)와 함께 I/O 패드(252)에 연결된다. 회로(256)는 코어 회로를 나타내는데, 이 코어 회로는 예를 들어 외부 서플라이 전압 VDD(262) 및 I/O 패드(252)에 연결된 출력 드라이버의 두 개의 NMOS 트랜지스터들(258 및 260)을 포함할 수 있다. 입력 수신기 디바이스(270)는 I/O 패드(252)에 연결된 입력 회로를 나타낸다.
양의 ESD 이벤트가 I/O 패드(252)에서 발생할 때, 역방향으로 바이어싱된 다이오드 디바이스(268)는 개방 회로로서 나타난다. 도 1을 다시 참조하면, 게이트 전극(114) 상의 양의 고전압은 P-웰(122)을 가로지르는 채널을 인버트시킴으로써 디바이스(100)의 다이오드(132)를 단락시킨다. 따라서, 도 4를 다시 참조하면, ESD 보호 디바이스(100)는 단일의 순방향으로 바이어싱된 다이오드로서 동작하고, 그리고 화살표(264)에 의해 나타난 바와 같이, 양의 ESD 이벤트는 접지로 션트된다. 이것은 또한 패드 전압을 낮추어 준다. 이러한 현상은 다음과 같은 식으로 표현될 수 있다.
Vpad = VESD100 + IRESD100
여기서 I는 ESD 보호 디바이스(100)를 통해 흐르는 전류이고, Vpad는 패드 전압이며, VESD100은 ESD 보호 디바이스(100)의 턴온 전압이고, 그리고 RESD100은 ESD 보호 디바이스의 직렬 저항이다. 음의 ESD 이벤트가 I/O 패드(252)에서 일어날 때, 순반향으로 바이어싱된 ESD 보호 디바이스(100)는 개방 회로로서 동작하고, 그리고 다이오드 디바이스(268)는 단락 회로로서 동작하고, 그리고 ESD 펄스는 접지로 션트된다.
클램핑 회로(250)와 같은 로컬 클램핑 회로에서 ESD 보호 디바이스(100)를 사용함으로써, 종래 기술의 보호 디바이스의 사용에서 해결해야 할 일부 문제점들이 극복된다. 도 7을 참조하면, ESD 보호를 위해 로컬 클램핑 회로에서 사용되어 온 종래 기술의 ESD 보호 디바이스의 예는 단일의 "N-바디(body)" 또는 "P-바디" 디바이스(400)를 포함한다. 단일-웰 디바이스(400)는 듀얼-웰 전계 효과 다이오드(100)와 유사하지만, P+-타입 애노드 영역(116) 및 N+-타입 캐소드 영역(118)이 게이트 전극(114) 아래에 놓이도록 배치되는 단 하나의 웰(402)에 의해서만 분리되어 있다. N-바디 또는 P-바디는 각각 기술적으로 표준 PMOS 또는 NMOS 트랜지스터에 의해 사용되는, 동일한 저-도우즈 주입(low-dose implant)으로 형성된다. 도 5는 레일-기반의 클램핑 회로(300)에 사용되는, 단일-웰 디바이스(400)와 같은, 종래 기술의 ESD 디바이스를 나타낸다. 레일-기반의 클램핑 회로(300)는, I/O 패 드(252)와 접지 사이에 연결된 듀얼-웰 ESD 보호 디바이스(100)를 사용하는 대신에, 단일 웰 디바이스(400)가 I/O 패드(252)와 외부 서플라이 VDD(262) 사이에 연결된다는 것을 제외하면, 로컬 클램핑 회로(250)와 동일하다. 음의 ESD 이벤트가 I/O 패드에서 발생할 때, ESD 펄스는 앞서 설명된 바와 같이 다이오드 디바이스(268)를 통해 접지로 션트된다. 그러나, 양의 ESD 이벤트가 I/O 패드(252)에서 발생할 때, 화살표(304)로 표시된 바와 같이, 패드로부터의 신호는 종래 기술의 ESD 디바이스(400)를 통해 VDD(262)로 진행하고, 그 다음에 서플라이 클램프 또는 디커플링 커패시턴스(254)를 통해 접지로 진행한다. 이러한 점에서, 패드 상의 전압 Vpad는, 양의 ESD 이벤트가 패드에서 일어날 때 클램핑 회로(250)에서 일어나는 Vpad보다 훨씬 더 크다. 이러한 전압은 다음과 같은 식으로 표현될 수 있다.
Vpad = Vdiode + IRdiode + IRVDD + Vclamp + IRclamp
여기서 I는 ESD(400)를 통해 흐르는 전류이고, Vpad는 패드 전압이고, Vdiode는 ESD(400)의 턴온 전압이고, Rdiode는 ESD(400)의 직렬 저항이고, Vclamp는 서플라이 클램프 턴온 전압이고, 그리고 Rclamp는 서플라이 클램프 직렬 저항이다. 만약 전압 Vpad이 드라이버 회로(256)의 트랜지스터(260)의 턴온 전압보다 더 크다면, 트랜지스터(260)의 브레이크다운(breakdown)이 일어날 수 있다.
도 6은 본 발명의 또 다른 예시적 실시예에 따른 ESD 보호 디바이스(350)를 나타낸다. ESD 보호 디바이스(350)는 ESD 보호 디바이스(100)와 유사한데, 왜냐하면 ESD 보호 디바이스(350)가 실리콘 기판(102)을 포함하기 때문이며, 이 실리콘 기판(102)은 벌크 실리콘 기판일 수 있거나 또는 얇은 실리콘층(104)과 절연층(106)으로 구성될 수 있으며(일반적으로 실리콘-온-절연체 또는 SOI로서 알려져 있음), 또한 이것은 캐리어 웨이퍼(108)에 의해 지지된다. ESD 보호 디바이스(350)는 또한 실리콘층(104)에 배치되는 P+-타입 애노드 영역(116) 및 N+-타입 캐소드 영역(118)을 포함한다. 실리콘층(104)의 P+-타입 애노드 영역(116)은 제 1 N-웰 디바이스 영역(352), 제 1 P-웰 디바이스 영역(354), 제 2 N-웰 디바이스 영역(356), 및 제 2 P-웰 디바이스 영역(358)에 의해 N+-타입 캐소드 영역(118)으로부터 분리되어 있다. P+-타입 영역 및 N+-타입 영역은 P-웰 영역 및 N-웰 영역의 도핑 농도보다 더 큰 도핑 농도를 갖는 영역이다. 예를 들어, 본 발명의 예시적 실시예에서, P-웰 디바이스 영역 및 N-웰 디바이스 영역은 적당한 도펀트를 사용하여 약 5×1017 내지 약 5×1018 cm-3 농도로 도핑될 수 있고, 반면에 P+-타입 애노드 영역 및 N+-타입 캐소드 영역은 적당한 도펀트를 사용하여 약 1021 내지 약 1022 cm-3 농도로 도핑될 수 있다. ESD 보호 디바이스(350)는 또한 제 1 N-웰 디바이스 영역(352) 및 제 1 P-웰 디바이스 영역(354) 위에 놓이는 제 1 게이트(360)와, 그리고 제 2 N-웰 디바이스 영역(356) 및 제 2 P-웰 디바이스 영역(358) 위에 놓이는 제 2 게이트(362)를 포함 한다. 제 1 게이트 절연체(364) 및 제 2 게이트 절연체(366)가 각각의 웰 영역들로부터 게이트들(360 및 362)을 분리시킨다. 제 1 스페이서들(380)이 제 1 게이트(360)의 측벽들 주위로 배치되고, 그리고 제 2 스페이서들(382)이 제 2 게이트(362)의 측벽들 주위로 배치된다. 도 6으로부터 명백한 바와 같이, ESD 보호 디바이스(350)는 두 개의 게이트들을 갖는 세 개의 P-N 접합 구조 또는 세 개의 순반향으로 바이어싱된 다이오드들(370, 372, 및 374)을 포함한다. 두 개의 게이트들(360 및 362)은 독립적으로 바이어싱될 수 있다. 게이트들 중 하나의 게이트 상에서의 양의 고전압은 그 하나의 게이트 아래의 P-웰 영역을 인버트시켜 그 하나의 게이트 아래의 다이오드 접합을 제거한다. 양쪽 게이트들이 양으로 바이어싱될 때, 도 1의 높은 양의 게이트 전압 조건과 유사하게, 디바이스(다이오드(370))에 단지 하나의 접합만이 있게 된다. 따라서, ESD 보호 디바이스(350)는, I/O ESD 보호를 위해 사용될 때 혹은 고전압 서플라이들의 서플라이 클램핑을 위해 사용될 때, 턴온 전압을 훨씬 더 높아지게 하고 그리고 누설을 훨씬 더 낮아지게 한다. 도 6에서 P+ 애노드 영역 및 N+ 캐소드 영역을 분리하는 네 개의 웰 영역들을 구비하는 ESD 보호 디바이스가 예시되었지만, 이해할 것으로 임의의 적당한 개수의 웰 영역들 및 임의의 적당한 개수의 상부에 위치하는 게이트들이 훨씬 더 높은 턴온 전압을 달성하기 위해 사용될 수 있다.
따라서, 정전기 방전 보호 디바이스를 사용하는 반도체 회로의 입력을 보호하는 전정기 방전 보호 디바이스 및 방법이 제공되었다. ESD 보호 디바이스는 직렬 로 연결되는 적어도 두 개의 순반향으로 바이어싱된 다이오드들을 포함한다. ESD 이벤트 동안, 순반향으로 바이어싱된 다이오드들 중 하나는 단락되어 ESD 신호를 접지로 보낸다. 적어도 하나의 예시적 실시예가 본 발명의 앞서의 상세한 설명에서 제공되었지만, 이해해야만 하는 것으로 본 발명의 많은 변형예가 있을 수 있다. 또한 이해해야만 하는 것으로, 예시적 실시예 혹은 예시적 실시예들은 단지 예시적인 것이지, 어떠한 경우도 본 발명의 범위, 응용가능성, 혹은 구성을 한정하는 의미로 해석되어서는 안된다. 오히려, 앞서의 상세한 설명을 통해 본 발명의 기술분야에서 숙련된 기술을 가진 자들은 본 발명의 예시적 실시예들을 구현하기 위한 편리한 로드맵을 제공받을 수 있으며, 이해해야만 하는 것으로, 첨부되는 특허청구범위에서 설명되는 본 발명 및 그 법률적 등가물의 범위를 벗어남이 없이, 예시적 실시예의 형태로 설명된 구성요소들의 기능 및 배열은 다양하게 변경될 수 있다.
Claims (10)
- 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법으로서,입력에 직렬 연결되는 제 1 다이오드(130) 및 제 2 다이오드(132)를 제공하는 단계와;상기 제 1 다이오드 및 상기 제 2 다이오드에 순반향 바이어스를 인가하는 단계와; 그리고정전기 방전 이벤트의 발생시 상기 제 1 다이오드와 상기 제 2 다이오드 중 하나의 다이오드를 단락시키는 단계를 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제1항에 있어서,상기 제 1 다이오드와 상기 제 2 다이오드 중 하나의 다이오드를 단락시키는 단계는 상기 하나의 다이오드의 디바이스 영역(120, 122)이 인버트(invert)되도록 하는 것을 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제1항에 있어서,상기 입력에 직렬 연결되는 상기 제 1 다이오드(130) 및 상기 제 2 다이오드(132)를 제공하는 단계는,실리콘 층(104) 내에 배치되는 P+-타입 애노드 영역(116)을 제공하는 것과;상기 실리콘 층 내에 제 1 N-웰 디바이스 영역(120)을 상기 P+-타입 애노드 영역과 직렬 연결되도록 배치하는 것과;상기 실리콘 층 내에 제 1 P-웰 디바이스 영역(122)을 상기 제 1 N-웰 디바이스 영역과 직렬 연결되도록 배치하는 것과; 그리고N+-타입 캐소드 영역(118)을 상기 실리콘 층 내에 배치하는 것을 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제3항에 있어서,상기 제 1 다이오드(130)와 상기 제 2 다이오드(132) 중 하나의 다이오드를 단락시키는 단계는, 상기 제 1 N-웰 디바이스 영역(120)과 상기 제 1 P-웰 디바이스 영역(122) 중 하나가 인버트되도록 하는 것을 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제3항에 있어서,상기 실리콘 층(104)의 상기 제 1 N-웰 디바이스 영역(120) 및 상기 제 1 P-웰 디바이스 영역(122) 위에 적어도 실질적으로 놓이는 게이트 전극(114)을 제공하는 단계를 더 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조 의 입력을 보호하는 방법.
- 제5항에 있어서,상기 게이트 전극(114)에 RC-트리거 감지 회로(150)를 전기적으로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제6항에 있어서,상기 게이트 전극(114)에 상기 RC-트리거 감지 회로(150)를 전기적으로 연결시키는 단계는, ESD 이벤트의 예측된 상승 시간보다 더 긴 RC 시상수를 갖는 RC-트리거 감지 회로를 상기 게이트 전극에 전기적으로 연결시키는 것을 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제5항에 있어서,상기 입력을 입력/출력 패드(200)에 전기적으로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제8항에 있어서,상기 게이트 전극(114)을 바이어싱 회로(202)에 연결시키는 단계를 더 포함 하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
- 제1항에 있어서,상기 제 1 다이오드(370) 및 상기 제 2 다이오드(372)에 직렬 연결되고, 그리고 상기 입력에 직렬 연결되는 제 3 다이오드(374)를 제공하는 단계를 더 포함하는 것을 특징으로 하는 정정기 방전 이벤트로부터 반도체 구조의 입력을 보호하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/549,923 US7791102B2 (en) | 2006-10-16 | 2006-10-16 | Electrostatic discharge protection devices and methods for protecting semiconductor devices against electrostatic discharge events |
| US11/549,923 | 2006-10-16 | ||
| PCT/US2007/020594 WO2008048412A1 (en) | 2006-10-16 | 2007-09-24 | Electrostatic discharge protection devices and methods for protecting semiconductor devices against electrostatic discharge events |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090091711A true KR20090091711A (ko) | 2009-08-28 |
| KR101414777B1 KR101414777B1 (ko) | 2014-07-03 |
Family
ID=38925503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020097010072A KR101414777B1 (ko) | 2006-10-16 | 2007-09-24 | 정전기 방전 이벤트로부터 반도체 디바이스를 보호하는 정전기 방전 보호 디바이스 및 방법 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7791102B2 (ko) |
| JP (1) | JP5020330B2 (ko) |
| KR (1) | KR101414777B1 (ko) |
| CN (1) | CN101584045B (ko) |
| DE (1) | DE112007002466T5 (ko) |
| GB (1) | GB2455682B (ko) |
| TW (1) | TWI453886B (ko) |
| WO (1) | WO2008048412A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11961432B2 (en) | 2019-10-14 | 2024-04-16 | Samsung Display Co., Ltd. | Display device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8618608B2 (en) * | 2008-12-31 | 2013-12-31 | United Microelectronics Corp. | Lateral silicon controlled rectifier structure |
| US8018002B2 (en) | 2009-06-24 | 2011-09-13 | Globalfoundries Inc. | Field effect resistor for ESD protection |
| FR3009432B1 (fr) | 2013-08-05 | 2016-12-23 | Commissariat Energie Atomique | Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques |
| US9287257B2 (en) | 2014-05-30 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power gating for three dimensional integrated circuits (3DIC) |
| US10740527B2 (en) * | 2017-09-06 | 2020-08-11 | Apple Inc. | Semiconductor layout in FinFET technologies |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637900A (en) * | 1995-04-06 | 1997-06-10 | Industrial Technology Research Institute | Latchup-free fully-protected CMOS on-chip ESD protection circuit |
| US6015992A (en) | 1997-01-03 | 2000-01-18 | Texas Instruments Incorporated | Bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
| JP3415401B2 (ja) * | 1997-08-28 | 2003-06-09 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
| TW423156B (en) * | 1999-09-06 | 2001-02-21 | Winbond Electronics Corp | Electrostatic discharge protection circuit for SOI technique |
| US6594132B1 (en) * | 2000-05-17 | 2003-07-15 | Sarnoff Corporation | Stacked silicon controlled rectifiers for ESD protection |
| TW511269B (en) * | 2001-03-05 | 2002-11-21 | Taiwan Semiconductor Mfg | Silicon-controlled rectifier device having deep well region structure and its application on electrostatic discharge protection circuit |
| US6573566B2 (en) * | 2001-07-09 | 2003-06-03 | United Microelectronics Corp. | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit |
| US6737682B1 (en) * | 2002-07-30 | 2004-05-18 | Taiwan Semiconductor Manufacturing Company | High voltage tolerant and low voltage triggering floating-well silicon controlled rectifier on silicon-on-insulator for input or output |
| US6737582B2 (en) * | 2002-08-02 | 2004-05-18 | Seiko Epson Corporation | Power connector |
| JP4696964B2 (ja) * | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
| US7825473B2 (en) * | 2005-07-21 | 2010-11-02 | Industrial Technology Research Institute | Initial-on SCR device for on-chip ESD protection |
| DE102005039365B4 (de) * | 2005-08-19 | 2022-02-10 | Infineon Technologies Ag | Gate-gesteuertes Fin-Widerstandselement, welches als pinch - resistor arbeitet, zur Verwendung als ESD-Schutzelement in einem elektrischen Schaltkreis und Einrichtung zum Schutz vor elektrostatischen Entladungen in einem elektrischen Schaltkreis |
| US7560777B1 (en) * | 2005-11-08 | 2009-07-14 | Advanced Micro Devices, Inc. | Protection element and method of manufacture |
| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| DE102006022105B4 (de) * | 2006-05-11 | 2012-03-08 | Infineon Technologies Ag | ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis |
| DE102006023429B4 (de) * | 2006-05-18 | 2011-03-10 | Infineon Technologies Ag | ESD-Schutz-Element zur Verwendung in einem elektrischen Schaltkreis |
-
2006
- 2006-10-16 US US11/549,923 patent/US7791102B2/en active Active
-
2007
- 2007-09-24 KR KR1020097010072A patent/KR101414777B1/ko active IP Right Grant
- 2007-09-24 GB GB0906803.2A patent/GB2455682B/en active Active
- 2007-09-24 WO PCT/US2007/020594 patent/WO2008048412A1/en active Application Filing
- 2007-09-24 CN CN2007800418468A patent/CN101584045B/zh active Active
- 2007-09-24 JP JP2009533301A patent/JP5020330B2/ja active Active
- 2007-09-24 DE DE112007002466T patent/DE112007002466T5/de not_active Ceased
- 2007-10-03 TW TW096137019A patent/TWI453886B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11961432B2 (en) | 2019-10-14 | 2024-04-16 | Samsung Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101584045A (zh) | 2009-11-18 |
| GB2455682A8 (en) | 2012-08-01 |
| US7791102B2 (en) | 2010-09-07 |
| CN101584045B (zh) | 2011-07-06 |
| TWI453886B (zh) | 2014-09-21 |
| DE112007002466T5 (de) | 2009-08-20 |
| JP2010507248A (ja) | 2010-03-04 |
| WO2008048412A1 (en) | 2008-04-24 |
| TW200826275A (en) | 2008-06-16 |
| KR101414777B1 (ko) | 2014-07-03 |
| US20080087962A1 (en) | 2008-04-17 |
| GB2455682A (en) | 2009-06-24 |
| JP5020330B2 (ja) | 2012-09-05 |
| GB2455682B (en) | 2012-08-22 |
| GB0906803D0 (en) | 2009-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8310011B2 (en) | Field effect resistor for ESD protection | |
| US20220165725A1 (en) | High Voltage ESD Protection Apparatus | |
| US6750515B2 (en) | SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection | |
| US6399990B1 (en) | Isolated well ESD device | |
| US6838707B2 (en) | Bi-directional silicon controlled rectifier for electrostatic discharge protection | |
| US5264723A (en) | Integrated circuit with MOS capacitor for improved ESD protection | |
| US20070040222A1 (en) | Method and apparatus for improved ESD performance | |
| US7592673B2 (en) | ESD protection circuit with isolated diode element and method thereof | |
| US20100232077A1 (en) | Gated diode having at least one lightly-doped drain (ldd) implant blocked and circuits and methods employing same | |
| WO1993012544A1 (en) | Scr protection structure and circuit with reduced trigger voltage | |
| US8013393B2 (en) | Electrostatic discharge protection devices | |
| KR20060050160A (ko) | 반도체 집적 회로 장치 | |
| KR101414777B1 (ko) | 정전기 방전 이벤트로부터 반도체 디바이스를 보호하는 정전기 방전 보호 디바이스 및 방법 | |
| US7456440B2 (en) | Electrostatic protection device | |
| US20050083618A1 (en) | ESD protection for integrated circuits | |
| US7245466B2 (en) | Pumped SCR for ESD protection | |
| US7969697B2 (en) | Low-voltage CMOS space-efficient 15 KV ESD protection for common-mode high-voltage receivers | |
| US10297590B1 (en) | Electro-static discharge protection device and method of making | |
| US6633068B2 (en) | Low-noise silicon controlled rectifier for electrostatic discharge protection | |
| US7279753B1 (en) | Floating base bipolar ESD devices | |
| US20230223397A1 (en) | Electrostatic protection structure and method for fabricating electrostatic protection structure | |
| US6445601B1 (en) | Electrostatic discharge protection circuit | |
| US9673190B2 (en) | ESD device compatible with bulk bias capability | |
| Petr et al. | Advanced tunable protective structure against electrostatic discharge |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170601 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180529 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 6 |