JP5020330B2 - 静電放電保護デバイスならびに半導体デバイスを静電放電事象から保護するための方法 - Google Patents

Description

本発明は、一般に半導体デバイスに関し、より詳細には、静電放電保護デバイス、ならびに静電放電事象から半導体構造の入力を保護するための方法に関する。

半導体技術が１３０ｎｍ技術および９０ｎｍ技術を越えて６５ｎｍ、４５ｎｍ、３２ｎｍ、…と進歩するのに伴い、入出力（Ｉ／Ｏ）パッドおよび供給クランプの静電放電（ＥＳＤ）保護は困難さを増している。これは特にシリコンオンインシュレータ（ＳＯＩ）技術にあてはまり、ＳＯＩ技術は、新しいプロセスノードに対しては、バルク技術よりも好適であると期待されている。「ＥＳＤ事象」とは、短時間の電流（正または負）の放電現象を指し、この間は大量の電流が半導体構造に流れ込む。

今日のＥＳＤ保護回路は、特にＳＯＩ技術との併用時に多くの欠点を抱えている。一部のＥＳＤ保護回路は、リーク電流が高く、容量負荷が高い。ＳＯＩ基板上に設けたものなど、ほかのＥＳＤ保護回路は、リーク電流が低く、容量負荷が低いものの、高い自己発熱のため、デバイスのＥＳＤ能を制限する薄いＳＯＩ膜が必要であり、このため、ＥＳＤストレス下で故障電流（failure current）が低下する。

したがって、リークが低く容量負荷が低いＥＳＤ保護デバイスを提供することが望ましい。また、デバイスの微細化を可能にするＥＳＤ保護デバイスを提供することが望ましい。また、改良されたＥＳＤ保護デバイスを使用して、ＥＳＤ事象から半導体構造を保護するための方法を提供することが望ましい。更に、本発明のほかの望ましい特徴および性質は、添付の図面と本発明の背景技術を併せて読めば、下記の本発明の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。

本発明の例示的な実施形態によれば、静電放電保護デバイスが提供される。前記静電放電保護デバイスは、シリコン基板と、前記シリコン基板内に設けられたＰ^＋型アノード領域と、前記シリコン基板内に前記Ｐ^＋型アノード領域と直列に設けられたＮウェルデバイス領域と、前記シリコン基板内に前記Ｎウェルデバイス領域と直列に設けられたＰウェルデバイス領域と、前記シリコン基板内に設けられたＮ^＋カソード領域とを備えている。前記シリコン基板の前記Ｎウェルデバイス領域およびＰウェルデバイス領域の上を少なくとも実質的に覆うゲート電極が設けられている。

本発明の別の例示的な実施形態によれば、静電破壊事象から半導体構造の入力を保護するための方法が提供される。前記方法は、入力に直列結合された第１のダイオードおよび第２のダイオードを提供するステップと、前記第１のダイオードおよび前記第２のダイオードに順方向バイアスを印加するステップと、静電破壊事象の際に、前記１つのダイオードまたは前記第２のダイオードを短絡させるステップとを含む。

本発明の更に別の例示的な実施形態によれば、静電破壊事象から半導体構造を保護するための方法が提供される。前記方法は、入力に直列結合された第１のダイオードおよび第２のダイオードを提供するステップを有する。前記第１のダイオードおよび前記第２のダイオードは、上を覆っているゲートと電気的に連通している。静電放電事象が前記ゲートで検知され、前記第１のダイオードまたは前記第２のダイオードのデバイス領域が反転される。

本発明の例示的な実施形態に係るＥＳＤ保護デバイスの断面図。 ＲＣトリガ検知回路と併用されている図１のＥＳＤ保護デバイスの回路図。 高速入出力パッドと併用されている図１のＥＳＤ保護デバイスの回路図。 局所クランプ回路と併用されている図１のＥＳＤ保護デバイスの回路図。 レールベースのクランプ回路と併用されている従来技術のＥＳＤ保護デバイスの回路図。 本発明の別の例示的な実施形態に係るＥＳＤ保護デバイスの断面図。 従来技術のＥＳＤ保護デバイスの断面図。

以下、図面を参照して本発明を記載する。図面において同じ参照符号は類似する要素を参照している。

以下の発明の詳細な説明は、性質上例示的なものに過ぎず、本発明または本発明の用途および使用を限定することを意図したものではない。更に、先に記載した本発明の背景技術または以下に記載する発明の詳細な説明に示す理論のいずれかによって制約されることを意図したものではない。

図１を参照すると、本発明の例示的な実施形態に係る静電放電（ＥＳＤ）保護デバイス１００は、ＥＳＤ事象からコア半導体回路（図示せず）を保護するために使用されるデュアルウェル電界効果ダイオード（ＤＷ−ＦＥＤ）を備える。ＥＳＤ保護デバイス１００は、シリコン基板を含み、シリコン基板は、バルクのシリコンウェハ（図示せず）であっても、好ましくは、キャリヤウェハ１０８によって支持されている絶縁層１０６上のシリコンの薄膜層１０４（一般に、シリコンオンインシュレータまたはＳＯＩとして公知である）であってもよい。シリコン薄層１０４の膜厚は、一般に、実装される回路機能に応じて約２０〜１００ナノメートル（ｎｍ）、好ましくは約８０ｎｍ未満である。

ＥＳＤ保護デバイス１００は、更に、Ｐ^＋型アノード領域１１６とＮ^＋型カソード領域１１８を備え、これらはいずれもシリコン層１０４に設けられている。シリコン層１０４のＰ^＋型アノード領域１１６は、Ｎウェルデバイス領域１２０とＰウェルデバイス領域１２２によってＮ^＋型カソード領域１１８から分離されている。Ｐ^＋型領域とＮ^＋型領域は、Ｐウェル領域とＮウェル領域よりもドープ濃度が高い領域である。本発明の例示的な一実施形態では、Ｐウェルデバイス領域とＮウェルデバイス領域は、適切なドーパントによって約５×１０^１７〜約５×１０^１８ｃｍ^−３の濃度にドープされうるのに対し、Ｐ^＋型アノード領域とＮ^＋型カソード領域は、適切なドーパントによって約１０^２１〜約１０^２２ｃｍ^−３の濃度にドープされうる。Ｐ^＋型アノード領域およびＮ^＋型カソード領域と、Ｐウェル領域およびＮウェル領域とは、例えば、Ｎ型領域はヒ素またはリン、Ｐ型領域はボロンのイオン注入によって、標準的な方法で形成することができる。ウェルのドーピングは、ＥＳＤ保護デバイス１００のターンオン電圧を決定する。

シリコン層１０４の表面１１２にゲート絶縁物の層１１０が設けられている。ゲート絶縁物は、酸化環境中でシリコン基板を加熱することによって形成された熱成長二酸化シリコンでも、酸化シリコン、窒化シリコン、高誘電率絶縁物（ＨｆＳｉＯ等）などを堆積させた絶縁物でもよい。堆積させた絶縁物は、例えば、化学気相成長法（ＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、準常圧化学気相成長法（ＳＡＣＶＤ）、あるいはプラズマ促進化学気相成長法（ＰＥＣＶＤ）によって、公知の方法で堆積させることができる。ゲート絶縁材料の膜厚は、一般に１〜１０ｎｍである。本発明の一実施形態によれば、ゲート絶縁物層の上に、ゲート電極形成材料（好ましくは多結晶シリコン）で形成されるゲート電極１１４が堆積される。また、ほかの導電ゲート電極形成材料（例えば金属および金属シリサイド）が堆積されてもよい。以下、ゲート電極形成材料を多結晶シリコンと呼ぶが、当業者は、他の材料も使用できることを認めるであろう。ゲート電極形成材料が多結晶シリコンの場合、この材料は、一般に、シランの水素還元反応によるＬＰＣＶＤによって、約５０〜２００ｎｍの膜厚、好ましくは約１００ｎｍの膜厚に堆積される。多結晶シリコンの層は、好ましくはドープなしの多結晶シリコンとして堆積され、その後、イオン注入によって不純物がドープされる。ＥＳＤ保護デバイス１００は更に側壁スペーサ１２４を備え、このスペーサは領域１１６，１１８を画定するために使用される。側壁スペーサ１２４は、同じエッチング化学物質に露出されたときに、ゲート電極１１４のゲート電極形成材料とは異なるエッチング特性を有する材料であれば、どのような適切な誘電材料で形成されてもよい。例えば、側壁スペーサ１２４は、窒化シリコン、酸化シリコンまたは酸窒化シリコンで形成されうる。

図１から明らかなように、ＥＳＤ保護デバイス１００はシリコン層１０４内に２つのＰＮ接合を直列に備え、このため、２つの順方向にバイアスされたダイオード１３０，１３２が形成される。ゲート電極１１４は、外部回路によってバイアスされ、外部電圧源Ｖ_ＤＤまたはＶ_ＳＳに結合されるか、あるいは浮遊状態のままにされうる。ゲート電極が、接地されるか、グランドに対してわずかに負またはわずかに正にバイアスされると、ゲート電極の下のチャネル１１５の空乏のみが発生する。したがって、非ＥＳＤ動作では、デバイス１００は、約１．４ボルト（各ダイオードにつき０．７ボルト）のターンオン電圧を有する直列の２つの順方向にバイアスされたダイオードとして振る舞う。このため、デバイス１００のターンオン電圧は、保護対象のコア回路の予想される正常動作電圧より高く、デバイス１００は、実際上、保護対象のコア回路からみえない開回路のようにみえる。また、２つのダイオードが直列に使用されているため、この直列の組み合わせは、１つの保護ダイオードよりもキャパシタンスが低くなる。ゲート電極が、正のＥＳＤ事象から生じる電圧などの高い正電圧に結合された（あるいは、このような事象中に浮遊状態のままにおかれた）場合、ゲートに印加された電圧がゲート電極１１４の下のＰウェルのチャネルを逆転させるため、デバイス１００は１つのダイオードとして振る舞う。ゲート電極が、負のＥＳＤ事象から生じる電圧などの高い負電圧に結合された場合も、ゲートに印加された電圧がゲート電極１１４の下のＮウェルのチャネルを逆転させ、Ｐ型チャネルが形成されるため、デバイス１００は１つのダイオードとして振る舞う。このため、ＥＳＤ事象中は、形成されるチャネルによって、デバイス１００のダイオードの一方が短絡され、デバイス１００のターンオン電圧が約０．７ボルトまで下がり、デバイス１００は短絡として機能し、このため、ＥＳＤ事象がグランドに短絡され、コア回路が保護される。

ＥＳＤ保護デバイス１００は、検知回路と併用されて、ＥＳＤ事象の有無に基づいて、ゲート電極１１４の電圧を制御し、このためゲートバイアスを変更することができる。図２は、ＥＳＤ保護デバイス１００のゲート電極に電気的に結合されたＲＣトリガ検知回路１５０を示す。検知回路１５０は、ＥＳＤ事象が急速な立ち上り時間を有するという前提で作動する。検知回路１５０は、外部電圧源_ＶＤＤ１５２に結合され、抵抗器１５４とコンデンサ１５６で形成されたＲＣトリガ１５８を備える。本発明の例示的な一実施形態では、ＲＣトリガ１５８は約０．１〜約０．２μｓのＲＣ時定数を有し、この値はＥＳＤ事象の予想される立ち上り時間と比べて遅い。例えば、発明の例示的な実施形態によれば、抵抗１５４は約５０Ｋ〜１００ＫΩの範囲の抵抗を有し、キャパシタ１５６は約１ｐＦ〜約１０ｐＦの範囲のキャパシタンスを有する。検知回路１５０は、図に示すように、ＲＣトリガ１５８に結合された第１のインバータ１６０、第２のインバータ１６２および第３のインバータ１６４を更に備える。各インバータは、Ｐチャネルトランジスタ（ＰＭＯＳ）とＮチャネルトランジスタ（ＮＭＯＳ）で形成されている。

ＥＳＤ事象のない正常動作中は、ノード１６６の起動信号は論理１として現れ、インバータによってこの信号が論理０に反転されて、ＥＳＤ保護デバイス１００のゲートに印加される。論理０は、ＮウェルまたはＰウェルの表面を反転させない。このため、ＥＳＤ保護デバイス１００は、２つの直列ダイオードとして、あるいは事実上、開回路として振る舞う。これに対し、Ｖ_ＤＤ１５２でＥＳＤ事象が発生すると、ＥＳＤ事象は、極めて短い立ち上り時間を有し、ＲＣトリガの遅い応答時間のために、ノード１６６の起動信号は論理０として現れる。インバータによって、この信号が論理１に反転されて、ＥＳＤデバイス１００のゲートに印加される。上で説明したように、ＥＳＤ保護デバイス１００のゲート電極１１４の電圧が高い場合には、ゲートがＰウェルを反転させて、ゲートの下にチャネルが形成されるため、デバイス１００は１つのダイオードとして振る舞う。このため、デバイス１００のオン電圧が低下し、デバイス１００は事実上短絡のようにみえ、このためＥＳＤ事象がグランドに短絡されて、コア回路が保護される。

ＥＳＤ保護デバイス１００は、本来的に（２つの直列のＰＮ接合が存在するために）キャパシタンスが低いため、デュアルウェルＥＳＤ保護デバイスは高速Ｉ／Ｏパッドと併用することができる。図３を参照すると、本発明の例示的な実施形態によれば、２つのＥＳＤ保護デバイス２１２，２１４が、ＥＳＤ事象の発生時に、デバイス２１２，２１４のゲートが低いターンオン電圧を有することを保証するバイアス回路２０２と共に、高速Ｉ／Ｏパッド２００に結合されている。図に示すように、バイアス回路は、外部電圧源Ｖ_ＤＤ２０４に結合されており、Ｎチャネルトランジスタ２０６と、２つのＰチャネルトランジスタ２０８，２１０とを備える。２つのＥＳＤ保護デバイス２１２，２１４は、図１のデュアルウェルＥＳＤ保護デバイス１００などのデュアルウェル電界効果ダイオードである。第１のＥＳＤ保護デバイス２１２は、Ｖ_ＤＤ２０４とＩ／Ｏパッド２００とに結合されている。第２のＥＳＤ保護デバイス２１４は、Ｉ／Ｏパッド２００と、グランドまたはＶ_ＳＳとに結合されている。

ＥＳＤ事象のない正常動作中は、ＮＭＯＳ２０６がオンとなり、これにより、ＰＭＯＳ２０８とＰＭＯＳ２１０のゲートが低電圧に結合されて、この２つのＰＭＯＳトランジスタがオンとなり、これらは事実上短絡のようにみえる。このため、ＥＳＤ保護デバイス２１２のゲート２１６がそのカソード２２０に、ＥＳＤ保護デバイス２１４のゲート２１８がそのカソード２２２にそれぞれ結合され、保護デバイス２１２，２１４のそれぞれが高いターンオン電圧を有する。Ｉ／Ｏパッド２００の電圧はＶ_ＤＤ２０４を越えないため、デバイス２１２は逆方向にバイアスまたはゼロバイアスされ、デバイス２１４は逆方向にバイアスされる。このため、ＥＳＤ保護デバイス２１２，２１４は、２つの直列ダイオードとして振る舞い、リークが低く、回路は、コア回路からみえない開回路のようにみえる。更に、デバイスが２つの直列ダイオードとして振る舞うため、これらは一体的に低いキャパシタンスを示す。

これに対し、Ｉ／Ｏパッド２００で正のＥＳＤ事象が発生した場合（この事象は、一般に、デバイスが作動しておらず、Ｖ_ＤＤ２０４が事実上グランドまたは浮遊状態の場合に発生する）、ＮＭＯＳ２０６がオフとなり、ＰＭＯＳ２０８およびＰＭＯＳ２１０のゲートが浮遊状態となる。デバイス２１２のゲート２１６が浮遊状態となり、アノードが正となり、図１を再び参照すると、Ｐウェル領域１２２に形成されたチャネルによってダイオード１３２が短絡されて、このためデバイス２１２が１つのダイオードとして振る舞い、低いターンオン電圧を有するようになる。

再び図３を参照すると、Ｉ／Ｏパッド２００で負のＥＳＤ事象が発生した場合（この場合も、この事象は、一般に、デバイスが作動しておらず、Ｖ_ＤＤ２０４が事実上グランドまたは浮遊状態の場合に発生する）、ＮＭＯＳ２０６がオフとなり、ＰＭＯＳ２０８およびＰＭＯＳ２１０のゲートが浮遊状態となる。デバイス２１４のゲート２１８がそのアノード２２２に容量結合されて、これがＩ／Ｏパッド２００の電圧に結合され、ゲート２１８の電圧がローとなる。再び図１を手短に参照すると、ゲート電極１１４に低電圧が印加されると、Ｎウェル１２０のチャネルが反転されて、図１のダイオード１３０が短絡される。したがって、ＥＳＤ保護デバイス２１４は１つのダイオードとして振る舞い、低いターンオン電圧を有し、負のＥＳＤ事象がグランドに流される。

ＥＳＤ保護デバイス１００は、正常動作中はターンオン電圧が高いため、局所クランプにも使用することもできる。図４は、例示的な実施形態による、パッドをグランドに局所的にクランプするために、ＥＳＤ保護デバイス１００とダイオードデバイス２６８の両方を使用する局所クランプ回路２５０を示す。ダイオードデバイス２６８は、ＥＳＤ保護デバイス１００等のデュアルウェル電界効果ダイオードでも、従来のダイオードでもよい。ＥＳＤ保護デバイス１００とダイオードデバイス２６８は、供給クランプまたはデカップルコンデンサ２５４と共にＩ／Ｏパッド２５２に結合されている。回路２５６はコア回路を示し、コア回路は、例えば、外部の供給電圧Ｖ_ＤＤ２６２とＩ／Ｏパッド２５２に結合された出力ドライバの２つのＮＭＯＳトランジスタ２５８，２６０を備えうる。入力受信器デバイス２７０は、Ｉ／Ｏパッド２５２に結合されている入力回路である。

Ｉ／Ｏパッド２５２で正のＥＳＤ事象が発生すると、逆方向にバイアスされたダイオードデバイス２６８は開回路のようにみえる。再び図１を手短に参照すると、ゲート電極１１４に高い正電圧が印加されると、Ｐウェル１２２のチャネルが反転されて、デバイス１００のダイオード１３２が短絡される。このため、図４に戻ると、ＥＳＤ保護デバイス１００は１つの順方向にバイアスされたダイオードとして振る舞い、正のＥＳＤ事象が、矢印２６４に示すようにグランドに流される。これによりパッド電圧が下がる。この現象は以下のように表すことができる。
Ｖ_ｐａｄ＝Ｖ_{ＥＳＤ１００}＋ＩＲ_{ＥＳＤ１００}
上記式において、ＩはＥＳＤ保護デバイス１００を流れる電流、Ｖ_ｐａｄはパッド電圧、Ｖ_{ＥＳＤ１００}はＥＳＤ保護デバイス１００のターンオン電圧、Ｒ_{ＥＳＤ１００}はＥＳＤ保護デバイスの直列抵抗である。Ｉ／Ｏパッド２５２で負のＥＳＤ事象が発生すると、順方向にバイアスされたＥＳＤ保護デバイス１００は開回路として振る舞い、ダイオードデバイス２６８は短絡として振る舞い、ＥＳＤパルスがグランドに流される。

クランプ回路２５０のような局所クランプ回路でＥＳＤ保護デバイス１００を使用することで、先行技術の保護デバイスを使用する課題の一部が解消される。図７を参照すると、ＥＳＤ保護のために局所クランプ回路で使用されてきた従来技術のＥＳＤ保護デバイスの例は、１つの「Ｎ体」または「Ｐ体」デバイス４００を備える。シングルウェルデバイス４００は、デュアルウェル電界効果ダイオード１００と似ているが、Ｐ^＋型アノード領域１１６とＮ^＋型カソード領域１１８が、ゲート電極１１４の下に設けられた１つのウェル４０２のみによって分離されている。Ｎ体またはＰ体は、当業界において、標準的なＰＭＯＳトランジスタまたはＮＭＯＳトランジスタで使用されるのと同じ低ドーズ注入によってそれぞれ形成されている。図５は、レールベースのクランプ回路３００に使用されている、シングルウェルデバイス４００などの先行技術のＥＳＤデバイスを示す。レールベースのクランプ回路３００は、局所クランプ回路２５０と同じであるが、Ｉ／Ｏパッド２５２とグランド間に結合されたデュアルウェルＥＳＤ保護デバイス１００を使用する代わりに、シングルウェルデバイス４００が、Ｉ／Ｏパッド２５２と外部電圧源Ｖ_ＤＤ２６２の間に結合されている点が異なる。Ｉ／Ｏパッドで負のＥＳＤ事象が発生すると、上で説明したようにＥＳＤパルスがダイオードデバイス２６８を通ってグランドに流される。しかし、Ｉ／Ｏパッド２５２で正のＥＳＤ事象が発生した場合には、パッドからの信号が、矢印３０４に示すように、先行技術のＥＳＤデバイス４００を通ってＶ_ＤＤ２６２に流れ、次に供給クランプまたはデカップリングキャパシタンス２５４を通ってグランドに流れる。この点に関して、正のＥＳＤ事象がパッドで発生した場合、パッド上の電圧Ｖ_ｐａｄはクランプ回路２５０に生ずるＶ_ｐａｄよりも大幅に高い。この電圧は以下のように表すことができる。
Ｖ_ｐａｄ＝Ｖ_{ｄｉｏｄｅ}＋ＩＲ_{ｄｉｏｄｅ}＋ＩＲ_ＶＤＤ＋Ｖ_{ｃｌａｍｐ}＋ＩＲ_{ｃｌａｍｐ}
上記式において、ＩはＥＳＤ４００を通る電流、Ｖ_ｐａｄはパッド電圧、Ｖ_{ｄｉｏｄｅ}はＥＳＤ４００のターンオン電圧、Ｒ_{ｄｉｏｄｅ}はＥＳＤ４００の直列抵抗、Ｖ_{ｃｌａｍｐ}は供給クランプのターンオン電圧、Ｒ_{ｃｌａｍｐ}は供給クランプの直列抵抗である。電圧Ｖ_ｐａｄがドライバ回路２５６のトランジスタ２６０のターンオン電圧よりも高くなると、これによってトランジスタ２６０のブレークダウンが引き起こされることがある。

図６は、本発明の別の例示的な実施形態によるＥＳＤ保護デバイス３５０を示す。ＥＳＤ保護デバイス３５０は、シリコン基板１０２を含み、シリコン基板１０２は、バルクのシリコンウェハ（図示せず）であっても、好ましくは、キャリヤウェハ１０８によって支持されている絶縁層１０６上のシリコンの薄膜層１０４（一般に、シリコンオンインシュレータまたはＳＯＩとして公知である）であってもよいという点で、ＥＳＤ保護デバイス３５０は、ＥＳＤ保護デバイス１００に似ているＥＳＤ保護デバイス３５０は、更に、Ｐ^＋型アノード領域１１６とＮ^＋型カソード領域１１８を備え、これらはいずれもシリコン層１０４に設けられている。シリコン層１０４のＰ^＋型アノード領域１１６は、第１のＮウェルデバイス領域３５２、第１のＰウェルデバイス領域３５４、第２のＮウェルデバイス領域３５６、および第２のＰウェルデバイス領域３５８によって、Ｎ^＋型カソード領域１１８から分離されている。Ｐ^＋型領域とＮ^＋型領域は、Ｐウェル領域とＮウェル領域よりもドープ濃度が高い領域である。例えば、本発明の例示的な一実施形態では、Ｐウェルデバイス領域とＮウェルデバイス領域は、適切なドーパントによって約５×１０^１７ｃｍ^−３〜約５×１０^１８の濃度にドープされうるのに対し、Ｐ^＋型アノード領域とＮ^＋型カソード領域は、適切なドーパントによって約１０^２１〜約１０^２２ｃｍ^−３の濃度にドープされうる。ＥＳＤ保護デバイス３５０は、第１のＮウェルデバイス領域３５２および第１のＰウェルデバイス領域３５４の上を覆っている第１のゲート３６０と、第２のＮウェルデバイス領域３５６および第２のＰウェルデバイス領域３５８の上を覆っている第２のゲート３６２とを有する。第１のゲート絶縁物３６４と第２のゲート絶縁物３６６は、ゲート３６０，３６２をそれぞれのウェル領域から分離している。第１のゲート３６０の側面の周囲に第１のスペーサ３８０が設けられ、第２のゲート３６２の側面の周囲に第２のスペーサ３８２が設けられている。図６から明らかなように、ＥＳＤ保護デバイス３５０は３つのＰＮ接合構造、つまり、３つの順方向にバイアスされたダイオード３７０，３７２，３７４と２つのゲートとを有する。２つのゲート３６０，３６２は、独立してバイアスを印加することができる。ゲートの一方に高い正電圧が印加されると、そのゲートの下のＰウェル領域が反転し、そのゲートの下のダイオード接合が消失する。２つのゲートに正バイアスが印加されると、デバイスには１つの接合（ダイオード３７０）しか存在しなくなり、図１の高い正のゲート電圧条件と同じようになる。したがって、ＥＳＤ保護デバイス３５０は、Ｉ／ＯのＥＳＤ保護のため、あるいは高電圧源の供給クランプのために使用される場合には、更に高いターンオン電圧と低いリークを与える。図６は、４つのウェル領域がＰ^＋アノード領域とＮ^＋カソード領域を分離しているＥＳＤ保護デバイスを例示しているが、更に高いターンオン電圧を得るために、任意の適した個数のウェル領域と、任意の適した個数の上を覆うゲートが使用されてもよいことが理解されるであろう。

したがって、静電放電保護デバイス、ならびに静電放電保護デバイスを使用して半導体回路の入力を保護するための方法を提供した。ＥＳＤ保護デバイスは、直列に配置された少なくとも２つの順方向にバイアスされたダイオードを備える。ＥＳＤ事象中に、順方向にバイアスされたダイオードの一方が短絡され、このためＥＳＤ信号がグランドに流される。上記の本発明の詳細な説明において、少なくとも１つの代表的な実施形態を示したが、数多くの変形例が存在することを理解されたい。また、この少なくとも１つの例示的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。上記の詳細な説明は、当業者にとって、本発明の例示的な実施形態を実装するうえで有用な道標となり、添付の特許請求の範囲とその法的な均等物に記載の本発明の範囲から逸脱することなく、例示的な実施形態に記載した要素の機能および構成をさまざまに変更することができることが理解されよう。

Claims (9)

1. 静電破壊事象から半導体構造の入力を保護するための方法であって、
   シリコン層（１０４）内に設けられるＰ ^＋ 型アノード領域（１１６）を提供するステップと、
   第１のダイオード（１３０）を提供するために、前記シリコン層内に、前記Ｐ ^＋ 型アノード領域と直列に第１のＮウェルデバイス領域（１２０）を設けるステップと、
   前記シリコン層内に、前記第１のＮウェルデバイス領域と直列に第１のＰウェルデバイス領域（１２２）を設けるステップと、
   第２のダイオード（１３２）を提供するために、前記シリコン層内にＮ ^＋ 型カソード領域（１１８）を設けるステップであって、前記第１のダイオード（１３０）および前記第２のダイオード（１３２）は入力に直列結合されているステップと、
   前記シリコン層（１０４）の前記第１のＮウェルデバイス領域およびＰウェルデバイス領域（１２０，１２２）の上を少なくとも実質的に覆うゲート電極（１１４）を提供するステップと、
   前記第１のダイオードおよび前記第２のダイオードに順方向バイアスを印加するステップと、
   静電破壊事象の際に、前記静電放電事象中に前記ゲート電極（１１４）に電圧が印加されたときに、前記第１のＮウェルデバイス領域（１２０）および前記第１のＰウェルデバイス領域（１２２）の一方を反転させることによって、前記第１のダイオードおよび前記第２のダイオードの一方のダイオードを短絡させるステップと、を含む方法。
2. 前記ゲート電極（１１４）にＲＣトリガ検知回路（ＩＳＯ）を電気的に結合するステップを更に含む請求項１に記載の方法。
3. 前記ゲート電極（１１４）にＲＣトリガ検知回路（１５０）を電気的に結合する前記ステップは、ＥＳＤ事象の予想される立ち上がり時間より長いＲＣ時定数を有するＲＣトリガ検知回路を前記ゲート電極に電気的に結合するステップを含む請求項２に記載の方法。
4. 前記入力を入出力パッド（２００）に電気的に結合するステップを更に含む請求項１に記載の方法。
5. 前記ゲート電極（１１４）をバイアス回路（２０２）に結合するステップを更に含む請求項４に記載の方法。
6. 前記第１のダイオード（３７０）および前記第２のダイオード（３７２）と、入力とに直列結合された第３のダイオード（３７４）を提供するステップを更に含む請求項１に記載の方法。
7. 前記シリコン層（１０４）は埋込酸化物層（１０６）の上を覆っており、前記Ｐ ^＋ 型アノード領域（１１６）、前記第１のＮウェルデバイス領域（１２０）、前記第１のＰウェルデバイス領域（１２２）および前記Ｎ ^＋ 型カソード領域（１１８）は、前記埋込酸化物層（１０６）に直接接している請求項１乃至６のいずれか１項に記載の方法。
8. 第１のダイオードおよび第２のダイオードに順方向バイアスを印加する前記ステップは、非ＥＳＤ動作中に、前記ゲート電極（１１４）にグランドに対してバイアス電圧を印加するステップを含む請求項１乃至７のいずれか１項に記載の方法。
9. 静電破壊事象から半導体構造を保護するためのデバイスであって、
   シリコン層（１０４）内に設けられたＰ ^＋ 型アノード領域（１１６）と、
   第１のダイオード（１３０）を提供するための、前記シリコン層内の、前記Ｐ ^＋ 型アノード領域と直列の第１のＮウェルデバイス領域（１２０）と、
   前記シリコン層内の、前記第１のＮウェルデバイス領域と直列の第１のＰウェルデバイス領域（１２２）と、
   第２のダイオード（１３２）を提供するための、前記シリコン層内のＮ ^＋ 型カソード領域（１１８）と、
   前記シリコン層（１０４）の前記第１のＮウェルデバイス領域およびＰウェルデバイス領域（１２０，１２２）の上を少なくとも実質的に覆うゲート電極（１１４）と、
   前記第１のダイオードおよび前記第２のダイオードに順方向バイアスを印加する手段と、
   静電破壊事象の際に、前記静電放電事象中に前記ゲート電極（１１４）に電圧が印加されたときに、前記第１のＮウェルデバイス領域（１２０）および前記第１のＰウェルデバイス領域（１２２）の一方を反転させることによって、前記第１のダイオードおよび前記第２のダイオードの一方のダイオードを短絡させる手段とを備え、前記第１のダイオード（１３０）および前記第２のダイオード（１３２）は入力に直列結合されている、デバイス。

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