JP5389022B2 - 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 - Google Patents
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Description
理想的なESD保護デバイスとは、通常の回路動作の間は開回路のように動作し、保護される半導体構造から離れて、ESD現象により発生する電流を短絡させるショート回路のように動作するデバイスである。
このような理想的な動作は実用的な実装品では不可能であるが、このような動作に非常に近いESD保護デバイスが存在する。
Claims (3)
- 静電放電(ESD)保護デバイス(150)を製作する方法であって、該方法は、
キャリアウェハ(108)、ある厚みを有するシリコン基板(104)及び前記キャリアウェハ(108)と前記シリコン基板(104)との間に配置された絶縁層(106)を含む、半導体オンインシュレータ(SOI)構造(102)を用意するステップと、
特定のドーパント濃度を有する前記シリコン基板(104)の第1部分(114)を形成するために、第1導電型のイオンを前記シリコン基板(104)に注入するステップと、
前記シリコン基板(104)の第1部分(114)の上に第1ゲート電極(160)と第2ゲート電極(162)とを形成するステップと、
前記シリコン基板(104)内に前記絶縁層(106)にまで延びる第1導電型アノード領域(116)を形成するために、第1導電型のイオンを前記シリコン基板(104)の第2部分(116)に注入するステップと、
前記シリコン基板(104)内に前記絶縁層(106)にまで延びる第2導電型カソード領域(118)を形成するために、第2導電型のイオンを前記シリコン基板(104)の第3部分(118)に注入するステップと、
前記第1導電型イオンの注入ステップ及び前記第2導電型イオンの注入ステップのうちの一方のステップを実行している間に、前記第1部分(114)内に単一導電型の分離領域(119)を形成するために、前記第1部分(114)の少なくとも一部(119)に単一導電型のイオンを注入するステップと、を含み、前記分離領域(119)は、前記第1部分(114)を、前記ゲート電極(160)の下にあって前記第1導電型である第1ウェルデバイス領域(115)と、前記第2ゲート電極(162)の下にあって前記第1導電型である第2ウェルデバイス領域(117)と、に分割し、前記分離領域(119)は、前記第1ウェルデバイス領域(115)と前記第2ウェルデバイス領域(117)との間に直列に形成されるとともに前記絶縁層(106)にまで延びており、前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)の前記厚みと、前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)における前記特定のドーパント濃度とが、前記第1ゲート電極(160)及び前記第2ゲート電極(162)それぞれに印加されるバイアス電圧の変化に対応して、前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)それぞれの前記第1導電型が前記第2導電型へと反転することを可能にさせる、方法。 - キャリアウェハ(108)、ある厚みを有するシリコン基板(104)及び前記キャリアウェハ(108)と前記シリコン基板(104)との間に配置された絶縁層(106)を含む、半導体オンインシュレータ(SOI)構造(102)を有した静電放電(ESD)保護デバイス(200/400)であって、
前記シリコン基板(104)内に配置され、前記絶縁層(106)にまで延びる第1導電型アノード領域(116)と、
前記第1導電型アノード領域(116)と直列に、前記シリコン基板(104)内に配置され、前記絶縁層にまで延びるような厚みを有するとともに特定のドーパント濃度を有する第1導電型の第1ウェルデバイス領域(115)と、
前記第1ウェルデバイス領域(115)と直列に、前記シリコン基板(104)内に配置され、前記絶縁層(106)にまで延びる単一導電型の分離領域(119)と、
前記分離領域(119)と直列に、前記シリコン基板内に配置され、前記絶縁層にまで延びるような厚みを有するとともに特定のドーパント濃度を有する第1導電型の第2ウェルデバイス領域(117)と、
前記第2ウェルデバイス領域(117)と直列に、前記シリコン基板(104)内に配置され、前記絶縁層(106)にまで延びる第2導電型カソード領域(118)と、
前記シリコン基板(104)の前記第1ウェルデバイス領域(115)の上に配置された第1ゲート電極(160)と、
前記シリコン基板(104)の前記第2ウェルデバイス領域(117)の上に配置された第2ゲート電極(162)と、を含み、
前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)の前記厚みと、前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)における前記特定のドーパント濃度とが、前記第1ゲート電極(160)及び前記第2ゲート電極(162)それぞれに印加されるバイアス電圧の変化に対応して、前記第1ウェルデバイス領域(115)及び前記第2ウェルデバイス領域(117)それぞれの前記第1導電型が前記第2導電型へと反転することを可能にさせる、静電放電(ESD)保護デバイス(200/400)。 - 静電放電現象から保護される回路をさらに含み、前記回路は、
前記第1ゲート電極(160)及び前記第2ゲート電極(162)に結合される回路(170)を含み、前記回路(170)は、通常動作の間は、前記第1ゲート電極(160)及び前記第2ゲート電極(162)に第1バイアス電圧を印加して、順方向にバイアスのかけられたペアのダイオードとして前記シリコン基板(104)を構成し、さらに、静電放電現象に応答して、前記第1ゲート電極(160)及び前記第2ゲート電極(162)への前記第1バイアス電圧の印加を中断して、順方向にバイアスのかけられた単一のダイオードとして前記シリコン基板(104)を構成するように設計されているか、又は、
前記第1ゲート電極(160)及び前記第2ゲート電極(162)に結合された回路(170)を含み、前記回路(170)は、静電放電現象に応答して、順方向にバイアスのかけられたダイオードとして前記シリコン基板(104)を構成するように、前記第1ゲート電極(160)及び前記第2ゲート電極(162)に第1バイアス電圧を印加するように設計されている、請求項2記載の静電放電(ESD)保護デバイス。
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