TW200915537A - Electrostatic discharge protection devices and methods for fabricating semiconductor devices including the same - Google Patents

Description

200915537 六、發明說明： 【發明所屬之技術領域】 本發明大致上係關於保護電路使其免於靜電釋放事 件造成的影響、靜電釋放保護裝置以及製造包含靜電釋放 保護裝置的半導體裝置之方法。 【先前技術】 當半導體技術超越130nm跟90nm技術而朝向 65nm、45nm、32nm、以及甚至更微小的程度邁進時，輸 入/輸出（I/O)墊以及其局部線夾（local clamps)和供應線夾 (supply clamps)之靜電釋放（ESD)的保護變得更有挑戰 性。這對於絕緣體上覆石夕（silicon-on-insulator, SOI)技術尤 其真實，此技術被期待是較塊狀(bulk)技術為較佳者。 ESD事件係關於在短時間之内電流的電性釋放現 象，在此期間大量的電流被供應到半導體結構内。在ESD 事件期間，ESD保護裝置保護半導體結構。理想的ESD保 護裝置在常態電路的操作期間的操作類似開路電路，但是 在ESD放電期間則像是短路電路，分流ESD所引起的電 流遠離受到保護的半導體結構。然而這種理想的行為在實 際的實作中是不可能的，只有ESD保護裝置極為接近這種 行為。 現今的ESD保護裝置呈現出大量的缺點，舉例而言， 有些ESD保護電路是無法被接受的，因為他們遭受到高漏 電流以及高電容負載。 因此，期望提供一種呈現出低漏電流以及低電容負載 4 94369 200915537 '的ESD保護裝置。也期望提供一種能縮減該裝置尺寸的 ESD保護裝置。除此之外，期望提供一種方法使用改善的 ESD保護裝置以保護半導體結構免於ESD事件的影響。也 期望提供一種方法用以製作ESD保護裝置，以減低或消除 與傳統場效二極體(Field Effect Diode; FED)製作方法有關 之嚴格的製作限制。再者，本發明之其他期望之特徵與特 性，從接下來的本發明之實施方式跟附加的申請專利範 圍，並配合本發明的隨附圖式與先前技術，將會變得顯而 易見。 【發明内容】 根據本發明例示性的實施例，係提供了一種裝置。該 裝置包括：矽基底、第一閘極電極以及第二閘極電極。第 一導電率類型二極體區域（conductivity-type diode region ) 係配置在該石夕基底内。第一井區裝置區域（well region) 係配置在該矽基底内並與該第一導電率類型二極體區域串 聯。分隔區域係配置在該矽基底内，並與該第一井區裝置 區域串聯。第二井區裝置區域係配置在該梦基底内，並與 該分隔區域串聯。第二導電率類型二極體區域係配置在該 矽基底内。該第二導電率類型二極體區域係配置在該矽基 底内，並與該第二井區裝置區域串聯。該第一閘極電極係 配置在該矽基底的該第一井區裝置區域之上，而且該第二 閘極電極係配置在該碎基底的該第二井區裝置區域之上。 根據本發明另一例示性實施例，提供一種半導體裝置 的製作方法，依據本方法，第一閘極電極以及第二閘極電 5 94369 200915537 極係形成在矽基底的第一部分之上，而第一導電率類型離 子係植入該矽基底的第二部分，以在該矽基底内定義出第 一導電率類型二極體區域。第二導電率類型離子係植入該 石夕基底的第三部分，以在财基底岐❹第二導電率類 型二極體區域。在植入第一導電率類型離子跟第二導電率 類型離子的其中之-步驟中，離子也被植人該第一部分的 至少一部分以定義出該第一冑分内白勺&隔區域。該分隔區 域將該第-部分分為第—井區裝置區域以及第二井區裝置 區域。該分隔區域係於該第一井區裝置區域與該第二井區 裝置區域之間串聯形成。 【實施方式】 下列的實施方式在本f上僅作為例示之用，而並不是 為了限制本發明或本發明之應用及用途。該術語“例示 (exemplary)^ ^ 述作為“例示”之任何實施例並非必然被視為相對於其他實 施例之較佳或有利者。以下描述之所有實作 (imp1·1"-11)為例示實作以提絲悉該項技術領域者 能夠據以製造或使_發明，並^意欲限制由本發明之 :請範圍較義的本發明之料。此外，並不打算受到先 丽的技術領域、先前技術、發明内容或接下㈣實施方式 中所呈/見的任何日㈣的或隱含的理論所限制。 第1至9圖係根據本發明之各種例示實施例以剖面圖 说明ESD保顧置15〇及其製作之方法步驟。 士第1圖所示，根據本發明之實施例的製造過程，一 94369 6 200915537 - 開始先提供半導體結構102，而在其上跟其中會製作出場 效二極體(Field Effect Diode)。如第1圖之實施例所示，半 導體結構102可以是塊狀半導體材質或是絕緣體上覆半導 體（semiconductor-on_insulator，SOI)結構 102。在第 1 圖 中的SOI結構102’包括了至少一層半導體材料薄層104, 該半導體材料薄層104係配置在埋設氧化物絕緣層（buried oxide insulating layer) 106上或之上，依序被運送晶圓 (carrier wafer)或基底（substrate)108所支擇，使得埋設氧 化物絕緣層106係配置在運送晶圓1〇8與半導體層1〇4之 間。半導體層104能夠是薄石夕層、錯層、坤化鎵層，或是 其他的半導體材料。在一個實施例中，半導體材料層1〇4 包括在埋設氧化物絕緣層1〇6上的薄單晶石夕層（thin monocrystalline layer 〇f siiicon)。薄矽層可以是相當純的矽 材料，或是掺雜雜質掺雜物元素，例如：硼、磷、以及珅， 的矽層。在一個實施例中，埋設氧化物絕緣層1〇6能夠是， ( 舉例而言，二氧化矽層，其厚度較佳是約在5〇至200奈米 之間。薄石夕層較佳具有至少大約每平方！至35(〇hms)歐姆 的電阻率。 在一個實施例中，半導體層104❺區域(region) i】4能 夠視需要地輕濃度掺雜p型導電性決定雜質（⑽加如吻 determining impurities)，例如石朋。在本㈣ 施例中’ p井裝置區域(P_well device regi〇ns) i i 5，i i 7係以 適當的掺雜物掺雜成約1χ1(^到約5χ1()18__3的濃度。如 以下所述，區域114最後被用以形成P井區域115、117， 94369 7 200915537 而P井區域115、117的掺雜情形會決定流過esd保護裝 置150之半導體枋質们04的無寄生漏電流（麵_p獅脱 leakage current)的阻抗以及導電率。 .如第2圖所示’閘極絕緣材料層164、166係形成位 於半導體層1〇4之上，而且閘極電極⑽.係形成位於 閘，絕緣材料164、166之上。閘極絕緣材料164、166能 夠是熱成長(thermally grown)氧化石夕，或者是，沉積的絕緣 (體（諸k氧切、氮切，或是具有相較於高介電常數⑷ 之二氧化矽的高介電常數（/c)絕緣體材料）。“高介電係 數”材料的例子可包含：銓(hafnium; Hf)、矽酸鍅(zirc〇nium silicates，ZrSi)、及其氧化物，包含但不限於：铪氧化物 (Hf〇2)、矽酸給（HfSi〇2)、等等。所沉積的絕緣體可藉由 例如.化學氣相沉積（CVD)、低塵化學氣相沉積（LPCVD)、 電衆增強型化學氣相沉積（PECVD)、原子層沉積(ALD)等 方式來沉積。雖然實際厚度能依據實作之電路來決定，但 I 該閘極絕緣體層164 '166較佳地具有厚度大約為1至 1 〇nm。閘極電極丨60、i 62係藉由沉積、圖案化(patterning)、 及餘刻金屬層或多晶發（polycrystalline silicon)層（未掺雜 之多晶矽層為較佳）所形成。該多晶矽可以例如藉由在 CVD的反應中（諸如：低壓化學氣相沉積（LPCVD))，矽烷 (S1H4)的減少而被沉積。 在閘極電極160、162形成之後，側壁間隔物（sidewall spacer)i8〇、182係形成在閘極電極160、162的側壁上， 如第3圖所示。側壁間隔物18〇、182藉由沉積絕緣材料（諸 8 94369 200915537 .氧化石夕及/或氮化石夕）並接著非等向性钱刻（例如反應式 離子蝕刻（reactive i〇n etching, RIE))該絕緣層而形成。氧化 矽^氮化矽可在例如··三氟甲烷（CHF3)、四氟化碳、 =疋六氟化硫（SF6)等化學作用中被蝕刻。部分或區域的半 ‘體層104係被閘極結構16〇、164、ι8〇以及162、丨％、 M2所覆蓋，使得這些區域將保持為p型半導體材料η#。 ^如第4圖所示，遮罩材料層（例如光阻劑層）可以被敷 設，圖案化(patterned)以暴露出部分的半導體層丨〇4，並且 覆盘半導體層1〇4的其他部分。在這個實施例中，圖案化 後之遮罩材料们30位於第二閘極結構l62、⑻以 及基底的第-部分之上，此部分最後則於產± n+_型陰 極區域118。 π 使用此圖案化後之遮罩材料層13〇作為離子植入遮 罩，半導體層104之暴露部分，如箭頭所示，係以&型導 電率衫雜質進行雜質掺雜而產生高濃度掺雜ρ+_型陽極 區域116跟高濃度掺雜ρ+_型分隔區域119，如第5圖所示。 高濃度掺雜Ρ+_型分隔區域119_成在ρ料置區域ιΐ4 =一部分中，位於閘極電極⑽、162之間。在—個實施例 中’Ρ -型分隔區域119延伸通過Ρ井裝置區域114直到埋 設氧化物層106。藉由產生出高濃度掺雜Ρ'型分隔區域 119’Ρ井區域裝置114被分成第一 ρ井裝置區域115以及 第二ρ井裝置區域117。雜質掺雜可以藉由植入掺雜物離 子（如硼）以及（可視需要地)接著熱退火而發生。ρ+_型區域 是掺雜濃度高於Ρ井裝置區域115、117的區域。在本發明 94369 9 200915537 之例不的實施例中，P+-型陽極區域以及P+-型分隔區域119 係以適合的掺雜物掺雜成約為l〇2G至約l〇2Icm*3的濃度。 高掺雜濃度P+-型分隔區域i〗9作用為障壁（^⑴⑺使 用，將P型裝置區域115與p型裝置區域117分隔開來， 並幫助防止偏壓電壓（bias voltage)(係施加於閘極電極 160、162的偏壓）影響位於其他閘極電極160、162之下的 區域。這樣的組構允許施加於閘極電極160、162的偏壓電 ， 壓去控制裝置區域115、117的相關導電率，而不會顯著地 影響尚掺雜濃度p+_型分隔區域119的導電率。p+_型分隔 區域119的掺雜濃度越高，則當偏壓電壓施加於閘極電極 I60、I62時，P'型分隔區域119要反轉（invert)的抵抗性 就越大。（亦即，要反轉高掺雜濃度P+-型分隔區域119會 變得困難）。 雖然沒有顯示出來，但在植入p型導電率決定雜質 後，圖案化後之遮罩材料13〇會被移除。如第6圖所示， 遮罩材料14〇的另一層（舉例而言，能夠是光阻劑層）被 敷設而且圖案化以暴露部分的半導體層104,以及覆蓋半 導體層104的其他部分。在這個實施例中，圖案化後之遮 罩材料層140位於第一閘極結構16〇、164、18〇、第二閘 $結構162、166、182的至少一部分、陽極區域1]6以及 刀隔區域U9之上，使得陽極區域116以及分隔區域119 的掺雜在接下來的植入步驟中，沒有改變。 、如第7圖所示，使用這個圖案化後之遮罩材料層“ο 作為離子植入遮罩層，半導體層1〇4能夠，如箭頭所示， ]0 94369 200915537 以N型導電率決定雜質進行雜質接雜去產生尺+型的陰極 區域Π8。雜質掺雜能夠藉由植入掺雜物離子（例如·磷、 神）以及（可視需要地)後續的熱退火而發生cN+型區域的捧 雜濃度比Ρ井裝置區域115、117來的高。在本發明的例示 性實施例中，Ν+型的陰極區域可以適當的掺雜物掺雜成約 1020到約l〇2]crn-3的濃度。 如第8圖所示，在植入;^型導電率決定雜質後，圖案 化後之遮罩材料140被移除。在第8圖中最後所產生的結 構150接著（可視需要地）被退火，例如使用快速熱退火 (Rap+id Thermal Annealing，RTA)製程，以造成在高掺雜濃 度P+型陽極區域116、高掺雜濃度P+型分隔區域119以及 N+型陰極區域118中掺雜物的向外側向擴散，如第9圖所 示。 在第9圖中的製程階段，半導體基底1〇4包括p+型陽 極區域116、N型陰極區域π 8、以及被高掺雜濃度ρ+·型 分隔區域119彼此分隔的一對場效二極體（fieM effect diodes，FED)。半導體層i〇4的p+型陽極區域116被第一 ρ 井裝置區域115、高掺雜濃度ρ+型分隔區域119、以及第 二Ρ井裝置區域117從Ν+型陰極區域118分隔開來。每一 個FED包括形成於ρ井裝置區域115、117之上的閘極電 極結構’其中每一個閘極電極結構包括閘極絕緣體層 164、166、位於閘極絕緣層164、166之上的閘極電極16〇、 162、以及鄰接閘極電極ι6〇、162的第一側壁跟第二側壁 的間隔物180、182。 11 94369 200915537 雖然未圖示，裝置150可以藉由下列步驟完成，舉例 而言’在p+型陽極區域116、問極電極16〇、162、N+型陰 極區域118上形成金屬矽化物接觸件（c〇ntact);沉積層間 ^丨電層（interlayer dielectric layers);平坦化層間介電層； 以及钱刻接觸導孔(c〇ntact vjas)或是開口（〇pening)貫穿介 電層’到達位於P+型陽極區域丨16、閘極電極160、162、 以及N型陰極區域118上的金屬矽化物接觸件。然後能夠

藉由在接觸開口中形成的接觸插塞（c⑽仏以piug)以及互連 金屬沉積和圖案化而製成對於P+型陽極區域116、閘極電 極 160 、 1, 々 02、以及N型陰極區域Π8的電性接觸件。在 圖中’接觸插塞係以元件符號192、194至196來代#。 接觸插塞1〇<

95、196最後能夠連接到偏壓電路17〇，此雷拉 能夠在不η L 。问板式的操作期間控制裝置150的操作（亦即， ESD刼作對上non-ESD操作）。 路170操作以控制施加於閘極電極16〇、162 的偏壓雷厭 & r- 包雙。偏壓電路170施加於閘極電極16〇、〗62的偏 壓電壓/如 均依照電路的操作狀態而決定，此電路是ESD 護 】5 0 所保護而免於ESD事件的電路。依照閘極電極 _。162的偏壓情形，ESD保護裝置150的半導體層1〇4 " 見出不同的PN接面（P-N junction)設置。esd保镬裝 晉 150 ® tii* 及名恶開啟(normally-〇n)之增強場效二極體，音即 在一般操作期間，ESD保護裝置15〇是操作在偏壓狀態， _ D事件發生期間’停止偏壓情形以保護核心電路（未 圖不）來預防ESD事件。表1概括了在不同的操作模式期 94369 200915537 間’ ESD保護裝置〗50的操作情形。 --奏底區域 操作模式 116 115 — 一 119 117 118 結果 ESD P+ P P+ P N+ 二極體 正常模式 ------- P+ N (逆向） N (逆向） N+ 串聯 二極體 表1 在沒有ESD事件時之正常電路操作或是“n〇n_ESD操 作期間’偏壓電]^ 170會將高正向偏壓施加到閘極電極 160、162二者上，這起初會造成在此閘極電極16〇、 ^下的p井裝置區域115、117的空乏（depleti〇n)，而隨著 高偏壓電壓增加’最終會反轉p井裝置區域1ΐ5、ιΐ7的表 面W率’以致於p井裝置區域115、117會表現的像是N 型材料。這導致串聯的P+NP+NN+剖面結構橫越半導 體層104内部。一個PN接面形成在p+型陽極區域116和 裝置11域115之間’另一個州接面則形成在裝置區域μ 和高掺雜濃度，分隔區域119之間，同時另外一個州 =面係形成在裝置區域117和高掺雜濃度p+型分隔區域 之間。ESD保護裝置15。係經過組構，使得p+型陽極 相對於心陰極區域118為正向偏壓。因此，半 W層104基本上被組構得像是顺向偏壓二極體 94369 13 200915537 (forward-biased diode) 124串聯另一個順向偏壓二極體 126，而半導體層104的操作像是PNPN(SCR)結構，在此 結構中’其導通(turn-on)電壓是依照中央逆向偏壓（centrai reverse bias)PN接面的能階障壁高度而決定，此pn接面形 成於裝置區域115以及高掺雜濃度P+型分隔區域up之 間。因為ESD保護裝置150的操作在正常操作期間像是兩 個二極體串聯（或是當成PNPN SCR結構），故ESD保護裝 置150有相當高的阻抗而抵抗無寄生漏電流通過ESD保護 裝置150的半導體材質層1〇4。ESD保護裝置150只有在 施加於二極體124、126的電壓大於M伏特的情形下，才 會開始導電（二極體124以及126各分配0.7伏特）。 因為ESD保護裝置150有串聯的兩個pN接面 ，所以

護之核心電路的開路電路 而有效地工作。

極160、162變成其無偏 (electrically floating) ’’狀 • 162之下之井區裝置區域 相比之下，當 停止施加高偏壓電歷 壓（unbiased)或是“電性浮動 態。這會引起在閘極電極16π ^ V Ν 1 i 94369 14 200915537 115、117的表面回到或是反轉成P型，而導致串聯的P+P MN+剖面結構橫越半導體層刚(亦即，半導體層⑽在 N型陰極區域118之間和p井裝置區域117之間的接面 處，具有一個PN接面位於？+型陽極區域川跟矿型陰極 區域118之間）。所以，在£sd事件發生期間，咖保護 裝置150行為像是單一的順向偏壓二極體，而且ESD保嘆 裝置15〇的開啟電壓（on_v〇ltage)被降低到約〇 7伏特^目 應地’在ESD事件發生期間，咖保護裝置15〇有相告低 的阻抗，並且允許橫@ESD保護裝置b㈣半導體層刚 之電抓傳V。如下面將要描述者，ESD保護裝置會像 是短路電路般有效地運作，以將咖事賴赵的電流短 路接地，從而保護核心電路。 如第9圖所示之裝置15〇’能夠以另外的互補式導電 率類型之實施例來製作，其中至少有一部分的初始基底是 以N型導電率決定雜質（例如磷或神）進行輕濃度掺雜，所 以疋i基底1〇4。在這個實施例中’井區裝置區域⑴、 117疋N井裝置區域115、117 ’而且分隔區域Μ是以n 5L雜貝‘雜’以形成尚掺雜濃度N+型分隔區域1】9。 保護裝置150係經過組構，使得p+型陽極區域】】6相對於 N㈣極區域⑴是正向偏墨的。表2說明的是，當基底 HM二型基底1〇4、區域心⑴…材料且分隔區 域N型材料時，FEm5〇在常態開啟⑽臟 下之操作情況。 94369 15 200915537

在正常電路操作期間，偏壓電路17〇將高負偏壓電壓 施加到閘極電極16G、162，躲位於開極電極湖、162 之下的N井裝置區域115、117，此電壓最初會引起空乏， 而隨著高偏壓電壓的增加’最終會反轉N井裝置區域 115、U7的表面導電率，使得N井裝置區域ιΐ5、⑴會 表現得像是P型材料。這會導致串聯p+pN+pN+剖面橫 ，半導體層104。-個㈣接面係形成在裝置區域ιΐ5和高 =雜N+型分隔區域119之間，另一㈣接面係形成 在尚k度掺雜N+型分隔區域119和裝置區域η?之間，而 另-個PN接面係形成在襄置區域117和陰極區域⑴之 ’在正常操作期間，半導體層刚係組構成像是 / ’兩個順向偏壓（f〇rward_biased)二極體’而且£犯保 有相當高的阻抗，使哪保護裝置15〇更能抵 :电專¥通過ESD保護裝置bo的半導體基底104。因 ESD保5隻裝置15〇像是關於所保護的核心電路的開路 毛路而有效地工作。 相比之下，當ESD事件發生時，偏壓電路停止 94369 16 200915537 • 施加高偏壓電壓，導致閘極電極160、162變成其無偏摩/ “電性浮動”狀態。這會導致在閘極電極16〇、16：) 土或 下的井區 裝置區域115、117回到或是反轉到Ν型，而導致在半、 — 體基底104内橫越之串聯Ρ+ΝΝ+ΝΝ+剖面（亦即，半導Ζ 層104具有一個ΡΝ接面位於Ρ+型陽極區域井二 置區域115之間）。因此’在ESD事件發生期間，它奶保 護裝置150的行為會像是單一順向偏壓的二極崎 " 腹，而且 ESD保護裝置150的開啟電壓被降低至約〇·7伏转。 f 付。相對 $ 應地’在ESD事件發生期間’ESD保護裝置15〇有相者低 的阻抗以允許電流傳導流過E S D保護裝置丨5 〇的半導^層 104。因此，ESD保護裝置150可以有效地當成短路電^ 操作，使得ESD事件所產生的電流短路接地，藉以保 心電路。 ’、 亥 以下將針對第10圖說明ESD保護裝置150作為局部 疋位電路(local clamping circuit)使用的情況。 ( 第10圖是輸入/輸出（input/output，I/O)電路2〇〇的電 路示意圖，其用來實施ESD保護裝置250。ESD保護裝置 250與第9圖的ESD保護裝置150相同。I/O電路200包 括I/O墊252、ESD二極體240、ESD保護裝置250、偏壓 電路270、正供電導軌(VDD)280、負供電導軌(VSS)290、 被保護免於ESD事件的電路275、以及供應線夾（supply clamp)281 〇 在這實施例中，ESD保護裝置250係實作為局部定位 电路’以提供ESD電流的局部定位而降低I/O墊252上的 17 94369 200915537 電壓。局部定位意指ESD電流在I/O墊252處被分流至地 面。換句話5兒’以^軌為基礎之定位（rail-based clampimg) 是不需要的’而且沒有必要通過ESD電流穿過供電導執 (supply rail)280、290到供應線夾281然後回到地面。在這 個例子中，ESD保護裝置250能夠提供適當的保護，而不 用增加I/O墊252的定位電壓，以及，因此相較於標準 保護裝置’其能夠以較小的面積來實施。為了進說明， 在ESD事件期間’ ESD在1/0塾252與地面之間^電壓係 藉由ESD事件之路徑中的元件電阻來決定。由於局部定 位，ESD的電壓只由ESD保護裝置250的電阻來決定，而 該電阻與ESD保護裝置250的寬度成比例。相較之在 以導執為基礎之定位方式中’ ESD白勺電塵係由總又和電壓降 決定，此總和電壓降是因跨越二極體和供應導執28〇 '供 應導執280到供應線失281的電阻、供應線夾28ι到地面 的電阻所造成的。為了使兩種方式在1/0墊252的電壓都 相同，以導軌為基礎的方式中，ESD保護裝置必須=二局 部定位方式中的為寬，以補償路徑中多出來的電阻。。 如以上所述，根據電路是否正常操作或是否有esd 事件發生，ESD保護裝置250會表現出不同的行為。當電 路是正常操作時’偏壓電路270 (在本實施例中是:個 PMOSFET)施加高偏壓電壓到ESD保護裝置25〇的問極 260、262。因此，在正常操作期間，ESD保護裴置的 操作像是兩個一極體的串聯組合，擁有相當高的阻抗，以 及抵抗傳導流過ESD保護裝置250的半導體材料層之 94369 18 200915537 -钱。所以ESD保護裝置250在正常電路操作期間並不開 始傳導（亦即’錢出開路電路的樣子）。在正励事件 (positive ESD event)期間，大電壓被施加到ι/()墊252， 而引起大電流流動。大電壓導致_保護裝置25〇在結 偏壓狀態下操作’在此狀態下’ ESD保護裝置25〇的開極 260、262都不是偏壓（亦即’ ESD保護骏置25〇的閘極26〇、 262貫質上是浮動（floating)或是接地）。相應地，如上所述， 『ESD保s蔓裝置250的操作像疋單一順向偏壓二極體，具有 f 相當低的阻抗，使其相當容易引起電流的傳導，此電^會 流過ESD保護裝置250中的半導體材料層1〇4。因ESD事 件所引起的電流從二極體之陽極292流經二極體之陰極 294再流到地面。 ESD二極體240能夠在相反極性情況（〇pp〇site polity sitUati〇n)(亦即，負ESD事件（esd㈣⑷) 期間用來提供ESD保護，其中在I/〇塾252上的電壓被拉 到低於接地情形’從而順向偏壓了 ESD二極體24〇。在此 情形下’剛保護裝置㈣是被逆向偏㈣，而且毫無作 用。 雖然沒有顯示出來，ESD扣 A — 保護裝置250也能夠在供庳 線夾281内貫施，以提供高蕾 〜 兒雙。因為在ESD操作期間， ESD保護裝置250當成單一順人 。 只句偏壓二極體操作，使用右 供應線夾281中的ESD保護贵迪 使用在 、置2 5 0 ,允許刪減掉至少一 個在供應線夾281中的二極辦 ^ ’因此減少了供應線夾？ 81 百分之25到百分之50的面稽 、。此外，因為能夠使用較少 94369 19 200915537 二極體數量來實作供應線夾281，故在ESD操作期間，相 較於傳統的供應線夾，橫越過供應線夾281的電壓降會較 低或降低。 第1至3圖以及第η至16圖係根據本發明其他例示 性實施例以剖面圖說明E s D保護裝置3 5 〇以及製作之方法 步驟。 / 第1至3圖係如上述，且為了簡潔之故，此處不再重 覆述之。如第U圖所示，遮罩材料層33〇 (舉例而言，可 以是光阻劑層）被敷設以及圖案化以暴露出部分的半導體 層104而復蓋半導體層1 的其他部分。在此實施例中 圖案化後之遮罩材質層330位於至少一部分的第_閘極結 構160、164、180、第二閘極結構162、166、182、以及第 邛为的基底之上，此部分基底最終被用於產生N+型陰極 區域318 _。 ° 使用此圖案化後之遮罩材料層330當成離子植入遮 罩，半導體層]04的暴露部分能夠以p_型導電率決定雜質 做雜質掺雜，以產生出高掺雜濃度^型陽極區域316，二 第12圖所示。在本發日狀例紐實施例巾，雜轉雜能夠 如以上所述第5圖相關之方式來發生。 在植入P型導電率決定雜質後，圖案化後之遮罩材料 330被移除，而另外一遮罩材料層34〇 (舉例而言，可以是 光P背]層）被敷設並圖案化以暴露出部分的半導體層 104’而且覆蓋半導體層1〇4的其他部分，如第13圖所示曰。 在此實施例中，圖案化後之遮罩材料層340位於至少一部 94369 20 200915537 分的第一閘極結構160、164、180、以及高掺雜濃度P+型 陽極區域316之上，使得高掺雜濃度p+型陽極區域316之 推雜不會在接下來的植入步驟中改變。 使用此圖案化後之遮罩材料層34〇當做離子植入遮 罩，半導體層104的暴露部分係以N型電導率決定雜質進 订掺雜，以產生高掺雜濃度N+型陰極區域318以及高掺雜 /辰度N型分隔區域319，如第14圖所示。在本發明之例 不性貫施例中’雜質掺雜能夠如上述相關於第7圖的植入 方式來發生。高掺雜濃度N+型分隔區域319係形成於p井 凌置區域114的一部分中，此部分位於閘極電極16〇、162 之間。藉由產生高掺雜濃度N+型分隔區域319，P井裝置 區域114被分成第一 p井裝置區域115以及第二p井裝置 區域117。在一個實施例中，N+型分隔區域319延伸通過 P井裝置區域114到達埋設氧化物層1〇6。高掺雜濃度N+ 型为隔區域319作用為障壁，將p井裝置區域115與1>井 裝置區域117分隔開來，幫助避免偏壓電壓（此電壓是施加 到間極電極16G、162)影_閘極電極16G、162下方的區 域。這種組構允許施加於閘極電極ΐ6〇、π]的偏壓電壓去 控制P井裝置區域115跟p井裝置區域]17的相對導電 而不會顯著地影響高掺雜濃度N+型分隔區域319的導 包率。分隔區域319的掺雜濃度越高，當偏壓電壓被施加 到閘極電極16G、162上時’其對反轉(inversiGn)的抵抗就 (大（亦即’就疋反轉咼掺雜濃度N+型分隔區域SB越困 難）。 94369 21 200915537 如第15圖所示，在植入N型導電率決定雜質之後， 圖案化後之遮罩材料340被移除。在第14圖中產生的結構 ’接著能（視情況需要地)被退火（例如快速熱退火(Rta) 製程）用以導致在高掺雜濃度P+型陽極區域31(5、高掺雜 /辰度N型分隔區域319、以及N+型陰極區域318中摻雜物 的向外側向擴散，如第16圖所示。 在第16圖所示的處理階段，ESD保護裝置350的剖 , 面結構與第9圖中的ESD保護裝置相同’除了分隔區域 319的掺雜材料不同之外，而因此ESd保護裝置35〇作為 常態關閉（normally-off)’，增強場效二極體(FED)操作。 半導體基底104包括：P+型陽極區域316以及N+型陰 極區域318。半導體層1〇4的P+型陽極區域316被第一 p 井裝置區域115、高掺雜濃度N+型分隔區域319、以及第 二P井裝置區域117，從N+型陰極區域318分隔開來。閘 極電極結構係形成於p井裝置區域115、〗17之上，其中每 C 一個閘極電極結構包括閘極絕緣體層164、166、位於閘極 絕緣體層164、166之上的閘極電極16〇、162、以及緊鄰 閘極電極160、162的第一跟第二側壁的間隔物 (spacer) 180、182。 雖然未顯示出來，但是裝置35〇能夠如以上關於第9 圖的敘述方式完成。在第16圖中，接觸插塞以元件符號 192、194至196來表示。接觸插塞195、]96最後能夠連

接到偏麼電路170，偏壓電路17〇用以在不同的操作模式 期間控制裝置350之操作（亦即，ESD操作對上n〇n_EsD 94369 200915537 操作）。 操作偏壓電路170以控制施加於閘極電極160、162 的偏壓電壓。偏壓電路170施加於閘極電極160、162的偏 壓電壓，會依ESD保護裝置350所保護、免於ESD事件 之電路的操作狀態而決定。視閘極電極160、162的偏壓情 形，ESD保護裝置350的半導體層104會表現出不同的PN 接面設置。ESD保護裝置350是常態關閉（normally-off)增 強場效二極體(FED)，意指在正常操作期間，ESD保護裝 置350是一般的、沒有偏壓的狀態，而在ESD事件期間， ESD保護裝置350的偏壓會保護核心電路（未圖示）來預防 ESD事件。表3概括了當分隔區域319是N+型材料時，在 其不同的操作模式下，ESD保護裝置350(或是“常態關閉 加強FED”)的操作情形。 基底區域 316 115 319 117 318 結果 操作模式 ESD P+ N (反轉） N+ N (反轉） N+ 二極體 正常 P+ P N+ P N+ 串聯 二極體 表3

K 在正常電路操作期間或是“non-ESD操作”期間，偏壓 電路170並沒有施加偏壓電壓，使得閘極電極160、162 23 94369 200915537 — 變成是無偏壓或是“電性浮動”狀態。這會導致在閘極電極 160、162下的井區裝置區域115、117維持p型，而導致 串聯的P+ P N+ P N+的剖面結構橫越半導體層1〇4。一個 PN接面係形成在裝置區域115和高掺雜濃度N+型分隔區 域319之間，另外一個PN接面係形成在裝置區域n7跟 向推雜濃度P型分隔區域319之間，而另一個pn接面形 成在裝置區域117跟高掺雜濃度N+型陰極區域318之間。 ESD保護裝置150係經過組構’使得P+型陽極區域316相 ξ 對於Ν型陰極區域318為正向偏壓。因此，在正常操作期 間，半導體層104組構成像是順向偏壓二極體124串聯另 一個順向偏壓二極體126，而且半導體層1〇4的操作像是 PNPN(SCR)結構’其導通電壓(turn-on voltage)視中央逆向 偏壓（central reverse bias)PN 接面的能障高度（energy barrier height)而定，該中央逆向偏壓pn接面係形成於裝

置區域115跟高掺雜濃度P+型分隔區域119之間。因為ESD ( 保護裝置150在正常操作期間的操作像是串聯的兩個二極 體（或者’像是PNPN SCR結構），故ESD保護裝置350有 相當尚的阻抗，而且抵抗電流傳導流過ESD保護裝置35〇 的半導體材料層104。如上所述，ESD保護裝置35()能夠 被用在向速或RF I/O墊，以及低漏電/低功率墊。ESD保 濩裝置350像是關於所保護的核心電路的開路電路而有效 地工作。 相較之下’當ESD事件發生時，偏壓電路17〇施加 咼正偏壓電壓到閘極電極160、162 ,此偏壓電壓最初會導 24 94369 200915537 致在閘極電極16G、162之下的p井裝置區域ιΐ5、ιΐ7空 乏產生’以及隨著偏壓電壓增加，最終反轉p井裝置區域 :田15、117的表面導電率’讓p井裝置區域ιΐ5、ιΐ7表現 得像N型材料。這會導致串聯的p+NN+NN+剖面結構橫 越半導體層ι〇4’使得半導體層1(M有一個pN接面位 井裳置區域115跟P型陽極區域3 i 6之間。因此，在 事件』間’ ESD保護裝置35〇表現得像是單—順向偏磨二 極體’而且其開啟電壓（〇n_v〇kage)降低到約Μ伏特。相 應二也在ESD事件期間，相當容易引起電流導通流過esd 保类裝置35〇的半導體材料層】〇4，而因此esd保護裝置 350有效地操作為短路電路，可以將咖事件造成的電流 短路到地面，因此藉以保護核心電路。 在第15圖中所示的裝置35〇能夠以另外的互補式導 電率類型實施例來製作，其中起初的基底是以N型導電率 決疋雜質作輕濃度掺雜’所以是N型基底1()4。在這實施 例中，井區裝置區域115、117是N井裝置區域ιΐ5、ιΐ7, 而且分隔區域319是以P型雜質掺雜以形成高掺雜濃度p+ 型分隔區域319 °ESD保護裝置350係經過組構，使得p+ 型陽極區域316相對於矿型陰極區域318是正向偏壓。表 “兄明了當基底104是N型基底104、區域n5、m是n 型材廖以及分隔區域3】9是高掺雜濃度p+型材料時，常能 關閉之;FED350的操作情形。 ； 94369 25 200915537

“在正常電路操作期間或是沒有ESD事件發生時的 non-ESD操作”期間’偏壓電路17〇沒有施加偏壓電壓， j致於閘極電極16G、162處在無偏壓或是“電性浮動，，狀 I、k會導致在閘極電極跡162下的井區裝置區域出、 117保持>^型’導致串聯的1>+：^1)+1^+剖面橫越半導體 ^ 1〇4。—個PN接面係形成在P+型陽極區域316和N型 置區二或m之間’另一個PN接面形成在N型裝置區域 15和南掺雜濃度P+型分隔區域319之間，而另外有一州 之：：在裳置區域117跟高掺雜濃度，型分隔區域319

324曰盘^_’ +導體層104係組構得像是順向偏壓二極體 。另卜-個順向偏壓二極體3 保護裝置3 5 〇的阻括县如〜▲ ㈣木因為E S D 抵抗了 w心 兩’所以咖保㈣置350 刚。因Γ，=過咖保護裝置350的半導體材料層 電路：二=r像是關於所保_心 相比之下，當ESD事件發生時，偏-電路17〇施加 94369 26 200915537 高負偏壓電壓到閘極電極16〇、162，此偏壓最初會 閘極電極160、162下的N井裝置區域115、117之 而隨著高偏壓電壓的增加，最終會反轉N井裝^械 115、U7的表面導電率，以致於N井裳置區域出、^ 表現得像P型材料。這會導致串聯的p+ p p+ p 橫跨半導體層104,而使得半導體層1〇4有一個州接: p井裝置區域117和^型陰極區域318之間。因此，在2 事件期間，ESD保護裝置35()表現得像單一順向偏堡 體，而且ESD保護裳置35〇的開啟電壓（〇n_v〇itage 約0.7伏特。相應地，在ESD事件期間，卿保護裝置⑽ 有相當低的阻抗’並且允許電流傳導流過剛保護 350的半導體材料層刚，此即意指，励保護農置⑽ 有效地個為短路電路，將ESD事件所引起的電流短路到 地面，藉以保護核心電路。 ESD保護裝置35G被使用成局部定位電路的—個實作 將在下面針對第Π圖加以討論。 第17圖係輸入/輸出（j/o)電路4〇〇的電路示意圖，此 電路400用以實施ESD保護裝置450。ESD保護裝置450 與弟16圖中的ESD保護裝置350相同。如上述，I/O電 路400包括了 I/O墊452、ESD二極體440、ESD保護裝 置450、偏壓電路470、正供電導執(VDD) 480，負供電導 執（VSS) 490、被保護免於ESD事件的電路475、以及供 應夾線（supply clamp)481。在此實施例中，ESD保護裝置 450係相對於I/O墊452實作為局部定位電路，如上所描 27 94369 200915537 述。 當電路在正常操作下，偏壓電路47〇 (在此實施例中 是一個反相器（inverter))並未施加任何電壓到esd保護裝 置450的閘極460、462，因此使得ESD保護裝置45〇以 無偏壓狀態操作。因此，在正常操作期間，ESD保護裝置 450的操作像是串聯的兩個二極體。串聯的二極體有相當 高的阻抗，而且抵抗電流傳導流過ESD保護裝置45〇。在 正ESD事件期間’大電壓被施加到I/O墊452，導致大電 流流向ESD保護裝置450。在正ESD事件期間，施加到 I/O墊452的大ESD電壓導致偏壓電路470去施加高偏壓 電壓到ESD保護裝置450的閘極460、462(亦即，施加到 I/O塾452的大電壓控制了到閘極46〇、462的電塵）。因此， BSD保護裝置450操作起來像是單一順向偏壓二極體，而 電流從陽極492流經陰極494再流到地面。因為£SD保護 裝置450彳呆作起來像是單一順向偏壓二極體，所以在 事件期間’ESD保護裝置450能較容易傳導電流（亦即，有 攻地表現如同短路電路）(sESD二極體44〇被用在相反極性

^ 況下（opposite polarity situation)(亦即，負 ESD 事件），I/O 墊452的電壓被拉低到低於接地的情形下，此電壓會對 HSD二極體440順向偏壓。在這個情形下，ESD保護裝置 450疋逆向偏壓，而且沒有作用。如上面所述，ESD保護 4置450也能夠在供應夾線481内實施’以提供高電虔。 因此，已經揭露一些ESD保護裝置45〇(或是“增強 FE〇’）’這些ESE)保護裝置450可以與不同的I/O電路實 94369 28 200915537 施。在此所揭露的不同實施例的ESD保護裝置能夠與不同 的製程整合技術實施，並且也可相容於標準S0I製作技 術，使得不需要特殊的遮罩或植入。ESD保護裝置能夠提 供ESD保護給以SOI技術製作的〗/〇電路，此"ο電路需 要咼速以及低漏電流。在正常操作期間，由於存在有 結構，在此揭露的ESD保護裝置表現出低負載的電容以及 低漏電。換句話說，因為兩個二極體以串聯方式使用，所 以串聯組合的電容會比單一保護二極體來的低。較低電容 允許ESD保護裝置被用於與高速（例如射頻 (radio-freqUenCy))I/0墊及/或低漏電/低功率1/〇墊結合使 用。ESD保護裝置也提供通常相較於傳統的二極體基礎之 ESD保濩裝置較咼的電流載體能力。ESD保護裝置也使得 控制ESD保護裝置之阻抗變得較容易，而不必妥協其ESD 操作。 以SOI技術使用之傳統的ESD保護裝置，包括s〇i 二極體、NM0S電晶體、以及石夕控整流器（Sili_ c〇_lled rectifiers，SCR)結構。S0I二極體以及SCR結構能夠處理 大電流但是他們的開啟電壓不能被控制。NM〇s電晶體能 夠經由閘極偏壓來提供可控制的開啟電壓，但是不能處理 大電流。上述的ESD保護裝置能夠處理大電流，同時擁有 閘極可控制阻抗，而這將使得ESD保護裝置在大範圍的正 常操作電壓情形下適合於局部定位。 雖然已經在本發明的前述實施方式中提出至少一個 例示性的實施例’但應該體認到有大量的變化存在著。應 29 94369 200915537 該體認到，例示性實施例只是例子，並不欲以任何方式來 限制本發明的範圍、應用或是組構。當然，前述的實施方 式將提供在本發明領域中具通常知識者一個方便的指南， 用以實施本發明例示性實施例，應暸解到，在例示性實施 例中所描述之元件的功能與排列組成，可以有多種的變 化，將涵蓋在本發明所附申請專利範圍内和等效内容。 【圖式簡單說明】 以下將配合隨附圖式敘述本發明，其中相同的元件符 號表示相似元件，而其中： 第1至9圖係根據本發明之各種例示性實施例，以剖 面圖說明ESD保護裝置以及其製作方法步驟； 第10圖係輸入/輸出（I/O)電路的電路不意圖’藉以貫 作第9圖中的ESD保護裝置； 第1至3圖以及第11至16圖係根據本發明之其他例 示性實施例，以剖面圖說明ESD保護裝置以及其製作的方 法步驟；以及 第17圖係輸入/輸出（I/O)電路的電路不意圖’措以貫 作第16圖的ESD保護裝置。 【主要元件符號說明】 102 半導體結構 104 半導體材料層 106 埋設氧化物絕緣層、埋設氧化物層 108 運送晶圓、基底 P型半導體材料、區域 30 94369 114 200915537 115 ' 117 P井區域 116 、 316 P+型陽極區域 118 、 318 N+-型陰極區域 119 、 319 P+-型分隔區域 124 、 126 、324、326’ 順向偏壓二極體 130 、 140 、330、340 圖案化後之遮罩層材料 150 ' 250 、350、450 ESD保護裝置 160 ' 162 、260、262、460、462 閘極電極 164 、 166 閘極絕緣材料層 170、270、470偏壓電路 180 、 182 側壁間隔物 192 ' 194 、195、196 接觸插塞 200 ' 400 輸入輸出（input/output, I/O)電路 240 > 440 ESD二極體 252 ' 452 輸入/輸出墊 ? 275 ' 475 電路 280 ' 480 正供電導執(VDD) 281 、 481 供應線夾（supply clamp) 290 、 490 負供電導軌(vss) 292 ' 492 二極體陽極 294 ' 494 二極體陰極

Claims (1)

1. 200915537 七、申請專利範圍： 1· -種製作半導體|㈣方法，該方法包 提供矽基底； /驟. 在該紗基底的第一部分卜，：士穿«ο . 第二閘極電極; 4弟-閉極電極以及 植入第-導電率類型離子到該石夕基底 八 :以在該秒基底内定義出第-導電率類型二Si 植入第二導電率難離子肋々基底的第三部分 域；，ΓΓ亥石夕基底内定義出第二導電率類型二極體區 人該第—導電率類型離子和植人該第二導電率 邻八… 之步驟期間’將離子植入至少- 6的該弟-部分巾，以在㈣ 區域，苴中，兮八K_ r 刀円疋義出刀JW 穿置Μ 亥刀隔區域將該第-部分分成第一井區 褒置£域以及第二井區裝置 在該第一井區梦或，其中，該分隔區域 开區裝置區域以及該第 串聯形成。 井區農置區域之間 2· 如申請專利範圍第 到至少—部分植人離子進入 導雷至释讲丨抓 V驟發生在植入該第一 今电率類型離子到該第二部分 其中，植入該第—導電率類型離’:银之期間’而且， 驟，復包括·· 'i離子到該第二部分的步 ㈣子到至少—部分的财基 94369 32 200915537 底之第一部分以及第二部分中，以在該第一部分内定 義出，—導電率類型分隔區域，以及在該石夕基底内定 義出第一導電率類型二極體區域，其中，該第一導電 率類型分隔區域將該第一部分分為第一井區裳置區域 以及第二井區裝置區域。 3. 如申請專利範圍第2項之方法，其中，該第一井區裝 ^區域是以與該第一導電率類型二極體區域及該第一 ^電率類型分隔區域串聯而形成，以及，其中，該第 4. 5. ^區，置區域是以與該第—導電率類型分隔區域及 ^第一蛤電率類型二極體區域串聯而形成。 如申凊專利範圍第2 ^►古·、、土 , 型娜，其二第=其中，基底包括p -丼區電率翻是p+，其中該第 1 衣置區域是第_ P井裝置區域，以及，， 该第二井區裝置是第二P 導電率類型是N+。 4置區域’其中該第二 如申請專利範圍第2 3®少士、I N型石夕村料，其中 ' 導’其中’該石夕基底包括 第-井_區域是是。+’其中該 第二導電率類型^+井裝置區域，以及，其中，該 如申請專利範圍第】項之 少一部分的該第—部八 /、中，植入離子到至 類型離子植人顺;;部==在將該第二導電率 植入該第二導電率類型離子到;】期：了及’其中， κ第一°卩分的步驟復包 94369 33 6. 200915537 括·· /第—‘電率類型離子到至少一部分的該石夕 基底之第一部分牙口笛_ μ、上 卜 刀^弟二部分_，以在該第一部分内定 f出f二導電率類型分隔區域，以及在該石夕基底内定 義出^二導電率類型二極體區域，其中，該分隔區域 將該第—部分分隔成第—井區裝置區域，以及第二井 區裝置區域。 專利乾圍第6項之方法，其中，該第-井區裝 玄係以與該第—導電率類型二極體及該第二導電 率類型分隔區域串聯而形成，以及 區裝置區域係以該第-導雷龙畔剂v，、 〜弟一井 罘一泠電率類型分隔區域與該第二 V%率類型二極體區域串聯而形成。 如申請專利範圍第6項方 刑^ 貝之万去，其中，該矽基底包括：P 夕材料’其中’該第一導電率類型是广其中，該 第一井區裝置區域是笫一p ^ 一 " 井裝置區域，其中，該第 -井區4置區域是第二P井裝置 導電率類型是N+。 ^ 5亥第一 9. 如申請專利範圍帛6項之方法，1巾 Ν型石夕材料1•夕基底包括 一 叶具中該弟一導電率類型是Ρ+，苴中， :第-井裝置區域是第—Ν井裝置區域，其中:、 二井區裝置區域是第共壯 〜乐 雷…曰 裳置區域’其中該第二導 冤率類型是Ν。 —種裝置，包括： 矽基底，包括： 94369 34 10. 200915537 第-導電率類型二極體區域，配置在該石夕基底内； 第一井區裝置區域，配置在該矽基底内與該第一 導電率類型二極體區域串聯； 'Λ 分隔區域，配置在該矽基底内與該第一 區域串聯； "" 第二井區裝置區域，配置在該石夕基底内與該分隔 區域串聯； 第-導電率類型二極體區域，配置在該石夕基底 内’其中，該第二導電率類型二極體區域係配置在該 矽基底内與該第二井區裝置區域串聯；以及 第一閘極電極，配置在該石夕基底的該第一井區裝 置區域之上；以及 第二開極電極’配置在财基底的該第 置之上。 11 如申請專利範圍第10項之衷置，其中 類型是P+，JL中，兮篦弟 電羊 井“置區域是第-P井裝 置E域，其中，該第二井 mu p井裝置 ::’该第二導電率類型是n+，以及，苴中， 該分隔區域是P+型分隔區域。 η如申請專利範圍第1G項之裝置，其中 類型是广其中，該第 f導电羊 罟尸祕*丄 汴^装置區域疋弟一N井裝 區域，发中一开▲置1^域疋苐二N井裝置 、干罘二冷電率類型是N+,以及，i中，$ 分隔區域是心分隔區域。 及其中遠 94369 35 200915537 13.如申請專利範圍 類型是〜令，裝置，其中’該第-導電率 域’其中，+ 井區裝置是第—P井裝置區 中，該第二導^區裝置是第二P井裝置區域，其 是”分隔區域。、㈣^ ’以及，其中該分隔區域 14.如申請專利範圍第]〇 類型是p+，其中，'之中’該弟一導電率 置區域，其中，节；^:井區裝置區域是第-N井裝 區域，其I M : 置區域是第二N井裝置 该分隔區域是"分隔區域。 及-中 15·如申請專利範圍第1〇項之裝置，復包括： 被保護而免於靜電釋放事件的電路。 】6.如申請專利範圍第15項之裝置，復包括： 電路，耦合到該第一閘極電極 極’其中，該電路設計成：在正常摔作期門二甲ί電 偏壓電壓到該第-間極電極與該第加弟- =於靜電釋放事件，停止施加該第—偏壓及 弟一間極電極與該第二閘極電極。 L該 17.如申請專利範圍第15項之裝置 護電路復包括： 这砰電釋放保 二閘極電 事件，施 二閘極電 朽ί!’耗合到該第一閘極電極和該第 7 中’該電路設計成：回應於靜電釋放 加第-偏壓電壓到該第一閘極電極 94369 36 200915537 18. 一種操作農置的方法，該裝置包括被保護而免於靜電 釋放事件的電路、偏屢電路以及包括石夕基底的靜電= 放保護褒置，該石夕基底包括：第一導電率類型二極體 區域，配置在該石夕基底内；第一井區裝置區域，配置 在該矽基底内與該第一導電率類型二極體區域串聯； 分=區域，配置在該石夕基底内與該第一井區裝置區域 串聯；、第二井區裝置區域，配置在該石夕基底内與該分 隔區域串聯；第二導電率類型二極體區域，配置在該 矽基底内’其中，該第二導電率類型二極體區域係配 置在該石夕基底内與該第二井區裳置區域串聯；第一閘 極電極，配置在該石夕基底的該第一井區裝置區域之 上’以及第二閘極電極’配置在該梦基底的該第 區裝置區域之上，該方法包括： 在正常操作期間，經由該偏壓電路，施加第一 [电蜃到該第_閘極電極與該第二開極電極，以組構 該石夕基底成為-對順向偏壓二極體；以及 19. 带回應於該靜電釋放事件，移除施加在該第-閘極 包極和該第二閘極電極的該第—偏壓電壓，而組構該 矽基底成為單一順向偏壓二極體。 刼作裝置的方法，該裝置包括被保護而免於靜電 ，㈣的電路、偏壓電路以及包㈣基底的靜電釋 :暖裝置’該矽基底包括：第一導電率類型二極體 二知、’配置於該矽基底内；第一井區裝置區域，配置 “亥發基底内與該第—導電率類型二極體區域串聯； 94369 200915537 :p:區域’配置於該矽基底内與該第一井區裝置區域 ”二Ϊ二井區裳置區域’配置於該石夕基底内與該分 隔區域串聯；第二導電率類型二極體區域，配置在該 2底内’其中，該第二導電率類型二極體區域係配 置在神基底内與該第二井區裝置區域串聯；第一間 極電極’㈣在該㈣底的該第—井區裝置區域之 上，以及弟二閘極電極，西p署尤兮μ # 配置在該矽基底的該第二井 區裝置區域之上，該方法包括： 泎 回應於該靜電釋放事件，經由該職電路，施加 第-偏壓電壓_第-閘極電極與該第二閘極電極， 以組構該矽基底成為順向偏壓二極體。 94369 38