JP2010532566A - 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 - Google Patents

Abstract

半導体デバイス（１５０）を製造する方法が提供される。シリコン基板（１０４）の第１部分（１１４）の上に第１ゲート電極（１６０）および第２ゲート電極（１６２）が形成される。シリコン基板（１０４）内に第１導電型ダイオード領域（１１６）を形成するために、第１導電型イオンがシリコン基板（１０４）の第２部分（１１６）に注入され、次に、シリコン基板（１０４）内に第２導電型ダイオード領域（１１８）を形成するために、第２導電型イオンがシリコン基板（１０４）の第３部分（１１８）に注入される。第１導電型イオンの注入ステップおよび前記第２導電型イオンの注入ステップのうちの少なくとも一方の間に、シリコン基板（１０４）の第１部分（１１４）内に分離領域（１１９）を形成するために、第１部分（１１４）の少なくとも一部（１１９）にイオンが注入される。分離領域（１１９）は第１ウェルデバイス領域（１１５）と第２ウェルデバイス領域（１１７）とを分割し、この第１ウェルデバイス領域（１１５）と第２ウェルデバイス領域（１１７）との間に直列に形成される。

Description

概して、本発明は静電放電現象からの回路保護、静電放電保護デバイスおよびこれを含む半導体デバイスを製造する方法に関する。

半導体技術が１３０ｎｍ、９０ｎｍ技術から６５ｎｍ、４５ｎｍ、３２ｎｍ技術、およびさらなる技術へと進化するに伴い、入力／出力（Ｉ／Ｏ）パッドとこれらのローカルクランプおよび電源クランプに対する静電放電（ＥＳＤ： electrostatic discharge）保護がますます難しくなっている。このことは、とりわけ、バルク技術よりも好ましいとされるシリコンオンインシュレータ（ＳＯＩ）技術に当てはまる。

ＥＳＤ現象とは、短期間で大量の電流が半導体構造に流れる電流の放電現象を指す。ＥＳＤ現象の間、半導体構造がＥＳＤ保護デバイスにより保護される。
理想的なＥＳＤ保護デバイスとは、通常の回路動作の間は開回路のように動作し、保護される半導体構造から離れて、ＥＳＤ現象により発生する電流を短絡させるショート回路のように動作するデバイスである。
このような理想的な動作は実用的な実装品では不可能であるが、このような動作に非常に近いＥＳＤ保護デバイスが存在する。

今日のＥＳＤ保護デバイスには多くの難点がある。例えば、ＥＳＤ保護デバイスによっては、リーク電流が多く、さらに容量性負荷が高いことから受け入れられていないものもある。

従って、リーク電流が少なく、容量性負荷の低いＥＳＤ保護デバイスを提供することが望ましい。さらに、デバイス寸法を縮小可能なＥＳＤ保護デバイスを提供することが望ましい。加えて、改良されたＥＳＤ保護デバイスを用いて半導体構造をＥＳＤ現象から保護する方法を提供することが望ましい。さらに、従来の電解効果ダイオード（ＦＥＤ）製造方法に伴う、製造にあたっての厳格な制約を低減する、あるいはなくすＥＳＤ保護デバイスの製造方法を提供することが望ましい。さらに、本発明の他の望ましい特性および特徴は、添付の図面と、この発明の背景とあわせて、後述する本発明の詳細な説明と添付の請求項とから明らかになるであろう。

本発明の例示的実施形態によれば、あるデバイスが提供される。該デバイスは、シリコン基板、第１ゲート電極、および第２ゲート電極を含む。シリコン基板内には第１導電型のダイオード領域が配置される。第１導電型のダイオード領域と直列に、第１ウェルデバイス領域がシリコン基板内に配置される。第１ウェルデバイス領域と直列に、分離領域がシリコン基板内に配置される。分離領域と直列に、第２ウェルデバイス領域がシリコン基板内に配置される。シリコン基板内に第２導電型のダイオード領域が配置される。第２ウェルデバイス領域と直列に、第２導電型ダイオード領域がシリコン基板内に配置される。シリコン基板の第１ウェルデバイス領域上に第１ゲート電極が配置され、シリコン基板の第２ウェルデバイス領域上に第２ゲート電極が配置される。

本発明の別の例示的実施形態によれば、半導体デバイスの製造方法が提供される。該方法によれば、第１ゲート電極および第２ゲート電極は、シリコン基板の第１部分に形成され、シリコン基板内に第１導電型のダイオード領域を形成するために第１導電型のイオンがシリコン基板の第２部分に注入される。シリコン基板内に第２導電型のダイオード領域を形成するために第２導電型のイオンがシリコン基板の第３部分に注入される。第１導電型のイオン注入ステップおよび第２導電型のイオン注入ステップの一方の間に、第１部分に分離領域を形成するために少なくとも第１部分の一部にもイオンが注入される。この分離領域により、第１部分が第１ウェルデバイス領域と第２ウェルデバイス領域とに分割される。この分離領域は第１ウェルデバイス領域と第２ウェルデバイス領域との間に直列に形成される。

本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の各種例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 図９のＥＳＤ保護デバイスを実装した入力／出力（Ｉ／Ｏ）回路の概略的回路図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 本発明の他の例示的実施形態に従うＥＳＤ保護デバイスと、該デバイスを製造するための方法ステップとを示した断面図。 図１６のＥＳＤ保護デバイスを実装した入力／出力（Ｉ／Ｏ）回路の概略的回路図。

本発明を添付の図面と併せて説明する。図面において、同じ参照符号は同様の要素を表す。以下の詳細な説明は本質的には単なる例であり、本発明や用途を限定したり、本発明の用法を限定することを意図するものではない。本文で用いられる「例示的」なる用語は、「例、事例、実例としての役割を果たす」ことを意味する。本文において「例示的」と記載されている実施形態はいずれも、他の実施形態よりも好ましい、あるいは有利であることを意味するものではない。以下に記載する実装品は全て、当業者たちが本発明を作成あるいは使用できるようにするための例示的実施形態であり、特許請求の範囲で定義される発明の範囲を限定するものではない。さらに、先行技術分野、背景、概要あるいは以下の詳細な説明に示される明示的あるいは黙示的理論によって拘束するという意図はない。

図１〜９に、本発明の各種例示的実施形態に従うＥＳＤ保護デバイス１５０と、該デバイスを製造するための方法ステップとを断面図で示す。

図１に例示しているように、本発明の実施形態に従う製造は、半導体構造１０２を提供することから開始する。この半導体構造とその上には電解効果ダイオード（ＦＥＤ）が製造される。半導体構造１０２は、バルク半導体材料であってもよいし、図１の実施形態に例示しているように、半導体上に絶縁体が形成されるＳＯＩ構造１０２であってもよい。図１に例示するＳＯＩ構造１０２は、埋め込み酸化物絶縁層１０６上に配置された、あるいは埋め込み酸化物絶縁層１０６を覆う少なくとも１つの半導体材料１０４の薄い層を含む。これらは順にキャリアウェハあるいは基板１０８に支えられており、よって、埋め込み酸化物絶縁層１０６は、キャリアウェハ１０８と半導体層１０４との間に配置される。半導体層１０４は、薄いシリコン層、ゲルマニウム層、ガリウム砒素層、あるいは他の半導体材料であってもよい。

一実施形態では、半導体材料層１０４は、埋め込み酸化物絶縁層１０６の上にシリコンの薄い単結晶層を含む。この薄いシリコン層は相対的に純粋なシリコン材料であってもよいし、あるいは、ホウ素、リン、および砒素などの不純物ドーパント元素でドープされたシリコン材料の層であってもよい。一実施形態では、埋め込み酸化物絶縁層１０６は、例えば、好ましくは約５０〜２００ｎｍの厚みの二酸化シリコン層であってもよい。この薄いシリコン層の抵抗率は、少なくとも約１〜３５オーム／スクエアであるのが好ましい。

一実施形態では、半導体層１０４の領域１１４は、任意でホウ素などのＰ型の導電性を決定する不純物で軽濃度にドープされてもよい。本発明の例示的実施形態では、Ｐウェルデバイス領域１１５、１１７は、適切なドーパントを用いて、約１×１０^１６〜約５×１０^１８ｃｍ^-３の濃度にまでドープされる。以下に記載しているように、領域１１４は最終的にはＰウェルデバイス領域１１５、１１７を形成するように使用される。また、Ｐウェルデバイス領域１１５、１１７にドーピングを施すことで、ＥＳＤ保護デバイス１５０の半導体材料層１０４にわたっての非寄生リーク電流のインピーダンスと導電性とが決定される。

図２に例示しているように、半導体層１０４の上にゲート絶縁材料１６４、１６６の層が形成される。このゲート絶縁材料１６４、１６６の上にはゲート電極１６０、１６２が形成される。ゲート絶縁材料１６４、１６６の層は、熱成長した二酸化シリコンの層であってもよいし、他の態様では、酸化シリコン、窒化シリコンなどの蒸着された絶縁体、あるいは、二酸化シリコンに対して誘電定数（Ｋ）が高い、高誘電定数（Ｋ）絶縁材料であってもよい。「ｈｉｇｈ−ｋ誘電率」材料の例としては、酸化ハフニウム（ＨｆＯ_２）、ハフニウムシリケート（ＨｆＳｉＯ）などを含むハフニウムおよびジルコニウムシリケートおよびこれらの酸化物が挙げられるが、これらに限定されるものではない。

化学気相蒸着（ＣＶＤ）、低圧化学気相蒸着（ＬＰＣＶＤ）、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）、および原子層蒸着（ＡＬＤ）などにより、絶縁体が蒸着されてもよい。ゲート絶縁体層１６４、１６６の厚みは約１〜１０ｎｍであるのが好ましいが、現実の厚みは実装される回路に基づいて決定することができる。ゲート電極１６０、１６２は、金属あるいは多結晶シリコンの層、好ましくはドープされていない多結晶シリコンの層を蒸着、パターニングおよびエッチングすることで形成することができる。例えば、低圧化学気相蒸着（ＬＰＣＶＤ）などのＣＶＤ反応でシラン（ＳｉＨ_４）を減らして多結晶シリコンを蒸着してもよい。

図３に例示しているように、ゲート電極１６０、１６２を形成後、サイドウォールスペーサ１８０、１８２がゲート電極１６０、１６２のサイドウォールに形成される。サイドウォールスペーサ１８０、１８２は、酸化シリコンおよび／あるいは窒化シリコンなどの絶縁材料の層を蒸着し、その後、反応性イオンエッチング（ＲＩＥ）などによってこの絶縁層を異方性エッチングすることで形成される。酸化シリコンと窒化シリコンとを、例えば、ＣＨＦ_３、ＣＦ_４、あるいはＳＦ_６等の化学物質でエッチすることができる。半導体層１０４の一部あるいは領域は、ゲート構造１６０、１６４、１８０、および１６２、１６６、１８２で覆われ、これらの領域はＰ型半導体材料１１４として残ることになる。

図４に例示しているように、半導体層１０４の一部を露出し、半導体層１０４の残りの部分を覆うように、例えばフォトレジストの層などのマスキング材料の層が塗布されてパターニングされる。この実施形態では、パターニングされたマスク材料１３０の層により第２ゲート構造１６２、１６６、１８２と、最終的にＮ^＋型のカソード領域１１８を形成するように使用される基板の第１部分が覆われる。

図５に例示しているように、パターニングされたマスク材料１３０の層をイオン注入マスクとして使用することにより、矢印で示しているように半導体層１０４の露出部分がＰ型の導電性を決定する不純物で不純物ドープされ、高濃度にドープされたＰ^＋型アノード領域１１６と、高濃度にドープされたＰ^＋型分離領域１１９とが形成される。ゲート電極１６０、１６２の間にあるＰウェルデバイス領域１１４の一部に、高濃度にドープされたＰ^＋型分離領域１１９が形成される。一実施形態では、このＰ^＋型分離領域１１９は、Ｐウェルデバイス領域１１４から埋め込み酸化物層１０６にまで延びている。高濃度にドープされたＰ^＋型分離領域１１９を形成することにより、Ｐウェルデバイス領域１１４は第１Ｐウェルデバイス領域１１５と第２Ｐウェルデバイス領域１１７とに分割される。ホウ素などのドーパントイオンを注入し、その後、（任意に）熱アニールすることによって不純物ドープを行ってもよい。このＰ^＋型領域は、Ｐウェルデバイス領域１１５、１１７のドープ濃度よりもドープ濃度が高い領域である。本発明の例示的実施形態においては、このＰ^＋型アノード領域とＰ^＋型分離領域１１９とは、適切なドーパントを使用して、約１０^２０〜約１０^２１ｃｍ^３の濃度にまでドープされる。

高濃度にドープされたＰ^＋型分離領域１１９は、Ｐウェルデバイス領域１１５をＰウェルデバイス領域１１７から分離する障壁としての役割を果たすとともに、（ゲート電極１６０、１６２に印加される）バイアス電圧が他のゲート電極１６０、１６２の下の領域へ影響を及ぼさないようにサポートする。この構造のおかげで、高濃度にドープされたＰ^＋型分離領域１１９の導電率に著しい影響を与えることなく、デバイス領域１１５、１１７の相対的な導電性が、ゲート電極１６０、１６２に印加されるバイアス電圧によりコントロールされる。分離領域１１９のＰ^＋ドーピング濃度が高ければ高いほど、ゲート電極１６０、１６２にバイアス電圧が印加される場合に、高濃度にドープされたＰ^＋型分離領域１１９が反転しにくくなる（つまり、高濃度にドープされたＰ^＋型分離領域１１９を反転させるのは困難になる）。

図示していないが、Ｐ型の導電性を決定する不純物を注入後、パターニングされたマスク材料１３０が除去される。図６に例示してるように、フォトレジストの層であってもよいマスキング材料１４０の別の層が、半導体層１０４の一部を露出し、半導体層１０４の残りの部分を覆うように塗布され、パターニングされる。この実施形態では、パターニングされたマスク材料１４０の層が第１ゲート構造１６０、１６４、１８０、第２ゲート構造１６２、１６６、１８２の少なくとも一部、アノード領域１１６、分離領域１１９の上に形成される。これにより、アノード領域１１６と分離領域１１９のドーピングはその後の注入ステップによって変更されなくなる。

図７に例示しているように、このパターニングされたマスク材料１４０の層をイオン注入マスクとして使用することで、矢印に示すように、半導体層１０４がＮ型の導電性を決定する不純物で不純物ドープされ、Ｎ^＋型カソード領域１１８が形成される。リンおよび／または砒素などのドーパントイオンを注入し、その後、（任意に）熱アニールすることによって不純物ドープを行ってもよい。このＮ^＋型領域は、Ｐウェルデバイス領域１１５、１１７のドープ濃度よりもドープ濃度が高い領域である。本発明の例示的実施形態においては、このＮ^＋型カソード領域は、適切なドーパントを使用して、約１０^２０〜約１０^２１ｃｍ^３の濃度にまでドープされる。

図８に例示しているように、Ｎ型の導電性を決定する不純物を注入後、パターニングされたマスク材料１４０が除去される。この結果生成される図８の構造１５０を高速熱アニール（ＲＴＡ）プロセスなどを用いて（任意に）アニールを行い、図９に例示するように、高濃度にドープされたＰ^＋型アノード領域１１６、高濃度にドープされたＰ^＋型分離領域１１９、およびＮ^＋型カソード領域１１８中のドーパントを外側方に拡散させるようにしてもよい。

図９に示すプロセス段階では、半導体基板１０４は、Ｐ^＋型アノード領域１１６、Ｎ^＋型カソード領域１１８、および高濃度にドープされたＰ^＋型分離領域１１９を介して相互に分離されている電解効果ダイオード（ＦＥＤ）ペア、を含む。半導体層１０４のＰ^＋型アノード領域１１６は第１Ｐウェルデバイス領域１１５、高濃度にドープされたＰ^＋型分離領域１１９、および第２Ｐウェルデバイス領域１１７により、Ｎ^＋型カソード領域１１８から分離される。各ＦＥＤは、Ｐウェルデバイス領域１１５、１１７の上に形成されるゲート電極構造を含む。このゲート電極構造の各々は、ゲート絶縁体層１６４、１６６、ゲート絶縁体層１６４、１６６上に形成されたゲート電極１６０、１６２、および、ゲート電極１６０、１６２の第１サイドウォールおよび第２サイドウォールに隣接するスペーサ１８０、１８２を含む。

図示していないが、例えば、金属シリサイドコンタクトをＰ^＋型アノード領域１１６、ゲート電極１６０、１６２、およびＮ^＋型カソード領域１１８上に形成し、層間絶縁層を蒸着し、この層間絶縁層を平坦化し、この絶縁層を通ってＰ^＋型アノード領域１１６、ゲート電極１６０、１６２、およびＮ^＋型カソード領域１１８上の金属シリサイドコンタクトにまでコンタクトビアあるいは開口部をエッチングしてデバイス１５０を完成させてもよい。コンタクト開口部に形成されたコンタクトプラグにより、および相互接続金属の蒸着およびパターニングにより、Ｐ^＋型アノード領域１１６、ゲート電極１６０、１６２、およびＮ^＋型カソード領域１１８が電気接続される。図９では、コンタクトプラグは参照符号１９２、１９４〜１９６で示される。コンタクトプラグ１９５、１９６は、異なる動作モード（つまり、ＥＳＤが発生していないときの動作に対してＥＳＤが発生しているときの動作）において、最終的にデバイス１５０の動作を制御するバイアス回路１７０に接続されうる。

バイアス回路１７０は、ゲート電極１６０、１６２に印加されるバイアス電圧を制御する。バイアス回路１７０によりゲート電極１６０、１６２に印加されるバイアス電圧は、ＥＳＤ保護デバイス１５０によってＥＳＤ現象から保護されている回路の動作状態に応じて決まる。ゲート電極１６０、１６２がどのようにバイアスされているかに応じて、ＥＳＤ保護デバイス１５０の半導体層１０４のＰ−Ｎ接合の配置が変わってくる。ＥＳＤ保護デバイス１５０は、ノーマリーオン形のエンハンスト電界効果ダイオード（ＦＥＤ）である。これは、通常の動作の間、ＥＳＤ保護デバイス１５０はバイアスされた状態で動作し、ＥＳＤ現象の間はバイアスするのを中断し、ＥＳＤ現象からコア回路（図示せず）保護する、というものである。表１は、その様々な動作モードの間のＥＳＤ保護デバイス１５０の動作をまとめたものである。

通常の回路動作、つまり、「ＥＳＤが発生していないときの動作」の間、バイアス回路１７０は正の高バイアス電圧をゲート電極１６０と１６２の両方にかける。これにより、ゲート電極１６０、１６２下方のＰウェルデバイス領域１１５、１１７が空乏化しする。さらに、高バイアス電圧が増加すると、Ｐウェルデバイス領域１１５、１１７の表面の導電性が最終的に反転する。これにより、Ｐウェルデバイス領域１１５、１１７はＮ型材料のように動作する。これにより、半導体層１０４にわたって、および該層において、直列のＰ^＋ Ｎ Ｐ^＋ Ｎ Ｎ^＋プロファイルが形成される。Ｐ^＋型アノード領域１１６とデバイス領域１１５との間に１つのＰＮ接合が形成され、デバイス領域１１５と高濃度にドープされたＰ^＋型分離領域１１９との間に別のＰＮ接合が形成され、さらに、デバイス領域１１７と高濃度にドープされたＰ^＋型分離領域１１９との間に別のＰＮ接合が形成される。

ＥＳＤ保護デバイス１５０は、Ｐ^＋型アノード領域１１６がＮ^＋型カソード領域１１８に対して正にバイアスされるように構成される。このようにして、半導体層１０４は、本質的には別の順方向バイアスダイオード１２６と直列の順方向バイアスダイオード１２４のように構成され、さらに、半導体層１０４はＰＮＰＮ（ＳＣＲ）構造のように動作する。これは、その起動電圧がデバイス領域１１５と高濃度にドープされたＰ^＋型分離領域との間に形成された逆バイアスのＰＮ接合の中心のエネルギー障壁の高さにより決まる構造である。ＥＳＤ保護デバイス１５０は通常動作の間、直列の２つのダイオードのように（あるいは、他の態様では、ＰＮＰＮ ＳＣＲ構造として）動作するために、ＥＳＤ保護デバイス１５０のインピーダンスは相対的に高く、ＥＳＤ保護デバイス１５０の半導体材料層１０４にわたっての非寄生リーク電流の導電性を妨げるように働く。ＥＳＤ保護デバイス１５０は、ダイオード１２４、１２６にわたって印加される電圧が１．４ボルト（ダイオード１２４、１２６の各々が０．７ボルト）以上となってはじめて導電を開始する。

ＥＳＤ保護デバイス１５０には直列の２つのＰＮ接合があるために、ＥＳＤ保護層地１５０のトータルの静電容量は少なくなる。これは、２つの直列のダイオードのトータルの静電容量がそれぞれ個々の静電容量よりも低いからである。ＲＦＩ／Ｏ回路はＥＳＤ負荷容量に対してセンシティブなので、通常の動作下の直列ダイオードが容量が小さいことにより、ＥＳＤ保護デバイス１５０を、低リーク／低電力パッドに対して使用できるだけでなく、高速あるいはＲＦＩ／Ｏパッドにも用いることができる。通常動作の間、ＥＳＤ保護デバイス１５０のインピーダンスが相対的に高いことにより、保護されるコア回路に対して、ＥＳＤ保護デバイス１５０は事実上、開回路のように動作する。

これに対して、ＥＳＤ現象が発生した場合に、バイアス回路１７０は高バイアス電圧の印加を中断する。これにより、ゲート電極１６０、１６２はバイアスされていない、つまり「電気的にフローティングの」状態のままにされる。これにより、ゲート電極１６０、１６２下のウェルデバイス領域１１５、１１７の表面がＰ型に戻る、あるいは反転する。この結果、直列のＰ^＋ Ｐ Ｐ^＋ Ｐ Ｎ^＋プロファイルが半導体層１０４にわたって形成される（つまり、半導体層１０４は、Ｐウェルデバイス領域１１７とＮ^＋型カソード領域１１８との間の接合部において、Ｐ^＋型アノード領域１１６とＮ^＋型カソード領域１１８との間に１つのＰＮ接合を有する）。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス１５０は単一の順方向バイアスダイオードとして動作し、ＥＳＤ保護デバイス１５０の起動電圧は約０．７ボルトにまで下げられる。これにより、ＥＳＤ現象の間、ＥＳＤ保護デバイス１５０のインピーダンスは相対的に低く、ＥＳＤ保護デバイス１５０の半導体材料層１０４にわたって電流を導電させることができる。以下に説明しているように、ＥＳＤ保護デバイス１５０は事実上、ＥＳＤ現象により生じる電流を地面に流してショートさせるショート回路のように動作し、これにより、コア回路が保護される。

図９に例示しているデバイス１５０を他の態様の相補的導電型の実施形態で製造してもよい。その場合は、開始基板の少なくとも一部がリンや砒素などのＮ型の導電性を決定する不純物で軽濃度にドープされる。したがって、該基板はＮ型基板１０４である。この実施形態では、ウェルデバイス領域１１５、１１７はＮウェルデバイス領域１１５、１１７であり、分離領域１１９はＮ型の不純物でドープされ、高濃度にドープされたＮ^＋型の分離領域１１９が形成される。ＥＳＤ保護デバイス１５０は、Ｐ^＋型アノード領域１１６がＮ^＋型カソード領域１１８に対して正にバイアスされるように構成される。表２に、基板１０４がＮ型基板１０４、領域１１５、１１７がＮ型材料、および分離領域１１９がＮ^＋型材料の場合の、ノーマリーオン形のＦＥＤ１５０の動作を例示する。

通常の回路動作の間、バイアス回路１７０は高い負バイアス電圧をゲート電極１６０と１６２の両方にかける。これにより、最初はゲート電極１６０、１６２下方のＮウェルデバイス領域１１５、１１７が空乏化し、高バイアス電圧が増加すると、最終的にＮウェルデバイス領域１１５、１１７の表面の導電性が反転し、これにより、Ｎウェルデバイス領域１１５、１１７がＰ型材料のように動作する。これにより、半導体層１０４にわたって、直列のＰ^＋ Ｐ Ｎ^＋ Ｐ Ｎ^＋プロファイルが形成される。デバイス領域１１５と高濃度にドープされたＮ^＋型分離領域１１９との間に１つのＰＮ接合が形成され、高濃度にドープされたＮ^＋型分離領域１１９とデバイス領域１１７との間に別のＰＮ接合が形成され、さらに、デバイス領域１１７とカソード領域１１８との間に別のＰＮ接合が形成される。このようにして、通常の動作の間、半導体層１０４は直列の２つの順方向バイアスダイオードのように構成される。さらに、ＥＳＤ保護デバイス１５０は相対的にインピーダンスが高く、これにより、ＥＳＤ保護デバイス１５０は、半導体材料層１０４にわたる電流の導電性を妨げるように働く。このようにして、ＥＳＤ保護デバイス１５０は、保護されるコア回路に対して、事実上、開回路のように動作する。

これに対して、ＥＤＳ現象が発生した場合に、バイアス回路１７０は高バイアス電圧の印加を中断する。これにより、ゲート電極１６０、１６２はバイアスのかけらていない、つまり「電気的にフローティングの」状態のままにされる。これにより、ゲート電極１６０、１６２下のウェルデバイス領域１１５、１１７がＮ型に戻る、あるいは反転する。この結果、直列のＰ^＋ Ｎ Ｎ^＋ Ｎ Ｎ^＋プロファイルが半導体層１０４にわたって、さらに半導体層１０４において形成される（つまり、半導体層１０４は、Ｐ^＋型アノード領域１１６とＮウェルデバイス領域１１５との間に１つのＰＮ接合を有する）。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス１５０は単一の順方向バイアスダイオードとして動作し、ＥＳＤ保護デバイス１５０の起動電圧は約０．７ボルトにまで下げられる。これにより、ＥＳＤ現象の間、ＥＳＤ保護デバイス１５０のインピーダンスは相対的に低く、ＥＳＤ保護デバイス１５０の半導体材料層１０４にわたって電流を導電させることができる。このようにして、ＥＳＤ保護デバイス１５０は、事実上、ＥＳＤ現象により生じる電流を地面に流してショートさせるショート回路のように動作し、これによりコア回路が保護される。

以下、図１０に関して、ローカルクランプ回路として使用されるＥＳＤ保護デバイス１５０の一実装品を説明する。

図１０はＥＳＤ保護デバイス２５０を実装している入力／出力（Ｉ／Ｏ）回路２００の概略的回路図である。ＥＳＤ保護デバイス２５０は、図９のＥＳＤ保護デバイス１５０と同一のものである。このＩ／Ｏ回路２００は、Ｉ／Ｏパッド２５２、ＥＳＤダイオード２４０、ＥＳＤ保護デバイス２５０、バイアス回路２７０、正の（ＶＤＤ）電源レール２８０、負の（ＶＳＳ）電源レール２９０、ＥＳＤ現象から保護される回路２７５、および電源クランプ２８１を含む。

本実施形態では、ＥＳＤ保護デバイス２５０は、Ｉ／Ｏパッド２５２の電圧を下げるためにＥＳＤ電流を局所的にクランプすべく、ローカルクランピング回路として実装される。ローカルクランピングとは、ＥＳＤ電流がＩ／Ｏパッド２５２で地面に流されることを指す。換言すれば、レールベースのクランピングは不要であり、さらに、ＥＳＤ電流を電源レール２８０、２９０を通じて電源クランプ２８１に送り、地面に流す必要はない。この場合、ＥＳＤ保護デバイス２５０は、Ｉ／Ｏパッド２５２のクランピング電圧を増加させずに十分な保護をすることができるので、標準のＥＳＤ保護デバイスよりも小さな領域に実装することができる。

さらに説明すると、ＥＳＤ現象の間、Ｉ／Ｏパッド２５２でのＥＳＤ対地電圧は、ＥＳＤ電流のパス中の素子の抵抗により決定される。ローカルクランピングを行うことで、ＥＳＤ電圧は、ＥＳＤ保護デバイスの抵抗によってのみ決定され、このＥＳＤ保護デバイスの抵抗は、その幅に比例するものとなっている。これに対して、レールベースのクランピングスキームでは、ＥＳＤ電圧は、ダイオードによる電源レール２８０までの電圧降下の合計、電源クランプ２８１に対する電源レール２８０の抵抗および接地に対する電源クランプ２８１の抵抗により決定される。いずれの場合に対してもＩ／Ｏパッド２５２で同じ電圧を実現するには、レールベースのクランピングスキームでのＥＳＤ保護デバイスの幅をローカルクランピングよりも広くして、パス中の余分な抵抗を補償する必要がある。

上述のように、ＥＳＤ保護デバイス２５０は、回路が通常動作しているか、あるいはＥＳＤ現象が起きているかどうかによって、その動作が異なる。回路が通常動作している場合、本実施形態においてはＰＭＯＳＦＥＴであるバイアス回路２７０は、ＥＳＤ保護デバイス２５０のゲート２６０、２６２に高バイアス電圧を印加する。したがって、通常の動作の間、ＥＳＤ保護デバイス２５０は、インピーダンスが相対的に高く、ＥＳＤ保護デバイス１５０の半導体材料層１０４にわたっての導電性を妨げるように働く、直列の２つのダイオードのように動作する。これにより、ＥＳＤ保護デバイス２５０は、通常の回路動作の間は導電を開始しない（つまり、開回路のようである）。

正のＥＳＤ現象の間、大量の電圧がＩ／Ｏパッド２５２に印加され、これにより大量の電流が流れる。大量の電圧により、ＥＳＤ保護デバイス２５０はバイアスのかけられていない状態で動作し、ＥＳＤ保護デバイス２５０のゲート２６０、２６２はバイアスがかけられていない状態である（つまり、ＥＳＤ保護デバイス２５０のゲート２６０、２６２は、本質的に、フローティングであるか、接地した状態である）。したがって、上述のように、ＥＳＤ保護デバイス２５０は、相対的にインピーダンスが低い、単一の順方向バイアスダイオードのように動作する。インピーダンスが低いことで、ＥＳＤ保護デバイス２５０の半導体材料層１０４にわたって、電流を比較的容易に導電させることができる。ＥＳＤ現象により生じる電流は、ダイオードのアノード２９２からダイオードのカソード２９２を通って地面へと流れる。

ＥＳＤダイオード２４０は、Ｉ／Ｏパッド２５２の電圧がグラウンドよりも低くされてＥＳＤダイオード２４０に順方向バイアスをかけるという、極性が逆の状況（つまり、負のＥＳＤ現象）の間におけるＥＳＤ保護のために用いることもできる。この状況ではＥＳＤ保護デバイス２５０には逆バイアスがかけられ、保護回路としては機能しない。

図示してはいないが、電源クランプ２８１内にＥＳＤ保護デバイス２５０を実装して高電圧を供給するようにしてもよい。ＥＳＤ保護デバイス２５０はＥＳＤ動作の間、単一の順方向バイアスダイオードとして動作するので、電源クランプ２８１内でＥＳＤ保護デバイス２５０を使用することにより、電源クランプ２８１において少なくとも１つのダイオードを減らすことができ、これにより電源クランプ領域を２５〜５０％縮小することができる。さらに、電源クランプを、より少ないダイオードで実装することができるので、従来の電源クランプと比べると、ＥＳＤ動作の間の電源クランプにわたっての電圧降下が低下あるいは減少する。

図１〜３および図１１〜１６に、本発明の他の例示的実施形態に従うＥＳＤ保護デバイス３５０とその製造方法を断面図で示す。

図１〜３については上述しており、簡素化のためにここで繰り返し説明することはしない。図１１に例示しているように、半導体層１０４の一部を露出し、半導体層１０４の残りの部分を覆うように、例えばフォトレジストの層であってもよいマスキング材料３３０の層が塗布されパターニングされる。本実施形態では、第１ゲート構造１６０、１６４、１８０の少なくとも一部と、第２ゲート構造１６２、１６６、１８２、および最終的にＮ^＋型カソード領域３１８を生成するために使用される第１部分に、パターニングされたマスク材料３３０の層が形成される。

図１２に例示しているように、パターニングされたマスク材料３３０の層をイオン注入マスクとして使用することで、半導体層１０４の露出された部分がＰ型の導電性を決定する不純物で不純物ドープされ、高濃度にドープされたＰ^＋型アノード領域３１６が形成される。本発明の例示的実施形態では、図５に関して上述しているように不純物ドープを行ってもよい。

図１３に例示しているように、Ｐ型の導電性を決定する不純物を注入後、パターン形成されたマスク材料３３０が除去され、半導体層１０４の一部を露出し、半導体層１０４の残りの部分を覆うように、例えばフォトレジストの層であってもよいマスキング材料３４０の別の層が塗布され、パターニングされる。本実施形態では、第１ゲート構造１６０、１６４、１８０の少なくとも一部と高濃度にドープされたＰ^＋型アノード領域３１６にパターニングされたマスク材料３４０の層が形成される。これにより、後続の注入ステップの間、高濃度にドープされたＰ^＋型アノード領域３１６は変更されない。

図１４に例示しているように、パターニングされたマスク材料３４０の層をイオン注入マスクとして使用することで、半導体層１０４の露出された部分がＮ型の導電性を決定する不純物で不純物ドープされ、高濃度にドープされたＮ^＋型カソード領域３１８と、高濃度にドープされたＮ^＋型分離領域３１９とが形成される。本発明の例示的実施形態では、図７に関して上述しているように不純物ドープを行ってもよい。ゲート電極１６０と１６２の間のＰウェルデバイス領域１１４の一部に、高濃度にドープされたＮ^＋型分離領域３１９が形成される。高濃度にドープされたＮ^＋型分離領域３１９を形成することで、Ｐウェルデバイス領域１１４は第１Ｐウェルデバイス領域１１５と第２Ｐウェルデバイス領域１１７とに分割される。

一実施形態では、Ｎ^＋型分離領域３１９はＰウェルデバイス領域１１４を通って埋め込み酸化物層１０６にまで延びる。高濃度にドープされたＮ^＋型分離領域３１９は、Ｐウェルデバイス領域１１５をＰウェルデバイス領域１１７から分離する障壁としての役割を果たし、さらに、（ゲート電極１６０、１６２に印加される）バイアス電圧が他のゲート電極１６０、１６２下の領域に影響を与えないようにサポートする。この構造のおかげで、高濃度にドープされたＮ^＋型分離領域３１９の導電性に著しい影響を及ぼすことなく、デバイス領域１１５、１１７の相対的な導電性が、ゲート電極１６０、１６２に印加されるバイアス電圧によりコントロールされる。分離領域３１９のＰ^＋ドーピング濃度が高ければ高いほど、ゲート電極１６０、１６２にバイアス電圧が印加される場合に、高濃度にドープされたＰ^＋型分離領域３１９が反転しにくくなる（つまり、高濃度にドープされたＮ^＋型分離領域３１９を反転させるのは困難になる）。

図１５に例示しているように、Ｎ型の導電性を決定する不純物を注入後にパターニングされたマスク材料３４０が除去される。この結果生成される図１４の構造３５０を高速熱アニール（ＲＴＡ）プロセスなどを用いて（任意に）アニールを行い、図１６に例示するように、高濃度にドープされたＰ^＋型アノード領域１１６、高濃度にドープされたＮ^＋型分離領域１１９、およびＮ^＋型カソード領域１１８中のドーパントを外側方に拡散させるようにしてもよい。

図１６に示しているプロセス段階では、分離領域３１９に使用されるドーピング材料が異なるという点を除けば、ＥＳＤ保護デバイス３５０の断面構造は図９のＥＳＤ保護デバイス１５０のものと同一である。したがって、デバイス３５０は「ノーマリーオフ形の」エンハンスト電界効果ダイオード（ＦＥＤ）として動作する。半導体基板１０４は、Ｐ^＋型アノード領域３１６とＮ^＋型カソード領域３１８とを含む。半導体層１０４のＰ^＋型アノード領域３１６は、Ｐウェルデバイス領域１１５、高濃度にドープされたＮ^＋型分離領域３１９、および第２Ｐウェルデバイス領域１１７によりＮ^＋型カソード領域３１８から分離される。各Ｐウェルデバイス領域１１５、１１７の上にはゲート電極構造が形成されている。ゲート電極構造の各々は、ゲート絶縁層１６４、１６６、ゲート絶縁層１６４、１６６の上に形成されたゲート電極１６０、１６２、および、ゲート電極１６０、１６２の第１サイドウォールおよび第２サイドウォールに隣接しているスペーサ１８０、１８２を含む。

図示していないが、図９に関して上述しているようにデバイス３５０を完成させることができる。図１６において、コンタクトプラグは参照符号１９２、１９４〜１９６により示される。コンタクトプラグ１９５、１９６は、異なる動作モードつまり、ＥＳＤが発生していないときの動作に対してＥＳＤが発生しているときの動作）において、最終的にデバイス３５０の動作を制御するバイアス回路１７０に接続されうる。

バイアス回路１７０は、ゲート電極１６０、１６２に印加されるバイアス電圧を制御するように動作する。バイアス回路１７０がゲート電極１６０、１６２に印加するバイアス電圧は、ＥＳＤ保護デバイス３５０によってＥＳＤ現象から保護されている回路の動作状態によって決まる。ゲート電極１６０、１６２がどのようにバイアスされているかに応じて、ＥＳＤ保護デバイス３５０の半導体層１０４のＰ−Ｎ接合の配置が変わってくる。ＥＳＤ保護デバイス３５０は、ノーマリーオフ形のエンハンスト電界効果ダイオード（ＦＥＤ）である。これは、通常の動作の間にＥＳＤ保護デバイス３５０が通常のバイアスのかけられていない状態で動作し、ＥＳＤ現象の間は、ＥＳＤ保護デバイス３５０にバイアスをかけて、ＥＳＤ現象からコア回路（図示せず）を保護する、というものである。表３は、分離領域３１９がＮ^＋型の材料である場合にその異なる動作モードの間のＥＳＤ保護デバイス３５０（あるいは、「ノーマリーオフ形のエンハンストＦＥＤ」）の動作をまとめたものである。

通常の回路動作、つまり「ＥＳＤが発生していないときの動作」の間、バイアス回路１７０はバイアス電圧を印加しないので、ゲート電極１６０、１６２はバイアスされていない、つまり、「電気的にフローティングの」状態である。これにより、ゲート電極１６０、１６２下のウェルデバイス領域１１５、１１７はＰ型のままであり、これにより、半導体層１０４にわたって、直列のＰ^＋ Ｐ Ｎ^＋Ｐ Ｎ^＋プロファイルが形成される。デバイス領域１１５と高濃度にドープされたＮ^＋型分離領域３１９との間に１つのＰＮ接合が形成され、デバイス領域１１７と高濃度にドープされたＰ^＋型分離領域３１９との間に別のＰＮ接合が形成され、さらに、デバイス領域１１７と高濃度にドープされたＮ^＋型カソード領域３１８との間に別のＰＮ接合が形成される。ＥＳＤ保護デバイス１５０は、Ｐ^＋型アノード領域３１６がＮ^＋型カソード領域３１８に対して正のバイアスがかけられるように構成される。

このようにして、通常の動作の間、半導体層１０４は別の順方向バイアスダイオード１２６と直列の順方向バイアスダイオード１２４のように構成され、半導体層１０４はＰＮＰＮ（ＳＣＲ）構造のように動作する。これは、その起動電圧がデバイス領域１１５と高濃度にドープされたＰ^＋型分離領域１１９との間に形成された逆バイアスのＰＮ接合の中心のエネルギー障壁の高さにより決まる構造である。ＥＳＤ保護デバイス１５０は通常動作において直列の２つのダイオードのように（あるいは、他の態様では、ＰＮＰＮ ＳＣＲ構造として）動作するために、ＥＳＤ保護デバイス３５０のインピーダンスは相対的に高く、ＥＳＤ保護デバイス３５０の半導体材料層１０４にわたっての電流の導電性を妨げるように働く。上述のように、ＥＳＤ保護デバイス３５０は、高速あるいはＲＦ Ｉ／Ｏパッドで、さらに、低リーク／低電力パッドに対して使用することができる。ＥＳＤ保護デバイス３５０は、保護されるコア回路に対して事実上、開回路のように動作する。

これに対して、ＥＳＤ現象が発生したときに、バイアス回路１７０はゲート電極１６０、１６２の双方に対して正の高バイアス電圧を印加する。これにより、最初はゲート電極１６０、１６２下方のＰウェルデバイス領域１１５、１１７が空乏化する。さらに、高バイアス電圧が増加するにつれて、Ｐウェルデバイス領域１１５、１１７の表面の導電性が最終的に反転し、この結果、Ｐウェルデバイス領域１１５、１１７がＮ型材料のように動作する。これにより、半導体層１０４が１つのＰＮ接合をＮウェルデバイス領域１１５とＰ^＋型アノード領域３１６とに有するように、半導体層１０４にわたって、直列のＰ^＋ Ｎ Ｎ^＋ Ｎ Ｎ^＋プロファイルが形成される。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス３５０は単一の順方向バイアスダイオードとして動作し、ＥＳＤ保護デバイス３５０のオン電圧は約０．７ボルトにまで下げられる。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス３５０の半導体材料層１０４にわたって、電流を比較的容易に導電させることができる。これにより、ＥＳＤ保護デバイス３５０は、事実上、ＥＳＤ現象により生じる電流を地面にまで流してショートさせるショート回路のように動作し、これによりコア回路が保護される。

図１５に例示しているデバイス３５０は、他の態様の相補的導電型の実施形態で製造されてもよい。その場合は、開始基板はＮ型の導電性を決定する不純物で軽濃度にドープされる。したがって、該基板はＮ型基板１０４である。この実施形態では、ウェルデバイス領域１１５、１１７はＮウェルデバイス領域１１５、１１７であり、分離領域３１９はＰ型の不純物でドープされ、高濃度にドープされたＰ^＋型の分離領域３１９が形成される。ＥＳＤ保護デバイス３５０は、Ｐ^＋型アノード領域３１６がＮ^＋型カソード領域３１８に対して正のバイアスがかけられるように構成される。表４に、基板１０４がＮ型基板１０４、領域１１５、１１７がＮ型材料、および分離領域３１９が高濃度にドープされたＰ^＋型材料の場合の、ノーマリーオフ形のＦＥＤ３５０の動作を例示する。

通常の回路動作、「あるいはＥＳＤが発生していないときの動作」において、バイアス回路１７０はバイアス電圧を印加しないので、ゲート電極１６０、１６２はバイアスされていない、つまり「電気的にフローティングの」状態である。これにより、ゲート電極１６０、１６２下のウェルデバイス領域１１５、１１７はＮ型のままであり、これにより、半導体層１０４にわたって、直列のＰ^＋ Ｎ Ｐ^＋ Ｎ Ｎ^＋プロファイルが形成される。Ｐ^＋型アノード領域３１６とＮ型デバイス領域１１５との間に１つのＰＮ接合が形成され、Ｎ型デバイス領域１１５と高濃度にドープされたＰ^＋型分離領域３１９との間に別のＰＮ接合が形成され、さらに、デバイス領域１１７と高濃度にドープされたＰ^＋型分離領域３１９との間に別のＰＮ接合が形成される。このようにして、半導体層１０４は別の順方向バイアスダイオード３２６と直列の順方向バイアスダイオード３２４のように構成される。ＥＳＤ保護デバイス３５０のインピーダンスは相対的に高いので、ＥＳＤ保護デバイス３５０は、ＥＳＤ保護デバイス３５０の半導体材料層１０４にわたって、電流の導電性を妨げる働きをする。したがって、ＥＳＤ保護デバイス３５０は、保護されているコア回路に対して事実上、開回路のように動作する。

これに対して、ＥＳＤ現象が発生したときに、バイアス回路１７０はゲート電極１６０、１６２の双方に対して負の高バイアス電圧を印加する。これにより、最初はゲート電極１６０、１６２下方のＮウェルデバイス領域１１５、１１７が空乏化する。さらに、高バイアス電圧が増加するにつれて、Ｎウェルデバイス領域１１５、１１７の表面の導電性が最終的に反転し、この結果、Ｎウェルデバイス領域１１５、１１７がＰ型材料のように動作する。これにより、半導体層１０４がＰウェルデバイス領域１１７とＮ^＋型カソード領域３１８との間に１つのＰＮ接合を有するように、半導体層１０４にわたって、直列のＰ^＋ Ｐ Ｐ^＋ Ｐ Ｎ^＋プロファイルが形成される。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス３５０は単一の順方向バイアスダイオードとして動作し、ＥＳＤ保護デバイス３５０のオン電圧は約０．７ボルトにまで下げられる。したがって、ＥＳＤ現象の間、ＥＳＤ保護デバイス３５０のインピーダンスは相対的に低く、ＥＳＤ保護デバイス３５０の半導体材料層１０４にわたって、電流を比較的容易に導電させることができるので、ＥＳＤ保護デバイス３５０は、事実上、ＥＳＤ現象により生じる電流を地面に流してショートさせるショート回路のように動作し、これによりコア回路が保護される。

以下、ローカルクランプ回路として使用されるＥＳＤ保護デバイス３５０の１つの実装品を図１７に関して検討する。

図１７はＥＳＤ保護デバイス４５０を実装する入力／出力（Ｉ／Ｏ）回路４００の概略的回路図である。ＥＳＤ保護デバイス４５０は図１６のＥＳＤ保護デバイス３５０と同一のものである。上述のように、Ｉ／Ｏ回路４００は、Ｉ／Ｏパッド４５２、ＥＳＤダイオード４４０、ＥＳＤ保護デバイス４５０、バイアス回路４７０、正（ＶＤＤ）の電源レール４８０、負（ＶＳＳ）の電源レール４９０、ＥＳＤ現象から保護される回路４７５、および電源クランプ４８１を含む。上述のように、本実施形態では、ＥＳＤ保護デバイス４５０はＩ／Ｏパッド４５２に対するローカルクランプ回路として実装される。

回路が通常に動作している場合、本実施形態ではインバータであるバイアス回路４７０はＥＳＤ保護デバイス４５０のゲート４６０、４６２には電圧を印加しない。これにより、ＥＳＤ保護デバイス４５０をバイアスのかけられていない状態で動作させる。よって、通常の動作の間、ＥＳＤ保護デバイス４５０は直列の２つのダイオードのように動作する。直列のダイオードはインピーダンスが相対的に高く、ＥＳＤ保護デバイス４５０にわたって、電流の導電性を妨げる働きをする。正のＥＳＤ現象の間、Ｉ／Ｏパッド４５２に大きな電圧が印加され、これにより、ＥＳＤ保護デバイス４５０へ大量の電流が流れる。正のＥＳＤ現象の間にＩ／Ｏパッド４５２に印加されるＥＳＤ電圧が大きいことから、バイアス回路４７０により、ＥＳＤ保護デバイス４５０のゲート４６０、４６２に高バイアス電圧が印加される（つまり、Ｉ／Ｏパッド４５２に印加される電圧が大きいことからゲート４６０、４６２への電圧が制御される）。したがって、ＥＳＤ保護デバイス４５０は、単一の順方向バイアスダイオードのように動作し、電流は、アノード４９２からカソード４９４、地面へと流れる。ＥＳＤ保護デバイス４５０は単一の順方向バイアスダイオードのように動作するので、ＥＳＤ保護デバイス４５０はＥＳＤ現象の間、電流がさらに流れ易くなる（つまり、事実上、ショート回路のようにみえる）。

ＥＳＤダイオード４４０は、極性が逆の状況（つまり、負のＥＳＤ現象）において用いられる。この場合、Ｉ／Ｏパッド４５２の電圧は、ＥＳＤダイオード４４０に順方向バイアスをかける接地よりも小さくされる。この状況ではＥＳＤ保護デバイス４５０には逆バイアスがかけられ、保護回路としては機能しない。上述のように、電源クランプ４８１内にＥＳＤ保護デバイス４５０を実装して高電圧を供給するようにしてもよい。

したがって、様々なＩ／Ｏ回路と実装可能な多くのＥＳＤ保護デバイス（あるいは、「エンハンスドＦＥＤ」）が開示されている。本文に開示されているＥＳＤ保護デバイスの様々な実施形態は様々なプロセス統合技術内で実装することができ、さらに、標準のＳＯＩ製造技術と互換性があるので、特定のマスクやインプラントは不要である。ＥＳＤ保護デバイスは、高速で低リークが求められるＳＯＩ技術に製造されるＩ／Ｏ回路のためにＥＳＤを保護することができる。ＰＮＰＮ構造のおかげで、通常の動作の間、本文に開示されているＥＳＤ保護デバイスの負荷容量は低く、漏れは少ない。

換言すれば、２つのダイオードが直列に使用されているために、直列の組合せは、その容量が単一の保護ダイオードのものよりも低い。容量が低いのでＥＳＤ保護デバイスを高速（つまり、高周波）Ｉ／Ｏパッドおよび／あるいは低リーク／低電力Ｉ／Ｏパッドと組み合わせて使用することができる。さらに、ＥＳＤ保護デバイスは、従来のダイオードベースのＥＳＤ保護デバイスに関連する電流を高速に運ぶことができる。さらに、ＥＳＤ保護デバイスのおかげで、ＥＳＤ動作を低下させずにＥＳＤ保護デバイスにわたってのインピーダンス制御がし易くなる。

ＳＯＩ技術とともに使用される従来のＥＳＤ保護デバイスとしてはＳＯＩダイオード、ＮＭＯＳトランジスタおよびシリコン制御整流器（ＳＣＲ）構造が挙げられる。ＳＯＩダイオードおよびＳＣＲ構造は大量の電流を処理することができるが、その起動電圧を制御することはできない。ＮＭＯＳトランジスタはゲートにバイアスすることで、制御可能な起動電圧を供給することができるが、大量の電流を処理することはできない。上述のＥＳＤ保護デバイスは大量の電流を処理でき、さらに、広範囲にわたる通常の動作電圧に対するローカルクランピングにＥＳＤ保護デバイスを適応させるゲート制御可能インピーダンスを有する。

上述の本発明の詳細な説明では少なくとも１つの例示的実施形態を示しているが、多くのバリエーションが存在することはわかるであろう。この例示的実施形態は単なる例であり、本発明の範囲、応用あるいは構造を如何ようにも限定することを意図しない。むしろ、上述の詳細な説明は、当業者たちに本発明の実施形態を実行するための便利なロードマップとなるであろう。また、添付の特許請求の範囲、およびそれらの法的等価物に説明された本発明の範囲から逸脱することなく、例示的実施形態において記載された機能および要素の配列を様々に変更してもよいことは分かるであろう。

Claims (19)

1. 半導体デバイス（１５０）を製造する方法であって、該方法は、
   シリコン基板（１０４）を提供するステップと、
   前記シリコン基板（１０４）の第１部分（１１４）の上に第１ゲート電極（１６０）と第２ゲート電極（１６２）とを形成するステップと、
   前記シリコン基板（１０４）内に第１導電型ダイオード領域（１１６）を形成するために、第１導電型のイオンを前記シリコン基板（１０４）の第２部分（１１６）に注入するステップと、
   前記シリコン基板（１０４）内に第２導電型ダイオード領域（１１８）を形成するために、第２導電型のイオンを前記シリコン基板（１０４）の第３部分（１１８）に注入するステップと、
   前記第１導電型イオンの注入ステップおよび前記第２導電型イオンの注入ステップのうちの一方のステップ間に、前記第１部分（１１４）内に分離領域（１１９）を形成するために、前記第１部分（１１４）の少なくとも一部（１１９）にイオンを注入するステップと、を含み、前記分離領域（１１９）は前記第１部分（１１４）を第１ウェルデバイス領域（１１５）および第２ウェルデバイス領域（１１７）に分割し、前記分離領域（１１９）は前記第１ウェルデバイス領域（１１５）と前記第２ウェルデバイス領域（１１７）との間に直列に形成される、方法。
2. 前記第１部分（１１４）の少なくとも一部（１１９）にイオンを注入する前記ステップは、前記第１導電型イオンを前記第２部分（１１６）に注入する前記ステップの間に行われ、さらに、前記第１導電型イオンを前記第２部分（１１６）に注入する前記ステップはさらに、
   前記第１部分内に第１導電型の分離領域（１１９）を形成し、さらに、前記シリコン基板（１０４）内に第１導電型のダイオード領域（１１６）を形成するために、前記シリコン基板（１０４）の前記第１部分（１１４）および第２部分（１１６）の少なくとも一部（１１９）に第１導電型イオン注入するステップを含み、前記第１導電型分離領域（１１９）は前記第１部分（１１４）を第１ウェルデバイス領域（１１５）および第２ウェルデバイス領域（１１７）に分割する、請求項１記載の方法。
3. 前記第１ウェルデバイス領域（１１５）は前記第１導電型ダイオード領域（１１６）および前記第１導電型分離領域（１１９）と直列に形成され、前記第２ウェルデバイス領域（１１７）は前記第１導電型分離領域（１１９）と前記第２導電型ダイオード領域（１１８）と直列に形成される、請求項２記載の方法。
4. 前記シリコン基板（１０４）はＰ型のシリコン材料を含み、前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｐウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｐウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋である、請求項２記載の方法。
5. 前記シリコン基板（１０４）はＮ型のシリコン材料を含み、前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｎウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｎウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋である、請求項２記載の方法。
6. 前記第１部分（１１４）の少なくとも一部（１１９）にイオンを注入する前記ステップは、前記第２導電型イオンを前記第３部分（１１８）に注入する前記ステップの間に行われ、さらに、前記第２導電型イオンを前記第３部分（１１６）に注入する前記ステップはさらに、
   前記第１部分（１１４）内に第２導電型の分離領域（３１９）を形成し、さらに、前記シリコン基板（１０４）内に第２導電型のダイオード領域（３１８）を形成するために、前記シリコン基板（１０４）の前記第１部分（１１４）および第３部分（３１８）の少なくとも一部（３１９）に第２導電型イオン注入するステップを含み、前記分離領域（３１９）は前記第１部分（１１４）を第１ウェルデバイス領域（１１５）および第２ウェルデバイス領域（１１７）に分割する、請求項１記載の方法。
7. 前記第１ウェルデバイス領域（１１５）は、前記第１導電型のダイオード領域（１１６）と前記第２導電型の分離領域（３１９）と直列に形成され、前記第２ウェルデバイス領域（１１７）は、前記第２導電型分離領域（３１９）と前記第２導電型ダイオード領域（３１８）と直列に形成される、請求項６記載の方法。
8. 前記シリコン基板（１０４）はＰ型のシリコン材料を含み、前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｐウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｐウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋である、請求項６記載の方法。
9. 前記シリコン基板（１０４）はＮ型のシリコン材料を含み、前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｎウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｎウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋である、請求項６記載の方法。
10. シリコン基板（１０４）を含むデバイス（２００／４００）であり、前記シリコン基板（１０４）は、
    前記シリコン基板（１０４）内に配置された第１導電型ダイオード領域（１１６）と、
    前記第１導電型ダイオード領域（１１６）と直列に、前記シリコン基板（１０４）内に配置された第１ウェルデバイス領域（１１５）と、
    前記第１ウェルデバイス領域（１１５）と直列に、前記シリコン基板（１０４）内に配置された分離領域（１１９）と、
    前記分離領域（１１９）と直列に、前記シリコン基板内に配置された第２ウェルデバイス領域（１１７）と、
    前記シリコン基板（１０４）内に配置された第２導電型ダイオード領域（１１８）と、を含み、前記第２導電型ダイオード領域（１１８）は前記第２ウェルデバイス領域（１１７）と直列に前記シリコン基板（１０４）内に配置されているものであって、さらに、
    前記シリコン基板（１０４）の前記第１ウェルデバイス領域（１１５）の上に配置された第１ゲート電極（１６０）と、
    前記シリコン基板（１０４）の前記第２ウェルデバイス領域（１１７）の上に配置された第２ゲート電極（１６２）と、を含む、デバイス(２００／４００）。
11. 前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｐウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｐウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋であり、前記分離領域（１１９）はＰ^＋型分離領域（１１９）である、請求項１０記載の方法。
12. 前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｎウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｎウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋であり、前記分離領域（１１９）はＮ^＋型分離領域（１１９）である、請求項１０記載の方法。
13. 前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｐウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｐウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋であり、前記分離領域（１１９）はＮ^＋型分離領域（１１９）である、請求項１０記載の方法。
14. 前記第１導電型はＰ^＋であり、前記第１ウェルデバイス領域（１１５）は第１Ｎウェルデバイス領域（１１５）であり、前記第２ウェルデバイス領域（１１７）は第２Ｎウェルデバイス領域（１１７）であり、前記第２導電型はＮ^＋であり、前記分離領域（１１９）はＰ^＋型分離領域（１１９）である、請求項１０記載の方法。
15. 静電放電現象から保護される回路をさらに含む、請求項１０記載の方法。
16. 前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）に結合される回路（１７０）をさらに含み、前記回路（１７０）は、
    通常動作の間、前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）に第１バイアス電圧を印加し、さらに、
    静電放電現象を受けて、前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）への、前記第１バイアス電圧の印加を中断するように設計されている、請求項１５記載のデバイス。
17. 前記静電放電保護回路はさらに、
    前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）に結合された回路（１７０）を含み、前記回路（１７０）は、
    静電放電現象を受けて前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）に第１バイアス電圧を印加するように設計されている、請求項１５記載のデバイス。
18. シリコン基板（１０４）を含む、静電放電現象から保護される回路（２００）、バイアス回路（２７０）および静電放電保護回路（２５０）を含むデバイス（２００）を動作させる方法であって、
    前記シリコン基板（１０４）内に配置された第１導電型ダイオード領域（１１６）と、
    前記第１導電型ダイオード領域（１１６）と直列に、前記シリコン基板（１０４）内に配置された第１ウェルデバイス領域（１１５）と、
    前記第１ウェルデバイス領域（１１５）と直列に、前記シリコン基板（１０４）内に配置された分離領域（１１９）、
    前記分離領域（１１９）と直列に、前記シリコン基板内に配置された第２ウェルデバイス領域（１１７）、
    前記シリコン基板（１０４）内に配置された第２導電型ダイオード領域（１１８）と、を含み、前記第２導電型ダイオード領域（１１８）は前記第２ウェルデバイス領域（１１７）と直列に前記シリコン基板（１０４）内に配置されているものであって、
    さらに、 前記シリコン基板（１０４）の前記第１ウェルデバイス領域（１１５）の上に配置された第１ゲート電極（２６０）と、
    前記シリコン基板（１０４）の前記第２ウェルデバイス領域（１１７）の上に配置された第２ゲート電極（２６２）と、含み、前記方法は、
    前記シリコン基板（１０４）を順方向バイアスダイオードペアとして構成するように、通常の動作の間、前記第１ゲート電極（１６０）および前記第２ゲート電極（１６２）に、前記バイアス回路（２７０）を介して第１バイアス電圧を印加するステップと、
    前記シリコン基板（１０４）を単一の順方向バイアスダイオードとして構成するように、前記静電放電現象を受けて、前記第１ゲート電極（２６０）および前記第２ゲート電極（２６２）に印加される前記第１バイアス電圧を除去するステップと、を含む、方法。
19. シリコン基板（１０４）を含む、静電放電現象から保護される回路（４００）、バイアス回路（４７０）および静電放電保護回路（４５０）を含むデバイス（４００）を動作させる方法であって、
    前記シリコン基板（１０４）内に配置された第１導電型ダイオード領域（１１６）と、
    前記第１導電型ダイオード領域（１１６）と直列に、前記シリコン基板（１０４）内に配置された第１ウェルデバイス領域（１１５）と、
    前記第１ウェルデバイス領域（１１５）と直列に、前記シリコン基板（１０４）内に配置された分離領域（１１９）と、
    前記分離領域（１１９）と直列に、前記シリコン基板内に配置された第２ウェルデバイス領域（１１７）と、
    前記シリコン基板（１０４）内に配置された第２導電型ダイオード領域（１１８）と、を含み、前記第２導電型ダイオード領域（１１８）は前記第２ウェルデバイス領域（１１７）と直列に前記シリコン基板（１０４）内に配置されているものであって、
    さらに、 前記シリコン基板（１０４）の前記第１ウェルデバイス領域（１１５）の上に配置された第１ゲート電極（４６０）と、
    前記シリコン基板（１０４）の前記第２ウェルデバイス領域（１１７）の上に配置された第２ゲート電極（４６２）と、含み、前記方法は、
    前記シリコン基板（１０４）を順方向バイアスダイオードペアとして構成するように、前記第１ゲート電極（４６０）および前記第２ゲート電極（４６２）に、前記バイアス回路（４７０）を介して第１バイアス電圧を印加するステップを含む、方法。

Images