JP2007049113A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】p型領域p1、n型領域n1、p型領域p2、およびn型領域n2がこの順に接して設けられた半導体層101と、両端部に配置されたp型領域p1に接続されたアノード電極Aと、n型領域n1に接続されたカソード電極K電極と、中央に配置されたp型領域p2に接続されたゲート電極G1,G2とを備えた半導体装置1において、ゲート電極は、p型領域p2を構成する半導体層101部分を挟んで対向配置されている。
【選択図】図1
Description
図1は、本発明の半導体装置の概略を示す構成図である。この図に示す半導体装置1と、図18を用いて説明した従来の半導体装置との異なるところは、中央に配置されたp型領域p2を挟んだ2つの面に、それぞれ独立して制御可能なゲート電極G1,G2を設けたところにある。
図5は、第2実施形態の半導体装置の概略を示す構成図である。この図に示す半導体装置2と、図1を用いて説明した第1実施形態の半導体装置との異なるところは、p型領域p2の3方向の面にゲート電極G3を設けたところにある。
図8は、第3実施形態の半導体装置の概略を示す構成図である。このうち、図8(1)は第3実施形態の半導体装置の斜視図であり、図8(2)は(1)の斜視図における面Sを矢印方向から見た断面図である。これらの図に示す半導体装置3と、図5を用いて説明した第2実施形態の半導体装置2との異なるところは、半導体層201の上面にオフセット絶縁膜301を設けたことにより、半導体層201の両側面側からのみ、p型領域p2に対してゲート電極G3が作用する構成としたところにある。
図9は、第4実施形態の半導体装置の概略を示す構成図である。この図に示す半導体装置4と、図8を用いて説明した第3実施形態の半導体装置3との異なるところは、半導体層201におけるp型領域p2の両側面に、独立したゲート電極G1’,G2’が設けられているところにある。
本第5実施形態においては、第1実施形態〜第4実施形態で説明したサイリスタ構成の半導体装置を1つのDRAMセルとし、複数のDRAMセルを同一基板上に複数配列してなる半導体装置を説明する。尚ここでは、第2実施形態で説明した構成の半導体装置を1つのDRAMセルとする場合を例示するが、第1実施形態および第3、第4実施形態の半導体装置であっても同様に適用することができる。
本第6実施形態においては、上述したサイリスタ構成の半導体装置を用いたSRAMセルを有する半導体装置を説明する。尚ここでは、第2実施形態で説明した構成の半導体装置(サイリスタ)を用いた場合を例示するが、第1実施形態および第3、第4実施形態の半導体装置を用いる場合も同様に適用することができる。
Claims (12)
- 第1導電型領域、第2導電型領域、第1導電型領域、および第2導電型領域がこの順に接して設けられた半導体層と、
両端部に配置された前記第1導電型領域と第2導電型領域とにそれぞれ接続された電極と、
中央に配置された前記第2導電型領域または前記第1導電型領域に接続されたゲート電極とを備えた半導体装置において、
前記ゲート電極は、前記第2導電型領域または第1導電型領域を構成する前記半導体層部分の複数面に設けられている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極は、前記半導体層部分を挟んで対向配置されている
ことを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記半導体層は、絶縁性基板上に設けられた半導体薄膜からなり、
前記ゲート電極は、前記半導体薄膜における前記半導体層部分の上下に設けられている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体層は、畝状に立設された3次元構造部を有して当該畝状の延設方向に前記各領域が順次配設され、
前記ゲート電極は、前記畝状の前記半導体層における前記半導体層部分の3方の面にわたって連続した形状で設けられている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体層部分の複数面に設けられたゲート電極は、それぞれ独立して制御可能である
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記ゲート電極は、絶縁膜を介して前記半導体層部分に設けられたMOS構造となっている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体層、電極、およびゲート電極を用いて1つの装置セルが構成されると共に、
2つの前記装置セルが、前記端部に設けられた第1導電型領域を共有し、当該2つの装置セルの半導体層が一体に構成されている
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体層、電極、およびゲート電極を用いて構成される第1の素子と共に、
第2導電型領域、第1導電型領域、および第2導電型領域がこの順に接して設けられた半導体層と、当該第1導電型領域に接続されたゲート電極とを備えた第2の素子を有し、
前記第1の素子における前記半導体層の端部に設けられた第2導電型領域と、前記第2の素子における前記半導体層に設けられた2つの第2導電型領域のうちの一方とが同一領域として設けられており、前記第1の素子の半導体層と前記第2の素子の半導体層とが一体に構成されている
ことを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第1の素子と前記第2の素子とで1つの装置セルが構成されると共に、
前記2つの装置セルが、前記半導体層の端部に設けられた前記第2の素子の第2導電型領域を共有し、当該2つの装置セルの半導体層が一体に構成されている
ことを特徴とする半導体装置。 - 半導体基板の表面側に第1導電型領域を形成する第1工程と、
前記第1導電型領域の中央を横切る状態で前記半導体基板上に第1ゲート電極を形成する第2工程と、
前記第1ゲート電極を覆う状態で前記半導体基板上に絶縁膜を形成し、当該絶縁膜を介して当該半導体基板にハンドル基板を貼り合わせる第3工程と、
前記第1導電型領域が露出するまで前記ハンドル基板に貼り合わせた前記半導体基板を裏面側から研磨して半導体薄膜とする第4工程と、
前記第1ゲート電極との間に前記第1導電型領域を狭持する状態で前記半導体薄膜上に第2ゲート電極を形成する第5工程とを行うと共に、
前記第2工程と第3工程との間、または前記第5工程の後に、前記ゲート電極の延設方向に対して垂直な方向に第1導電型領域、第2導電型領域、前記第1ゲート電極と第2ゲート電極とで狭持された第1導電型領域、および第2導電型領域がこの順に配列されるように、前記半導体基板または前記半導体薄膜に対してマスクを用いた不純物導入を順次行う行程とを備えた
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に第1ゲート電極を形成する第1工程と、
前記第1ゲート電極を覆う状態で前記半導体基板上に絶縁膜を形成し、当該絶縁膜を介して当該半導体基板にハンドル基板を貼り合わせる第2工程と、
前記ハンドル基板に貼り合わせた前記半導体基板を裏面側から研磨して半導体薄膜とする第3工程と、
少なくとも前記第1ゲート電極に接続される状態で前記半導体薄膜に第1導電型領域を形成する第1工程と、
前記第1ゲート電極との間に前記第1導電型領域を狭持する状態で前記半導体薄膜上に第2ゲート電極を形成する第5工程と、
前記ゲート電極の延設方向に対して垂直な方向に第1導電型領域、第2導電型領域、前記第1ゲート電極と第2ゲート電極とで狭持された第1導電型領域、および第2導電型領域がこの順に配列されるように、前記半導体層に対してマスクを用いた不純物導入を順次行う第6工程とを備えた
ことを特徴とする半導体装置の製造方法。 - 基板上に畝状に立設された3次元構造部を有する半導体層をパターン形成する工程と、
前記半導体層を第1導電型領域にする工程と、
前記畝状の前記半導体層を横切る形状で設けられると共に当該半導体層における3方向の面において前記第1導電型領域に接続されたゲート電極を形成する工程と、
前記畝状の延設方向に第1導電型領域、第2導電型領域、前記ゲート電極が接続された第1導電型領域、および第2導電型領域がこの順に配列されるように、前記半導体層に対してマスクを用いた不純物導入を順次行う行程とを備えた
ことを特徴とする半導体装置の製造方法。
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