JP2005079314A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 効率的なデータ書き込みを可能とした半導体集積回路装置を提供する。
【解決手段】 半導体集積回路装置は、基板と、前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第１導電型の半導体層と、前記各半導体層に形成されて、第２導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、前記各半導体層に前記各セルトランジスタのドレイン層との間でＰＮ接合を構成するように形成された、前記セルトランジスタのチャネルボディに多数キャリアを注入するための第１導電型のエミッタ層とを有する。
【選択図】 図１Ａ

Description

この発明は、半導体集積回路装置に係り、特にＳＯＩ基板に形成されたトランジスタのチャネルボディの多数キャリア蓄積状態によりデータ記憶を行う半導体記憶装置に関する。
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリが提案されている（非特許文献１参照）。メモリセルは、ＳＯＩ基板に形成されたフローティングのボディ（チャネルボディ）を持つ一つのトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う。
以下、このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリを“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、メモリセルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。図２４は、ＦＢＣメモリのセルアレイの等価回路を示している。
ＦＢＣメモリのデータ“１”の書き込みには、メモリセルのドレイン近傍でのインパクトイオン化を利用する。図２５に示すように、メモリセルに大きなチャネル電流が流れるバイアス条件を与えて、インパクトイオン化により発生する多数キャリア（図の例ではホール）をボディに蓄積する。データ“０”書き込みは、図２６に示すように、ドレインとボディの間のＰＮ接合を順バイアス状態として、ボディの多数キャリアをドレイン側に放出させることにより行われる。
ボディのキャリア蓄積状態の相違は、トランジスタのしきい値の相違として現れる。従って、図２７に示すようにある読み出し電圧をゲートに与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”をセンスすることができる。図２８は、メモリセルのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性をデータ“０”，“１”について示している。
ボディの過剰の多数キャリアは、長時間放置すると、ソース，ドレインとの間のＰＮ接合を介して抜ける。従って、ＤＲＡＭと同様に一定周期でリフレッシュ動作を行うことが必要である。
ＦＢＣメモリの特性改善のために、メモリセルの主ゲートとは別に、ボディに容量結合する補助ゲートを設けることも提案されている（特許文献１及び特許文献２参照）。
上述のＦＢＣメモリと同様にフローティングボディの電荷蓄積を利用するが、書き込み方式の異なるメモリとして、セルトランジスタであるＰＭＯＳトランジスタとそのフローティングボディに電荷を注入するためのＮＭＯＳトランジスタを一体に形成する方式も特許文献３〜５に提案されている。これらの場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタはゲートを共有する。
浮遊ゲート型メモリセルにトンネル絶縁膜を介して電荷を注入するために、バイポーラ動作を利用する方式は、特許文献６，７に開示されている。
T.Ohsawa et al., "Memory Design Using One-Transistor Gain Cell on SOI", ISSCC Digest of Technical Papers, pp152-153, 2002 特開２００２−２４６５７１号公報 特開２００３−３１６９３号公報 米国特許第５，４４８，５１３号明細書 米国特許第５，７８４，３１１号明細書 米国特許第６，１１１，７７８号明細書 特開平５−３４７４１９号公報 米国特許第５，３５５，３３０号明細書
これまでに提案されているＦＢＣメモリは、“１”書き込み時に発生するインパクトイオン化電流が小さいため、“１”書き込みに長い時間がかかる。“１”書き込み時間を短縮するためには、図２５に示す“１”書き込みバイアス条件において、ビット線電圧（ドレイン電圧）をより高くして、インパクトイオン化電流を増やすことが望ましい。しかしこれは、非選択セルでの誤書き込みの危険性が高くなるという不都合をもたらす。このことを具体的に図２９を用いて説明する。
図２９は、ビット線を共有する“１”書き込みの選択セルと非選択セルについてバイアス関係を示している。非選択セルのゲート（ワード線ＷＬ）が−１．５Ｖのとき、そのゲート・ドレイン間には電圧ΔＶ＝３Ｖがかかる。この電圧ΔＶによって非選択セルのドレインには、いわゆるゲート誘導ドレインリーク（Gate Induced Drain Leak;GIDL）電流が流れる。選択セルでの“１”書き込み時間短縮のためにビット線電圧を高くすると、非選択セルではこのＧＩＤＬ電流が増える。従って、非選択セルが“０”データを保持しているとき、ＧＩＤＬ電流により、誤って“１”データが書かれる可能性がある。
インパクトイオン化による“１”書き込みのもう一つの問題は、消費エネルギーが大きいことである。“１”書き込みセルは、５極管領域（電流飽和領域）での動作になり、大きなドレイン電流（チャネル電流）が流れる。インパクトイオン化電流はこのドレイン電流のおよそ１／１００００である。つまり、“１”書き込みの期間中、殆どのドレイン電流は、ボディの容量充電には寄与せず、無駄に消費されることになる。メモリチップ内で同時に多数のセルで“１”書き込みが行われる場合には、大きなドレイン電流のために電源電圧が低下して、誤動作する危険もある。
この発明は、効率的なデータ書き込みを可能としたメモリセルを有する半導体集積回路装置を提供することを目的としている。
この発明に係る半導体集積回路装置は、基板と、前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第１導電型の半導体層と、前記各半導体層に形成されて、第２導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、前記各半導体層に前記各セルトランジスタのドレイン層との間でＰＮ接合を構成するように形成された、前記セルトランジスタのチャネルボディに多数キャリアを注入するための第１導電型のエミッタ層とを有することを特徴とする。
この発明によれば、効率的なデータ書き込みを可能とした半導体集積回路装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［メモリセル概要］
図１Ａは、この発明の実施の形態によるメモリセル（ＦＢＣ）の断面構造を示し、図１Ｂはその等価回路を示している。シリコン基板１上にシリコン酸化膜等の絶縁膜２により分離されたｐ型シリコン層３を有するＳＯＩ基板が用いられている。セルトランジスタであるＮＭＯＳトランジスタＭＮは、ｐ型シリコン層３上にゲート絶縁膜を介して形成されたゲート電極４と、これに自己整合されたドレイン，ソース層５，６とを有する。ｐ型シリコン層３のゲート電極直下のチャネルボディは、他のセル領域からは電気的に独立した、フローティングボディとなる。
ドレイン層５のチャネルボディと反対側には、ドレイン層５との間でＰＮ接合を構成するｐ型エミッタ層７が配置されている。ｐ型エミッタ層７−ｎ型ドレイン層５−ｐ型チャネルボディは、ｎ型ドレイン層５をベース、ｐ型チャネルボディをコレクタとして、書き込み用のＰＮＰバイポーラトランジスタＴｒを構成している。
このＦＢＣのゲート電極４はワード線ＷＬに、ドレイン層５は、ワード線と交差するビット線ＢＬに、ソース層６はソース線ＳＬにそれぞれ接続される。エミッタ層７は、ワード線ＷＬと並行するエミッタ線ＥＬに接続される。
この実施の形態によるメモリセルは、セルトランジスタのチャネルボディが過剰の多数キャリア（ホール）を保持する第１データ状態（“１”データ）と、それより過剰のホールが少ない第２データ状態（“０”データ）を、ダイナミックに記憶する。図１Ａには、メモリセルに“１”書き込みを行う場合のバイアス例を示している。“１”書き込み時、ワード線ＷＬに−１．５Ｖ、ビット線ＢＬに−１Ｖ、エミッタ線ＥＬに０Ｖが与えられる。ソース線ＳＬは０Ｖである。
このとき、ｐ型エミッタ層７とｎ型ドレイン層５の間のＰＮ接合（トランジスタＴｒのベース・エミッタ接合）が順バイアスになり、エミッタ層７からドレイン層５にホールが注入される。注入されたホールは、一部ドレイン層５で再結合し、残りはｐ型チャネルボディに到達する。言い換えれば、“１”書き込みは、バイポーラトランジスタＴｒのオン動作により、ＭＯＳトランジスタＭＮのチャネルボディにホールを注入する動作となる。以下、この書き込みを“バイポーラ書き込み”という。
バイポーラ書き込みでは、エミッタ線ＥＬとビット線ＢＬ間の電圧を調整することにより、チャネルボディに流れ込む電流（コレクタ電流）を容易に増やすことができる。このため、高速の“１”書き込みが可能になる。またこのバイポーラ書き込みでは、選択されたビット線ＢＬに沿った非選択セルのＭＯＳトランジスタでは、ゲート（即ち非ワード線）電圧が−１．５Ｖ、ドレイン（即ち選択ビット線）電圧が−１Ｖとなり、そのゲート・ドレイン間電圧は、従来のインパクトイオン化による“１”書き込みに比べて小さい。このため、非選択セルでのＧＩＤＬ電流による誤書き込みの問題も解消される。
図１Ａに示すバイアス関係でバイポーラ書き込みを行った場合、エミッタ層７からドレイン層５を介してビット線ＢＬに流れ込む電流（ベース電流）とエミッタ層７からドレイン層５を介してチャネルボディに到達する電流（コレクタ電流）の比は、１／ｈＦＥ（ｈＦＥ；パイポーラトランジスタＴｒの電流増幅率）である。この値は、ドレイン層５の不純物濃度分布や幅に依存する。
セルトランジスタＭＮを微細化したときに、カットオフ特性やパンチスルー特性を確保するためには、ドレイン，ソース層５，６の不純物濃度を低くする必要がある。このため、この実施の形態のバイポーラトランジスタＴｒのｈＦＥは通常のバイポーラトランジスタより小さくなる。しかし、ドレイン層５の幅の最適化により、ｈＦＥ＝０．１〜１程度を実現することは容易である。例えば、ｈＦＥ＝１とすると、エミッタ電流の５０％はチャネルボディに流れ込むことになる。従って、インパクトイオン化を利用する“１”書き込みに比べて、高速で且つ無駄な消費電力の少ない効率的な“１”書き込みが可能になる。
“０”書き込みは、従来のＦＢＣと同様である。ワード線ＷＬに例えば１．５Ｖを与えて、チャネルボディ電位を上げ、ビット線ＢＬには例えば−２Ｖを与える。バイポーラトランジスタはオフを保つ。これにより、チャネルボディとドレイン層の間が順方向バイアスされ、チャネルボディのホールがドレインに放出されて、過剰ホールの少ない“０”データが書かれる。
この実施の形態のメモリセルは、“０”又は“１”データをダイナミックに記憶するから、一定周期でのデータリフレッシュが必要である。
［セルアレイ構成］
図２は、この実施の形態によるＦＢＣメモリのセルアレイＭＣＡ１の平面図であり、図３はそのＩ−Ｉ’断面図、図４はII−II’断面図である。ＳＯＩ基板は、表面にＮ＋型層１１が形成されたシリコン基板１０と、この上にシリコン酸化膜等の絶縁膜１２を介して形成されたｐ型シリコン層１３を有する。ｐ型シリコン層１３は、周囲に素子分離絶縁膜２１が埋め込まれて、各セル毎に絶縁分離された複数の活性領域、即ちフローティングボディとして配列形成される。
セルトランジスタであるＮＭＯＳトランジスタＭＮは、ｐ型シリコン層１３上にゲート絶縁膜を介して形成されたゲート電極１４と、これに自己整合されたドレイン，ソース層１５，１６とを有する。ゲート電極１４は、図２及び図４に示すように、一方向に連続的にパターン形成されて、複数のセルで共有されるワード線ＷＬとなる。ドレイン層１５のチャネルボディと反対側には、ドレイン層１５との間でＰＮ接合を構成するｐ型エミッタ層１７が配置されている。これにより、ドレイン層１５をベース、チャネルボディをコレクタとして、書き込み用のＰＮＰトランジスタＴｒが構成される。
セルが形成された基板面は、層間絶縁膜２２ａにより覆われ、この上に第１層メタルによりソース線（ＳＬ）２４、エミッタ線（ＥＬ）２６及びドレイン層１５に接続される中継電極２５が形成される。ソース線２４及びエミッタ線２６は、図２に示すように、ワード線（ＷＬ）１４と並行して連続して、複数のセルで共有される。これらのソース線２４、エミッタ線２６及び中継電極２５はそれぞれ、コンタクトプラグ２３を介して、ソース層１６、エミッタ層１７及びドレイン層１５に接続される。
第１層メタル配線の上は更に層間絶縁膜２２ｂで覆われる。この層間絶縁膜２２ｂ上に、第２層メタル配線として、ワード線ＷＬと交差して複数のセルのドレイン層１５に接続されるビット線（ＢＬ）２８が形成される。図の例では、ビット線２８は、コンタクトプラグ２７を介して中継電極２５に接続されている。
なお、以上の配線構造や配線材料は、種々選択可能である。例えば、上の例では、メタル配線をコンタクトプラグを介して下地配線や拡散層に接続しているが、デュアルダマシンプロセスによりメタル配線とコンタクトを同時に埋め込み形成することができる。
この実施の形態のセルアレイＭＣＡ１では更に、ＳＯＩ基板の絶縁膜１２に、補助ゲートとなるピラー２９が埋め込まれている。ピラー２９は、下端がシリコン基板１０の表面のＮ＋型層１１に接し、上端部はｐ型シリコン層１３の下部側面に容量結合するように、絶縁膜２１に埋め込まれたＮ＋型シリコン層である。このピラー２９は、負電圧が印加されて、セルトランジスタのホール蓄積状態（データ“１”状態）の保持時間を長くするために利用される。
図５は、セルアレイＭＣＡ１の等価回路を示している。フローティングボディを持つＮＭＯＳトランジスタＭＮと、そのフローティングボディをコレクタとするバイポーラトランジスタＴｒからなるＦＢＣが、互いに交差するビット線ＢＬとワード線ＷＬの各交差部に位置するように、マトリクス配列される。エミッタ線ＥＬとソース線ＳＬは、ワード線ＷＬと並行する。複数のビット線ＢＬは、ビット線セレクタにより選択されて、センスユニットに接続される。
図６及び図７は、別のタイプのセルアレイＭＣＡ２の平面図とそのＩ−Ｉ’断面図を、それぞれ図２及び図３に対応させて示している。先のセルアレイＭＣＡ１では、ビット線方向及びワード線方向に配列されたメモリセルはそれぞれ、互いに完全に分離されたシリコン層１３に形成されている。即ち隣接するメモリセルのソース層１６の間、及びエミッタ層１７の間は共に、絶縁膜２１が埋め込まれて素子分離領域となっている。
図６及び図７に示すセルアレイＭＣＡ２は、ビット線方向に隣接するメモリセルの間でソース層１６、従ってソース線（ＳＬ）２４を共有している。言い換えれば、ビット線方向に素子分離絶縁膜２１により分離されて配列された各シリコン層１３には、ソース層１６を共有する二つのメモリセルが形成されている。図８はこのセルアレイＭＣＡ２の等価回路を、図５に対応させて示している。
この様に、ソース線２４を共有することにより、セルアレイの単位セル面積はより小さいものとすることができる。
このタイプのセルアレイＭＣＡ２においては、あるセルでの“１”データ書き込み時、エミッタ層からチャネルボディに注入されたホールが、更にソース層を通り、隣接セルのチャネルボディにまで注入されると、そのセルデータを破壊するおそれがある。この様なデータディスターブを防止するためには、隣接セルで共有されるソース層６の不純物濃度を高くすることが有効である。
この実施の形態において、ビット線方向に並ぶ隣接セルの間でエミッタ線（ＥＬ）２６を共有する方式は採用しない。何故なら、もし、図８において、エミッタ線ＥＬｉとＥＬｉ＋１を共有したとすると、ビット線方向に隣接する二つのセルＣｅｌｌ１，Ｃｅｌｌ２の間で“１”書き込みの選択性が得られないからである。
［メモリチップ構成］
次に、この実施の形態によるＦＢＣメモリのチップ１００の構成を図９に示す。メモリセルアレイ１０１は好ましくは、複数のビット線範囲毎にセルユニットを構成する。各セルユニット内の一つのビット線ＢＬがビット線セレクタ１０２により選択され、センスユニット１０３に接続される。この様に複数のビット線で一つのセンスユニット１０３を共有する方式は、ビット線毎にセンスアンプを配置することが困難である場合に有効である。一般に電流検出型センスアンプは比較的大きな面積を必要とし、微細なビット線ピッチを実現したセルアレイのビット線毎に配置することは困難である。
ＦＢＣメモリは、ＤＲＡＭ代替を目的としているので、ＤＲＡＭと同様に、カラムアドレスストローブ信号／ＣＡＳ，ロウアドレスストローブ信号／ＲＡＳにより制御されるアドレス多重化を利用する。ロウアドレス信号は、ロウアドレスバッファ１０６により取り出されて、プリデコーダ１０７を介してロウデコーダ１０５に供給される。ロウデコーダ１０５は、ロウアドレス信号に応じてメモリセルアレイ１０１のワード線ＷＬ選択を行う。カラムアドレス信号は、カラムアドレスバッファ１０８により取り出されて、ビット線セレクタ１０２に供給され、ビット線選択を行う。
書き込みデータは、データ入力パッドＤｉｎから、入力バッファ１０９を介して書き込みデータ線Ｄに供給される。データ線Ｄの書き込みデータは、センスユニット１０３を介し、ビット線セレクタ１０２により選択されたビット線ＢＬに与えられる。読み出しデータは、読み出しデータ線Ｑ，／Ｑを介し、出力バッファ１１０、オフチップドライバ１１１を介して、データ出力パッドＤｏｕｔに出力される。
メモリチップ１００にはこのほか、種々の制御信号を発生するコントローラ１１３、種々の内部電圧を発生する電圧発生回路１１４が設けられる。
センスユニット１０３は、図１０に示すように、電流検出型のセンスアンプ１２１とデータラッチ１２２を有する。センスアンプ１２１は、選択ビット線に流れるセル電流を検出して、二値データに変換する。センスアンプ１２１の読み出しデータはデータラッチ１２２に保持される。データラッチ１２２の読み出しデータは、読み出しタイミング信号ＲＣＳにより制御される転送ゲート１２４を介して、データ線Ｑ，／Ｑに転送される。データ線Ｄに供給される書き込みデータは、書き込みタイミング信号ＷＣＳＬにより制御される転送ゲート１２５を介し、ビット線セレクタ１０２により選択されたビット線ＢＬに転送される。データリフレッシュ動作時は、データラッチ１２２に読み出されたデータが転送ゲート１２３を介して再度選択ビット線に転送されて、書き戻しが行われる。
［データ書き込み／読み出し動作］
この実施の形態によるＦＢＣメモリのデータ書き込み及び読み出し動作を次に説明する。以下では、各動作モードのバイアス条件を、図５のセルアレイ等価回路を用いて示す。基本的には、各動作モードにおいて、ソース線ＳＬは電位固定であるので、ビット線方向に隣接する二つセルがソース線ＳＬを共有するセルアレイ構成の場合も同様の動作が可能である。但し、ソース線ＳＬの電位を選択的に設定することもできる。
図１１は、第１のタイプ（Ｔｙｐｅ１）の“１”データ書き込みモードのバイアス条件を示している。ビット線セレクタ１０２によりセルユニット内から選択される一つのビット線が選択ビット線ＢＬ(sel.)となり、これに−１Ｖが、残りの非選択ビット線ＢＬ(unsel.)に０Ｖが与えられる。ビット線方向のセル選択は、エミッタ線ＥＬにより行われる。即ち選択エミッタ線ＥＬ(sel.)に０Ｖが、残りの非選択エミッタ線ＥＬ(unsel.)に−１Ｖが与えられる。選択ワード線ＷＬ(sel.)，非選択ワード線ＷＬ(unsel.)には共に、−１．５Ｖが与えられる。ソース線ＳＬは全て０Ｖである。
これにより、選択ワード線ＷＬ(sel.)と選択ビット線ＢＬ(sel.)の交差部のメモリセルでバイポーラトランジスタＴｒがオンとなり、エミッタ層からＭＯＳトランジスタのチャネルボディにホールが注入され、“１”書き込みが行われる。非選択セルではバイポーラトランジスタがオンにならず、“１”書き込みは行われない。
図１２は、“０”データ書き込み時のバイアス条件を示している。選択ビット線ＢＬ(sel.)には−１Ｖ、残りの非選択ビット線ＢＬ(unsel.)に０Ｖが与えられる。選択ワード線ＷＬ(sel.)には１．５Ｖが、残りの非選択ワード線ＷＬ(unsel.)には、−１．５Ｖが与えられる。エミッタ線ＥＬは全て−１Ｖ、ソース線ＳＬも全て０Ｖである。
このバイアス条件では、全てのメモリセルでバイポーラトランジスタがオフである。選択ワード線ＷＬ(sel.)と選択ビット線ＢＬ(sel.)の交差部のメモリセルで、ＭＯＳトランジスタのチャネルボディとドレイン層の間が順バイアスとなり、チャネルボディの過剰の多数キャリアはドレイン層に放出される。これにより、“０”書き込みが行われる。
図１３は、データ読み出し時のバイアス条件である。読み出し時も、エミッタ線ＥＬは全て−１Ｖに保持され、全てのメモリセルでバイポーラトランジスタがオフである。非選択ビット線ＢＬ(unsel.)に０Ｖが与えられ、選択ビット線ＢＬ(sel.)には０．２Ｖが与えられる。非選択ワード線ＷＬ(unsel.)に−１．５Ｖが与えられ、選択ワード線ＷＬ(sel.)には１．５Ｖが与えられる。ソース線ＳＬは全て０Ｖである。
これにより、選択ワード線ＷＬ(sel.)と選択ビット線ＢＬ(sel.)により選択されたセルでは、図２８で説明したように、データに応じて異なるセル電流（ＭＯＳトランジスタＭＮのドレイン電流）が流れる。このセル電流差をセンスユニット１０３で検出することにより、データ“０”，“１”が判別される。
なお、ある選択セルについて、“１”書き込みの直後、読み出しを行う場合には、選択ワード線が−１．５Ｖから１．５Ｖに大きくスイングする。このため、選択ワード線からの容量結合により、チャネルボディの蓄積電荷（ホール）の一部がソースやドレイン層に流出する。しかし、この電荷流出が過渡的であれば（言い換えれば読み出し終了後に選択ワード線を−１．５Ｖに戻したときにチャネルボディの電圧が“０”データ状態より高ければ）、問題ない。即ち、読み出し終了後に選択ワード線を−１．５Ｖに戻した後のチャネルボディ電圧を“１”データ保持状態として最適化すれば、“１”書き込みの直後の読み出し時には過渡信号が現れるだけであり、誤動作は防止される。
同様に、ある選択セルについて、“１”書き込みの直後、その選択セルとワード線を共有する他のセルに“０”書き込みを行う場合も、選択ワード線が−１．５Ｖから１．５Ｖに大きくスイングする。従ってこの場合も、“１”書き込みセルのチャネルボディの電荷流出があるが、上記と同様、正味の“１”データは消失しない。
図１４は、データ保持状態のバイアス条件を示している。全てのワード線ＷＬには−１．５Ｖの保持電圧が与えられ、全てのエミッタ線ＥＬに−１Ｖ、全てのソース線ＳＬに０Ｖが与えられる。これにより、チャネルボディの電位をワード線からの容量結合により低く保持して、データをダイナミックに保持することができる。
図１５は、図１１とは異なる第２のタイプ（Ｔｙｐｅ２）の“１”データ書き込みモードのバイアス条件を示している。図１１では、全ワード線を保持電圧−１．５Ｖに保持したまま、ビット線ＢＬとエミッタ線ＥＬによりセル選択を行ったのに対し、このタイプでは、選択ワード線ＷＬ(sel.)に、“０”書き込み時と同様に１．５Ｖを与える。それ例外は、図１１と同じである。
このバイアス条件は、エミッタ線電圧を除き、“０”書き込み時のそれと同じである。従って、選択セルでは、“０”書き込みモードになるが、同時にエミッタ層からチャネルボディへのホール注入による“１”書き込み（バイポーラ書き込み）が生じ、“１”データ状態が得られる。選択セルとワード線を共有する非選択セルでは、ソース及びドレインが共に０Ｖであり、データ消失はない。
図１６は、更に別のタイプ（Ｔｙｐｅ３）の“１”書き込みバイアス条件を示している。選択ワード線ＷＬ(sel.)及び非選択ワード線ＷＬ(unsel.)共に−１．５Ｖ、選択ビット線ＢＬ(sel.)に０Ｖ、選択エミッタ線ＥＬ(sel.)に１Ｖをそれぞれ与える。これにより、選択セルでは、エミッタからのホール注入によるバイポーラ書き込みが起こり、“１”書き込みがなされる。非選択ビット線ＢＬ(unsel.)には１Ｖ、非選択エミッタ線ＥＬ(unsel.)は−１Ｖを与えることにより、選択ワード線ＷＬ(sel.)に沿った非選択セル、非選択ワード線ＷＬ(unsel.)に沿った全てのセルは、パイポーラ書き込みによる“１”書き込みも或いは“０”書き込みも起こらず、データ消失もない。
ここまでに、３タイプＴｙｐｅ１〜Ｔｙｐｅ３の“１”書き込み動作を説明した。次に、より一般化した“１”書き込みのバイアス条件を、図１７を用いて説明する。図１７に示すように、選択ワード線ＷＬ(sel.)，非選択ワード線ＷＬ(unsel.)の電圧をそれぞれＶＷＬＳ，ＶＷＬＵ、選択ビット線ＢＬ(sel.)，非選択ビット線ＢＬ(unsel.)の電圧をそれぞれＶＢＬＳ，ＶＢＬＵ、選択エミッタ線ＥＬ(sel.)，非選択エミッタ線ＥＬ(unsel.)の電圧をそれぞれＶＥＬＳ，ＶＥＬＵとする。ソース線ＳＬは全て０Ｖである。
図１７では、選択ワード線ＷＬ(sel.)、選択エミッタ線ＥＬ(sel.)及び選択ビット線ＢＬ(sel.)により選択される二つのセルがある。非選択セルには、バイアス条件の異なる次の３種がある。即ち、選択ワード線ＷＬ(sel.)により選択セルと同時に駆動される非選択セルＣ１、非選択ワード線ＷＬ(unsel.)に沿って配置されて、選択ビット線ＢＬ(sel.)に接続されるセルＣ２、非選択ワード線ＷＬ(unsel.)に沿って配置されて、非選択ビット線ＢＬ(unsel.)に接続されるセルＣ３である。
選択セルでは、バイポーラトランジスタＴｒのベース・エミッタ接合が両端電圧Ｖ１以上のときに十分な順バイアスになり、バイポーラ書き込みが生じるものとする。言い換えれば、電圧Ｖ１は、エミッタ層からドレイン層に注入されたホールがチャネルボディまで到達するに十分な電圧である。この条件から、選択セルでの“１”書き込みのためには、選択ビット線電圧ＶＢＬＳと選択エミッタ線電圧ＶＥＬＳの間に、次の関係式（１）が成り立つことが必要である。
ＶＢＬＳ＋Ｖ１≦ＶＥＬＳ …（１）
Ｖ１の下限値は、およそ１Ｖである。またベース・エミッタ間電圧がＶ０以下では、十分な順方向バイアスにならず、パイポーラ書き込みが生じないものとする。言い換えれば、電圧Ｖ０は、エミッタ層からドレイン層にホールが注入されないか、又は注入されたとしてもチャネルボディまでは到達しないような電圧である。電圧Ｖ０は、０Ｖである必要はない。例えば、Ｖ０＝０．３Ｖのとき、ベース・エミッタ接合は弱い順方向バイアスとなるが、エミッタ層からベース層（ドレイン層）へのホール注入量は小さく、その注入ホールの殆どはドレイン層で再結合して消滅し、チャネルボディにまで到達しないといことができる。従って、図１７の非選択セルＣ１で“１”書き込みを生じさせない条件は、次の式（２）で表される。
ＶＥＬＳ≦ＶＢＬＵ＋Ｖ０ …（２）
同様に、非選択セルＣ２について、“１”書き込みを生じさせない条件は、次の式（３）で表される。
ＶＥＬＵ≦ＶＢＬＳ＋Ｖ０ …（３）
更に、非選択セルＣ３について、“１”書き込みを生じさせない条件は、次の式（４）で表される。
ＶＥＬＵ≦ＶＢＬＵ＋Ｖ０ …（４）
なお、式（４）の関係は、式（１）〜（３）から自動的に導かれる。何故なら、式（１），（２）から、次式（５）が得られる。
０＜Ｖ１−Ｖ０≦ＶＢＬＵ−ＶＢＬＳ …（５）
更に式（５）と（３）とから、次の関係式（６）が導かれる。
ＶＥＬＵ≦ＶＢＬＳ＋Ｖ０＜ＶＢＬＵ＋Ｖ０ …（６）
以上から、非選択セルでの誤書き込みを防止して選択セルで“１”書き込みを可能とするには、式（１）〜（３）を満たせばよいことになる。
次に、“１”書き込み時のワード線電圧については、非選択ワード線ＷＬ(unsel.)の電圧ＶＷＬＵと、選択ワード線ＷＬ(sel.)の電圧ＶＷＬＳとを、次式（７）のように等しい値に設定することができる。
ＶＷＬＳ＝ＶＷＬＵ＝Ｖ２ …（７）
ここで電圧Ｖ２は、セルトランジスタをオフに保つ値であり例えば、Ｖ２＝−１．５Ｖである。この電圧Ｖ２は、データ読み出し時及び“０”書き込み時の非選択ワード線、及びデータ保持時のワード線電圧と同じでよい。電圧Ｖ２の下限は、非選択のセルトランジスタのＧＩＤＬ電流により決まる。“１”書き込みにインパクトイオン化を利用する方式では、図２９で説明したように、ビット線（ドレイン）に１．５Ｖがかかるので、非選択ワード線電圧を−１．５Ｖ以下にすると、非選択セルで大きなＧＩＤＬ電流が流れる。
これに対してこの実施の形態では、３つのタイプの“１”書き込み条件のうち、図１６に示す“１”書き込み条件のときの非選択ビット線電圧１Ｖが最大ドレイン電圧となる。従って、ワード線電圧を−１．５Ｖより更に低くすることができる。例えば、図１１に示す“１”書き込み条件と図１３に示す読み出し条件を適用した場合、最大ドレイン電圧は、読み出し時の選択ビット線電圧０．２Ｖである。ドレイン・ゲート間電圧が３Ｖ以下であれば、ＧＩＤＬ電流の影響が無視できもるものとすると、電圧Ｖ２は、−２．８Ｖまで下げることができる。
一方、選択ワード線電圧ＶＷＬＳは、図１７の非選択セルＣ１のドレイン・ソース間電圧が０Ｖであれば、非選択ワード線電圧ＶＷＬＵより高くすることもできる。即ち、下記式（８）の関係を用いることができる。
ＶＷＬＳ＞ＶＷＬＵ …（８）
例えば、選択エミッタ線ＥＬ(sel.)の電圧がＶＥＬＳ＝０Ｖ、非選択ビット線ＢＬ(unsel.)の電圧がＶＢＬＵ＝０Ｖのとき、選択ワード線電圧をＶＷＬＳ＝１．５Ｖとすることができる。これは、図１５に示した“１”書き込みバイアス条件であり、非選択セルＣ１でのＧＩＤＬによる誤書き込みは防止される。
また、（２），（３）式に示す電圧Ｖ０が例えば、０．３Ｖであるとすると、図１６に示す“１”書き込みバイアス条件では、非選択ビット線電圧ＢＬ(unsel.)の電圧ＶＢＬＵを０．７Ｖまで下げることができる。ビット線電圧は低い方がＧＩＤＬ電流を減らすことができるので、この様に非選択ビット線電圧を下げることは、誤動作防止にとって好ましい。
［書き込みシーケンス］
インパクトイオン化を“１”書き込みに利用する方式では、ワード線を共有する複数のセルに対して、ビット線電圧を異ならせることによって、同時に“１”書き込みと“０”書き込みを実行することができる。これに対して、パイポーラ書き込みを利用するこの実施の形態においては、ソース線ＳＬを電位固定して、ワード線を共有する複数のセルに対して同時に“１”書き込みと“０”書き込みを実行することは難しい。
そこで好ましくは、同じ選択ワード線に沿った複数セルに対する“１”書き込みと“０”書き込みのタイミングをずらして、２ステップの書き込み動作を行う。その具体的な書き込みモードを以下に説明する。図１８は、二つのセンスユニット１０３にそれぞれ書き込みデータ“０”と“１”がラッチされている状態を示している。これらの書き込みデータに応じて、ビット線セレクタ１０２によりそれぞれ選択されるビット線ＢＬ(sel.)に必要な電圧が与えられ、ワード線ＷＬ(sel.)とエミッタ線ＥＬ(sel.)により選択されたセルにデータが書き込まれることになる。その書き込み動作としては、図１９〜図２２に示す４つの書き込みシーケンス１〜４が考えられる。
図１９に示す書き込みシーケンス１では、ステップ１で選択ワード線ＷＬ(sel.)と複数の選択ビット線ＢＬ(sel.)により選択される全ての選択セルに、“１”書き込みを行う。このとき全ての選択ビット線ＢＬ(sel.)には、ラッチデータに拘わらず、“１”書き込み用の電圧、例えば−１Ｖを与える。選択エミッタ線ＥＬ(sel.)に０Ｖを与え、選択ワード線ＷＬ(sel.)には、非選択ワード線ＷＬ(unsel.)と同じ−１．５Ｖを与える。これは、図１１の書き込みタイプＴｙｐｅ１の書き込み条件である。これにより、全ての選択セルで、エミッタからのホール注入により“１”データが書かれる。
次に、ステップ２において、全ての選択セルのうち書き込みデータ“０”が与えられているセルについて、“０”書き込みを行う。具体的には、選択ワード線ＷＬ(sel.)に１．５Ｖ、選択エミッタ線ＥＬ(sel.)と、書き込みデータ“０”が与えられた選択ビット線ＢＬ(sel.)には−１Ｖを与える。書き込みデータ“１”が与えられた選択ビット線は、ステップ１の後、“１”データを保持するに必要な電圧０Ｖに保持する。これにより、“０”データが与えられた選択セルでのみ、チャネルボディのホール放出による“０”書き込みが行われる。
図２０に示す書き込みシーケンス２では、ステップ１で選択ワード線ＷＬ(sel.)に沿ったセルのうち書き込みデータ“１”が与えられているセルについて“１”書き込みを行う。このとき選択ビット線ＢＬ(sel.)には、ラッチデータ“１”，“０”に応じて、異なる電圧を与える。具体的には、“１”データが与えられた選択ビット線ＢＬ(sel.)には−１Ｖ、“０”データが与えられた選択ビット線ＢＬ(sel.)には非選択ビット線ＢＬ(unsel.)と同じ０Ｖを与える。また選択エミッタ線ＥＬ(sel.)に０Ｖを与え、選択ワード線ＷＬ(sel.)には、非選択ワード線ＷＬ(unsel.)と同じ−１．５Ｖを与える。これにより、“１”を書き込むべきセルについてのみ、書き込みが行われる。ステップ２では、図１９のそれと同様に、“０”データが与えられた選択セルについて“０”書き込みを行う。
図２１に示す書き込みシーケンス３では、ステップ１で選択ワード線ＷＬ(sel.)と複数の選択ビット線ＢＬ(sel.)により選択される全ての選択セルに、“０”書き込みを行う。このとき全ての選択ビット線ＢＬ(sel.)には、ラッチデータに拘わらず、“０”書き込み用の電圧、例えば−１Ｖを与える。選択エミッタ線ＥＬ(sel.)に−１Ｖを与え、選択ワード線ＷＬ(sel.)には、１．５Ｖを与える。これにより、全ての選択セルで、チャネルボディの過剰ホールがドレインに放出されて、“０”データが書かれる。
次に、ステップ２において、全ての選択セルのうち書き込みデータ“１”が与えられているセルについて、“１”書き込みを行う。具体的には、選択ワード線ＷＬ(sel.)に−１．５Ｖ、選択エミッタ線ＥＬ(sel.)に０Ｖ、書き込みデータ“１”が与えられた選択ビット線ＢＬ(sel.)に−１Ｖを与える。書き込みデータ“０”が与えられた選択ビット線は、ステップ１の後、電圧０Ｖに保持する。これにより、“１”データが与えられた選択セルでのみ、エミッタ層からチャネルボディにホールが注入されて、“１”書き込みが行われる。
図２２に示す書き込みシーケンス４は、図２０とは二つのステップを逆にしている。ステップ１で選択ワード線ＷＬ(sel.)に沿ったセルのうち書き込みデータ“０”が与えられているセルについて“０”書き込みを行う。このとき選択ビット線ＢＬ(sel.)には、ラッチデータ“１”，“０”に応じて、異なる電圧を与える。具体的には、“０”データが与えられた選択ビット線ＢＬ(sel.)には−１Ｖ、“１”データが与えられた選択ビット線ＢＬ(sel.)には非選択ビット線ＢＬ(unsel.)と同じ０Ｖを与える。また選択エミッタ線ＥＬ(sel.)に−１Ｖを与え、選択ワード線ＷＬ(sel.)には、１．５Ｖを与える。これにより、“０”を書き込むべきセルについてのみ、書き込みが行われる。ステップ２では、図２１のそれと同様に、“１”データが与えられた選択セルについて“１”書き込みを行う。
以上の４タイプの書き込みシーケンス１〜４のなかでは、選択セルに１度だけ書き込みを行う図２０或いは図２２の書き込みシーケンス２，４が、一旦全ての選択セルに書き込みを行う図１９或いは図２１の書き込みシーケンス１，３に比べて、無駄な消費電力が少ないという点で優れている。一旦全ての選択セルに書き込みを行う図１９と図２１の書き込みシーケンス１，３の間にも消費電力の差はある。従ってこれらの点を考慮して、最適の書き込みシーケンスを採用すればよい。
以上の書き込みシーケンスにおいて、センスユニット１０３のデータラッチにロードされる書き込みデータを判定し、全ての書き込みデータが“１”或いは“０”の場合には、１ステップのみで書き込み動作を終了するという機能を追加することは有効である。この様なデータ判定は、センスユニット１０３にロードされる前の書き込みデータに基づいて行うこともできる。
ソース線ＳＬの電圧を選択，非選択に応じて異なる値に設定することにより、ワード線ＷＬ方向の複数の選択セルに“０”，“１”を同時に書き込むことが可能である。その様なデータ書き込み法のバイアス条件を図２３に示す。ここでは、２本の選択ビット線ＢＬ(sel.)と１本の選択ワード線ＷＬ(sel.)により選択される二つのセルＣｅｌｌ１，Ｃｅｌｌ２にそれぞれ“０”，“１”の書き込みを行う場合を示している。
選択ワード線ＷＬ(sel.)、選択エミッタ線ＥＬ(sel.)、選択ソース線ＳＬ(sel.)にはそれぞれ、２．５Ｖ，０Ｖ，１Ｖを与える。非選択ワード線ＷＬ(unsel.)、非選択エミッタ線ＥＬ(unsel.)、非選択ソース線ＳＬ(unsel.)はそれぞれ、−１．５Ｖ，−１Ｖ，０Ｖを与える。“０”書き込みを行うセルＣｅｌｌ１につながる選択ビット線ＢＬ(sel.)には、０Ｖ、“１”書き込みを行うセルＣｅｌｌ２につながる選択ビット線ＢＬ(sel.)には、−１Ｖを与える。非選択ビット線ＢＬ(unsel.)には１Ｖを与える。
このとき、一方の選択セルＣｅｌｌ１では、図１２に示した“０”書き込み条件と相対的に同じ電位関係になり、“０”が書き込まれる。他方の選択セルＣｅｌｌ２では、バイポーラトランジスタがオンになるバイアス条件が与えられており、“１”が書き込まれる。選択ワード線ＷＬ(sel.)には比較的高い電圧が与えられるが、選択ソース線ＳＬ(sel.)にも正電圧を与えることによって、選択ワード線(sel.)に沿った非選択メモリセルでもデータ破壊は防止される。非選択ワード線ＷＬ(unsel.)に沿った全てのメモリセルもデータを保持する。
［実施の形態の効果］
以上のようにこの実施の形態のＦＢＣでは、インパクトイオン化に代わって、パイポーラ動作を利用して“１”書き込みが行われる。従って、“１”書き込みに要する時間を短縮することが可能になる。また非選択セルにおいて、ＧＩＤＬ電流による誤書き込みが生じるおそれもない。更に、インパクトイオン化を利用する場合と異なって、“１”書き込みに無駄な電力を消費することがない。
またこの実施の形態では、“０”，“１”データを保持するセルの間のしきい値差ΔＶｔｈが、インパクトイオン化により“１”書き込みを行う方式に比べて高くなる。その理由を具体的に説明する。ＦＢＣでは、チャネルボディとドレイン及びソース層との間に拡散層容量（接合容量）がある。インパクトイオン化により“１”書き込みを行う方式では、書き込み終了後、ビット線電圧が１．５Ｖから０Ｖに引き下げられる。このとき、ドレイン側の拡散層容量によるカップリングで、チャネルボディの電位も引き下げられる。これは、“１”データの信号量の低下になる。
これに対してこの実施の形態の“１”書き込み方式では、書き込み終了後にビット線電圧は引き上げられる。例えば、図１１及び図１５の書き込みタイプＴｙｐｅ１，２では、ビット線電圧が−１Ｖから０Ｖになる。図１６のタイプＴｙｐｅ３では、ビット線電圧が０Ｖから１Ｖになる。従って、書き込み後に“１”データの信号量が低下することはない。デバイスシミュレーションによれば、インパクトイオン化による“１”書き込みと比べて、バイポーラ書き込みの場合、“０”，“１”データのしきい値差ΔＶｔｈは約４０％増加することが明らかになっている。
この実施の形態と類似技術との相違も明白である。例えば、特許文献３のメモリは、フローティングのボディにＭＯＳトランジスタ動作により電荷を注入する方式を採用している。また特許文献３のセルレイアウトは、この実施の形態のワード線ＷＬとビット線ＢＬに対応する配線が並行し、エミッタ線ＥＬに相当する配線がこれらと直交している。この様なレイアウトの結果、ワード線に沿って配列された複数のセルは、同時に選択か、同時に非選択かのいずれかになる。即ちこの実施の形態におけるように、選択セルとワード線を共有する非選択セルの存在は許されない。
更に、特許文献３のメモリにおいては、上述したレイアウトの結果、ビット線毎にセンスアンプを配置しなければならない。先に述べたように、電流検出型センスアンプは比較的大きな面積を必要とするために、微細化したセルアレイにおいては、ビット線毎にセンスアンプを配置することが難しい。
特許文献４，５は、セル構成原理は特許文献３と基本的に同じであるが、より複雑な構成となっており、セル面積も大きくなる。特許文献５においては、固有バイポーラトランジスタ(inherent bipolar transistor)について言及されているが、これはＭＯＳトランジスタに本来的に付随するバイポーラトランジスタであって、この発明におけるバイポーラトランジスタとは明らかに異なる。
以上の実施の形態においては、セルトランジスタとしてＮＭＯＳトランジスタを用いたが、Ｎ型半導体を用いたＰＭＯＳトランジスタをセルトランジスタとすることができる。この場合には、バイポーラ書き込みに用いられるトランジスタは、ＮＰＮトランジスタになる。
その他この発明はその趣旨を逸脱しない範囲で種々変形して実施することが可能である。
この発明の実施の形態によるメモリセル断面構造を示す図である。 同メモリセルの等価回路である。 同実施の形態のセルアレイＭＣＡ１の平面図である。 図２のＩ−Ｉ’断面図である。 図２のII−II’断面図である。 同セルアレイＭＣＡ１の等価回路である。 他のセルアレイＭＣＡ２の平面図である。 図６のＩ−Ｉ’断面図である。 同セルアレイＭＣＡ２の等価回路である。 同実施の形態のメモリチップの機能ブロック構成を示す図である。 同実施の形態のセンスアンプ回路構成を示す図である。 同実施の形態の“１”書き込み時のバイアス条件を示す図である。 同実施の形態の“０”書き込み時のバイアス条件を示す図である。 同実施の形態の読み出し時のバイアス条件を示す図である。 同実施の形態のデータ保持時のバイアス条件を示す図である。 同実施の形態の“１”書き込み時の他のバイアス条件を示す図である。 同実施の形態の“１”書き込み時の更に他のバイアス条件を示す図である。 同実施の形態の“１”書き込み時の一般化したバイアス条件を説明するための図である。 同実施の形態の書き込みシーケンスを説明するための図である。 第１の書き込みシーケンスを示す図である。 第２の書き込みシーケンスを示す図である。 第３の書き込みシーケンスを示す図である。 第４の書き込みシーケンスを示す図である。 “０”，“１”データの同時書き込みを行うためのバイアス条件を示す図である。 従来のＦＢＣメモリのセルアレイ等価回路を示す図である。 従来のＦＢＣの“１”書き込み動作を説明するための図である。 従来のＦＢＣの“０”書き込み動作を説明するための図である。 従来のＦＢＣの読み出し動作を説明するための図である。 ＦＢＣの電圧−電流特性を示す図である。 従来のＦＢＣの問題を説明するための図である。
符号の説明
１…シリコン基板、２…絶縁膜、３…ｐ型シリコン層、４…ゲート電極、５…ドレイン層、６…ソース層、７…エミッタ層、ＭＮ…ＮＭＯＳトランジスタ、Ｔｒ…ＰＮＰバイポーラトランジスタ、ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＥＬ…エミッタ線、１０…シリコン基板、１１…ｎ＋型層、１２…絶縁膜、１３…ｐ型シリコン層、１４…ゲート電極（ワード線ＷＬ）、１５…ドレイン層、１６…ソース層、１７…エミッタ層、２１…素子分離絶縁膜、２２ａ，２２ｂ…層間絶縁膜、２３…コンタクトプラグ、２４…ソース線（ＳＬ）、２５…中継電極、２６…エミッタ線（ＥＬ）、２７…コンタクトプラグ、２８…ビット線（ＢＬ）、２９…ピラー。

Claims (18)

  1. 基板と、
    前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第１導電型の半導体層と、
    前記各半導体層に形成されて、第２導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、
    前記各半導体層に前記各セルトランジスタのドレイン層との間でＰＮ接合を構成するように形成された、前記セルトランジスタのチャネルボディに多数キャリアを注入するための第１導電型のエミッタ層と、
    を有することを特徴とする半導体集積回路装置。
  2. 前記各セルトランジスタと対応するエミッタ層により構成されるメモリセルがマトリクス配列されたセルアレイを有し、
    前記セルアレイは、マトリクスの第１の方向に並ぶセルトランジスタのゲート電極を共通接続するワード線と、マトリクスの第２の方向に並ぶセルトランジスタのドレイン層を共通接続するビット線と、前記第１の方向に並ぶセルトランジスタのソース層を共通接続するソース線と、前記第１の方向に並ぶエミッタ層を共通接続するエミッタ線とを有する
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記メモリセルは、各半導体層に形成されている
    ことを特徴とする請求項２記載の半導体集積回路装置。
  4. 前記第２の方向に並ぶ各半導体層に、二つのメモリセルがソース層を共有して形成されている
    ことを特徴とする請求項２記載の半導体集積回路装置。
  5. 前記セルトランジスタは、チャネルボディが過剰の多数キャリアを保持する第１データ状態と、チャネルボディが第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する
    ことを特徴とする請求項２記載の半導体集積回路装置。
  6. 前記セルトランジスタの第１データ状態は、ドレイン層と対応するエミッタ層の間を順バイアスして、エミッタ層からドレイン層を介してチャネルボディに多数キャリアを注入することにより書き込まれ、
    前記セルトランジスタの第２データ状態は、チャネルボディの多数キャリアをドレイン層に放出させることにより書き込まれる
    ことを特徴とする請求項５記載の半導体集積回路装置。
  7. 前記第１データ状態の書き込みは、選択ビット線の電圧をＶＢＬＳ、非選択ビット線の電圧をＶＢＬＵ、選択エミッタ線の電圧をＶＥＬＳ、非選択エミッタ線の電圧をＶＥＬＵ、ドレイン層とエミッタ層の間のＰＮ接合を順バイアスするに必要な電圧をＶ１、ドレイン層とエミッタ層の間のＰＮ接合を順バイアスするに不十分な電圧をＶ０として、ＶＢＬＳ＋Ｖ１≦ＶＥＬＳ、ＶＥＬＳ≦ＶＢＬＵ＋Ｖ０、及びＶＥＬＵ≦ＶＢＬＳ＋Ｖ０を満たす条件下で行われる
    ことを特徴とする請求項５記載の半導体集積回路装置。
  8. 前記第１データ状態の書き込み時、全てのワード線にセルトランジスタがオフとなる電圧が印加される
    ことを特徴とする請求項７記載の半導体集積回路装置。
  9. 前記第１データ状態の書き込み時、非選択ワード線にセルトランジスタがオフとなる電圧が印加され、選択ワード線に非選択ワード線より高い電圧が印加される
    ことを特徴とする請求項７記載の半導体集積回路装置。
  10. ワード線及びエミッタ線を共有する複数のメモリセルについて、第１データ状態の書き込みと第２データ状態の書き込みが異なるタイミングで行われる
    ことを特徴とする請求項７記載の半導体集積回路装置。
  11. 前記セルアレイの前記第１の方向に並ぶメモリセル数より少ない電流検出型センスアンプと、
    前記セルアレイの選択されたビット線をそれそれ対応する前記センスアンプに接続するためのビット線セレクタとを有する
    ことを特徴とする請求項５記載の半導体集積回路装置。
  12. 前記ビット線セレクタにより選択されている全てのメモリセルに第１データ状態を書き込む第１ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第２データ状態を書き込むべきメモリセルに第２データ状態を書き込む第２ステップとを有するデータ書き込みモードを有する
    ことを特徴とする請求項１１記載の半導体集積回路装置。
  13. 前記ビット線セレクタにより選択されている全てのメモリセルに第２データ状態を書き込む第１ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第１データ状態を書き込むべきメモリセルに第１データ状態を書き込む第２ステップとを有するデータ書き込みモードを有する
    ことを特徴とする請求項１１記載の半導体集積回路装置。
  14. 前記ビット線セレクタにより選択されているメモリセルのうち、第１データ状態を書き込むべきメモリセルに第１データ状態を書き込む第１ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第２データ状態を書き込むべきメモリセルに第２データ状態を書き込む第２ステップとを有するデータ書き込みモードを有する
    ことを特徴とする請求項１１記載の半導体集積回路装置。
  15. 前記ビット線セレクタにより選択されているメモリセルのうち、第２データ状態を書き込むべきメモリセルに第２データ状態を書き込む第１ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第１データ状態を書き込むべきメモリセルに第１データ状態を書き込む第２ステップとを有するデータ書き込みモードを有する
    ことを特徴とする請求項１１記載の半導体集積回路装置。
  16. 前記ビット線セレクタにより選択されている全てのメモリセルに対して、第１データ状態の書き込みと第２データ状態の書き込みを同時に行うデータ書き込みモードを有する
    ことを特徴とする請求項１１記載の半導体集積回路装置。
  17. 基板と、
    前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第１導電型の半導体層と、
    前記各半導体層に形成されて、第２導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、
    前記各半導体層に前記各セルトランジスタのドレイン層に接して形成された第１導電型のエミッタ層を有し、前記各セルトランジスタのドレイン層及びチャネルボディをそれぞれベース層及びコレクタ層として構成されたバイポーラトランジスタと有し、
    前記各セルトランジスタは、チャネルボディが過剰の多数キャリアを保持する第１データ状態と、チャネルボディが第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する
    ことを特徴とする半導体集積回路装置。
  18. 前記セルトランジスタの第１データ状態は、対応するバイポーラトランジスタをオンにして、そのエミッタ層からドレイン層を介してチャネルボディに多数キャリアを注入することにより書き込まれ、
    前記セルトランジスタの第２データ状態は、対応するバイポーラトランジスタがオフの状態で、チャネルボディの多数キャリアをドレイン層に放出させることにより書き込まれる
    ことを特徴とする請求項１７記載の半導体集積回路装置。
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