JP2005079314A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2005079314A JP2005079314A JP2003307202A JP2003307202A JP2005079314A JP 2005079314 A JP2005079314 A JP 2005079314A JP 2003307202 A JP2003307202 A JP 2003307202A JP 2003307202 A JP2003307202 A JP 2003307202A JP 2005079314 A JP2005079314 A JP 2005079314A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- data state
- data
- layer
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000969 carrier Substances 0.000 claims abstract description 18
- 230000015654 memory Effects 0.000 claims description 65
- 238000000156 high-resolution energy loss spectroscopy Methods 0.000 claims description 8
- 238000009825 accumulation Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000007599 discharging Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 87
- 108091006146 Channels Proteins 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 13
- 230000014509 gene expression Effects 0.000 description 7
- 101150049891 MCA1 gene Proteins 0.000 description 6
- 101150009920 MCA2 gene Proteins 0.000 description 6
- 101100290371 Schizosaccharomyces pombe (strain 972 / ATCC 24843) pca1 gene Proteins 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/78654—Monocrystalline silicon transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
【解決手段】 半導体集積回路装置は、基板と、前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第1導電型の半導体層と、前記各半導体層に形成されて、第2導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、前記各半導体層に前記各セルトランジスタのドレイン層との間でPN接合を構成するように形成された、前記セルトランジスタのチャネルボディに多数キャリアを注入するための第1導電型のエミッタ層とを有する。
【選択図】 図1A
Description
ボディの過剰の多数キャリアは、長時間放置すると、ソース,ドレインとの間のPN接合を介して抜ける。従って、DRAMと同様に一定周期でリフレッシュ動作を行うことが必要である。
浮遊ゲート型メモリセルにトンネル絶縁膜を介して電荷を注入するために、バイポーラ動作を利用する方式は、特許文献6,7に開示されている。
[メモリセル概要]
図1Aは、この発明の実施の形態によるメモリセル(FBC)の断面構造を示し、図1Bはその等価回路を示している。シリコン基板1上にシリコン酸化膜等の絶縁膜2により分離されたp型シリコン層3を有するSOI基板が用いられている。セルトランジスタであるNMOSトランジスタMNは、p型シリコン層3上にゲート絶縁膜を介して形成されたゲート電極4と、これに自己整合されたドレイン,ソース層5,6とを有する。p型シリコン層3のゲート電極直下のチャネルボディは、他のセル領域からは電気的に独立した、フローティングボディとなる。
この実施の形態のメモリセルは、“0”又は“1”データをダイナミックに記憶するから、一定周期でのデータリフレッシュが必要である。
図2は、この実施の形態によるFBCメモリのセルアレイMCA1の平面図であり、図3はそのI−I’断面図、図4はII−II’断面図である。SOI基板は、表面にN+型層11が形成されたシリコン基板10と、この上にシリコン酸化膜等の絶縁膜12を介して形成されたp型シリコン層13を有する。p型シリコン層13は、周囲に素子分離絶縁膜21が埋め込まれて、各セル毎に絶縁分離された複数の活性領域、即ちフローティングボディとして配列形成される。
この様に、ソース線24を共有することにより、セルアレイの単位セル面積はより小さいものとすることができる。
次に、この実施の形態によるFBCメモリのチップ100の構成を図9に示す。メモリセルアレイ101は好ましくは、複数のビット線範囲毎にセルユニットを構成する。各セルユニット内の一つのビット線BLがビット線セレクタ102により選択され、センスユニット103に接続される。この様に複数のビット線で一つのセンスユニット103を共有する方式は、ビット線毎にセンスアンプを配置することが困難である場合に有効である。一般に電流検出型センスアンプは比較的大きな面積を必要とし、微細なビット線ピッチを実現したセルアレイのビット線毎に配置することは困難である。
メモリチップ100にはこのほか、種々の制御信号を発生するコントローラ113、種々の内部電圧を発生する電圧発生回路114が設けられる。
この実施の形態によるFBCメモリのデータ書き込み及び読み出し動作を次に説明する。以下では、各動作モードのバイアス条件を、図5のセルアレイ等価回路を用いて示す。基本的には、各動作モードにおいて、ソース線SLは電位固定であるので、ビット線方向に隣接する二つセルがソース線SLを共有するセルアレイ構成の場合も同様の動作が可能である。但し、ソース線SLの電位を選択的に設定することもできる。
インパクトイオン化を“1”書き込みに利用する方式では、ワード線を共有する複数のセルに対して、ビット線電圧を異ならせることによって、同時に“1”書き込みと“0”書き込みを実行することができる。これに対して、パイポーラ書き込みを利用するこの実施の形態においては、ソース線SLを電位固定して、ワード線を共有する複数のセルに対して同時に“1”書き込みと“0”書き込みを実行することは難しい。
以上のようにこの実施の形態のFBCでは、インパクトイオン化に代わって、パイポーラ動作を利用して“1”書き込みが行われる。従って、“1”書き込みに要する時間を短縮することが可能になる。また非選択セルにおいて、GIDL電流による誤書き込みが生じるおそれもない。更に、インパクトイオン化を利用する場合と異なって、“1”書き込みに無駄な電力を消費することがない。
特許文献4,5は、セル構成原理は特許文献3と基本的に同じであるが、より複雑な構成となっており、セル面積も大きくなる。特許文献5においては、固有バイポーラトランジスタ(inherent bipolar transistor)について言及されているが、これはMOSトランジスタに本来的に付随するバイポーラトランジスタであって、この発明におけるバイポーラトランジスタとは明らかに異なる。
その他この発明はその趣旨を逸脱しない範囲で種々変形して実施することが可能である。
Claims (18)
- 基板と、
前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第1導電型の半導体層と、
前記各半導体層に形成されて、第2導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、
前記各半導体層に前記各セルトランジスタのドレイン層との間でPN接合を構成するように形成された、前記セルトランジスタのチャネルボディに多数キャリアを注入するための第1導電型のエミッタ層と、
を有することを特徴とする半導体集積回路装置。 - 前記各セルトランジスタと対応するエミッタ層により構成されるメモリセルがマトリクス配列されたセルアレイを有し、
前記セルアレイは、マトリクスの第1の方向に並ぶセルトランジスタのゲート電極を共通接続するワード線と、マトリクスの第2の方向に並ぶセルトランジスタのドレイン層を共通接続するビット線と、前記第1の方向に並ぶセルトランジスタのソース層を共通接続するソース線と、前記第1の方向に並ぶエミッタ層を共通接続するエミッタ線とを有する
ことを特徴とする請求項1記載の半導体集積回路装置。 - 前記メモリセルは、各半導体層に形成されている
ことを特徴とする請求項2記載の半導体集積回路装置。 - 前記第2の方向に並ぶ各半導体層に、二つのメモリセルがソース層を共有して形成されている
ことを特徴とする請求項2記載の半導体集積回路装置。 - 前記セルトランジスタは、チャネルボディが過剰の多数キャリアを保持する第1データ状態と、チャネルボディが第1データ状態より少ない多数キャリアを保持する第2データ状態とのいずれかを記憶する
ことを特徴とする請求項2記載の半導体集積回路装置。 - 前記セルトランジスタの第1データ状態は、ドレイン層と対応するエミッタ層の間を順バイアスして、エミッタ層からドレイン層を介してチャネルボディに多数キャリアを注入することにより書き込まれ、
前記セルトランジスタの第2データ状態は、チャネルボディの多数キャリアをドレイン層に放出させることにより書き込まれる
ことを特徴とする請求項5記載の半導体集積回路装置。 - 前記第1データ状態の書き込みは、選択ビット線の電圧をVBLS、非選択ビット線の電圧をVBLU、選択エミッタ線の電圧をVELS、非選択エミッタ線の電圧をVELU、ドレイン層とエミッタ層の間のPN接合を順バイアスするに必要な電圧をV1、ドレイン層とエミッタ層の間のPN接合を順バイアスするに不十分な電圧をV0として、VBLS+V1≦VELS、VELS≦VBLU+V0、及びVELU≦VBLS+V0を満たす条件下で行われる
ことを特徴とする請求項5記載の半導体集積回路装置。 - 前記第1データ状態の書き込み時、全てのワード線にセルトランジスタがオフとなる電圧が印加される
ことを特徴とする請求項7記載の半導体集積回路装置。 - 前記第1データ状態の書き込み時、非選択ワード線にセルトランジスタがオフとなる電圧が印加され、選択ワード線に非選択ワード線より高い電圧が印加される
ことを特徴とする請求項7記載の半導体集積回路装置。 - ワード線及びエミッタ線を共有する複数のメモリセルについて、第1データ状態の書き込みと第2データ状態の書き込みが異なるタイミングで行われる
ことを特徴とする請求項7記載の半導体集積回路装置。 - 前記セルアレイの前記第1の方向に並ぶメモリセル数より少ない電流検出型センスアンプと、
前記セルアレイの選択されたビット線をそれそれ対応する前記センスアンプに接続するためのビット線セレクタとを有する
ことを特徴とする請求項5記載の半導体集積回路装置。 - 前記ビット線セレクタにより選択されている全てのメモリセルに第1データ状態を書き込む第1ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第2データ状態を書き込むべきメモリセルに第2データ状態を書き込む第2ステップとを有するデータ書き込みモードを有する
ことを特徴とする請求項11記載の半導体集積回路装置。 - 前記ビット線セレクタにより選択されている全てのメモリセルに第2データ状態を書き込む第1ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第1データ状態を書き込むべきメモリセルに第1データ状態を書き込む第2ステップとを有するデータ書き込みモードを有する
ことを特徴とする請求項11記載の半導体集積回路装置。 - 前記ビット線セレクタにより選択されているメモリセルのうち、第1データ状態を書き込むべきメモリセルに第1データ状態を書き込む第1ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第2データ状態を書き込むべきメモリセルに第2データ状態を書き込む第2ステップとを有するデータ書き込みモードを有する
ことを特徴とする請求項11記載の半導体集積回路装置。 - 前記ビット線セレクタにより選択されているメモリセルのうち、第2データ状態を書き込むべきメモリセルに第2データ状態を書き込む第1ステップと、前記ビット線セレクタにより選択されているメモリセルのうち、第1データ状態を書き込むべきメモリセルに第1データ状態を書き込む第2ステップとを有するデータ書き込みモードを有する
ことを特徴とする請求項11記載の半導体集積回路装置。 - 前記ビット線セレクタにより選択されている全てのメモリセルに対して、第1データ状態の書き込みと第2データ状態の書き込みを同時に行うデータ書き込みモードを有する
ことを特徴とする請求項11記載の半導体集積回路装置。 - 基板と、
前記基板上に形成され配列された、前記基板と絶縁分離され且つ相互に絶縁分離された第1導電型の半導体層と、
前記各半導体層に形成されて、第2導電型のソース及びドレイン層とゲート電極を有し、そのチャネルボディの多数キャリア蓄積状態によりデータを記憶するセルトランジスタと、
前記各半導体層に前記各セルトランジスタのドレイン層に接して形成された第1導電型のエミッタ層を有し、前記各セルトランジスタのドレイン層及びチャネルボディをそれぞれベース層及びコレクタ層として構成されたバイポーラトランジスタと有し、
前記各セルトランジスタは、チャネルボディが過剰の多数キャリアを保持する第1データ状態と、チャネルボディが第1データ状態より少ない多数キャリアを保持する第2データ状態とのいずれかを記憶する
ことを特徴とする半導体集積回路装置。 - 前記セルトランジスタの第1データ状態は、対応するバイポーラトランジスタをオンにして、そのエミッタ層からドレイン層を介してチャネルボディに多数キャリアを注入することにより書き込まれ、
前記セルトランジスタの第2データ状態は、対応するバイポーラトランジスタがオフの状態で、チャネルボディの多数キャリアをドレイン層に放出させることにより書き込まれる
ことを特徴とする請求項17記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003307202A JP4077381B2 (ja) | 2003-08-29 | 2003-08-29 | 半導体集積回路装置 |
US10/698,526 US6825524B1 (en) | 2003-08-29 | 2003-11-03 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003307202A JP4077381B2 (ja) | 2003-08-29 | 2003-08-29 | 半導体集積回路装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005079314A true JP2005079314A (ja) | 2005-03-24 |
JP2005079314A5 JP2005079314A5 (ja) | 2005-08-25 |
JP4077381B2 JP4077381B2 (ja) | 2008-04-16 |
Family
ID=33448073
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003307202A Expired - Fee Related JP4077381B2 (ja) | 2003-08-29 | 2003-08-29 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6825524B1 (ja) |
JP (1) | JP4077381B2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007049113A (ja) * | 2005-07-15 | 2007-02-22 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP2008153567A (ja) * | 2006-12-20 | 2008-07-03 | Elpida Memory Inc | 半導体メモリ及びその製造方法 |
JP2009507384A (ja) * | 2005-09-07 | 2009-02-19 | イノヴァティーヴ シリコン イエスイ ソシエテ アノニム | 電気的フローティングボディトランジスタを有するメモリセル及びメモリセルアレイ、及び該メモリセル及びメモリセルアレイを動作する方法 |
JP2009205724A (ja) * | 2008-02-27 | 2009-09-10 | Toshiba Corp | 半導体記憶装置 |
JP2010034191A (ja) * | 2008-07-28 | 2010-02-12 | Toshiba Corp | 半導体記憶装置とその製造方法 |
US7696558B2 (en) | 2004-02-02 | 2010-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same |
JP2010519770A (ja) * | 2007-02-26 | 2010-06-03 | マイクロン テクノロジー, インク. | パストランジスタと、垂直読み出し/書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法 |
US8036017B2 (en) | 2008-09-26 | 2011-10-11 | Sharp Kabushiki Kaisha | Semiconductor memory device |
JP2019117681A (ja) * | 2010-03-19 | 2019-07-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (71)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6621725B2 (en) * | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
JP4044510B2 (ja) * | 2003-10-30 | 2008-02-06 | 株式会社東芝 | 半導体集積回路装置 |
US7072205B2 (en) * | 2003-11-19 | 2006-07-04 | Intel Corporation | Floating-body DRAM with two-phase write |
US7109532B1 (en) | 2003-12-23 | 2006-09-19 | Lee Zachary K | High Ion/Ioff SOI MOSFET using body voltage control |
JP4081071B2 (ja) * | 2004-11-26 | 2008-04-23 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
US7391640B2 (en) * | 2004-12-10 | 2008-06-24 | Intel Corporation | 2-transistor floating-body dram |
US7301803B2 (en) * | 2004-12-22 | 2007-11-27 | Innovative Silicon S.A. | Bipolar reading technique for a memory cell having an electrically floating body transistor |
JP4413841B2 (ja) * | 2005-10-03 | 2010-02-10 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US8223553B2 (en) * | 2005-10-12 | 2012-07-17 | Macronix International Co., Ltd. | Systems and methods for programming a memory device |
KR100663368B1 (ko) * | 2005-12-07 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
JP2007266569A (ja) * | 2006-02-28 | 2007-10-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
DE102006013721B4 (de) * | 2006-03-24 | 2011-12-08 | Infineon Technologies Ag | Halbleiterschaltungsanordnung und zugehöriges Verfahren zur Temperaturerfassung |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
KR100870937B1 (ko) * | 2006-10-27 | 2008-12-01 | 삼성전자주식회사 | 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법 |
WO2008090475A2 (en) | 2007-01-26 | 2008-07-31 | Innovative Silicon S.A. | Floating-body dram transistor comprising source/drain regions separated from the gated body region |
US8518774B2 (en) | 2007-03-29 | 2013-08-27 | Micron Technology, Inc. | Manufacturing process for zero-capacitor random access memory circuits |
JP2008263133A (ja) * | 2007-04-13 | 2008-10-30 | Toshiba Microelectronics Corp | 半導体記憶装置およびその駆動方法 |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) * | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
US8710566B2 (en) | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
CN102365628B (zh) | 2009-03-31 | 2015-05-20 | 美光科技公司 | 用于提供半导体存储器装置的技术 |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) * | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
EP2320454A1 (en) * | 2009-11-05 | 2011-05-11 | S.O.I.Tec Silicon on Insulator Technologies | Substrate holder and clipping device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
FR2953641B1 (fr) * | 2009-12-08 | 2012-02-10 | S O I Tec Silicon On Insulator Tech | Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante |
FR2953636B1 (fr) * | 2009-12-08 | 2012-02-10 | Soitec Silicon On Insulator | Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
US8508289B2 (en) * | 2009-12-08 | 2013-08-13 | Soitec | Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer |
FR2957193B1 (fr) * | 2010-03-03 | 2012-04-20 | Soitec Silicon On Insulator | Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante |
FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
FR2955203B1 (fr) * | 2010-01-14 | 2012-03-23 | Soitec Silicon On Insulator | Cellule memoire dont le canal traverse une couche dielectrique enterree |
FR2955195B1 (fr) * | 2010-01-14 | 2012-03-09 | Soitec Silicon On Insulator | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi |
FR2955200B1 (fr) | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree |
FR2955204B1 (fr) * | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
FR2957186B1 (fr) * | 2010-03-08 | 2012-09-28 | Soitec Silicon On Insulator | Cellule memoire de type sram |
FR2957449B1 (fr) * | 2010-03-11 | 2022-07-15 | S O I Tec Silicon On Insulator Tech | Micro-amplificateur de lecture pour memoire |
EP2548227B1 (en) * | 2010-03-15 | 2021-07-14 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
FR2958441B1 (fr) | 2010-04-02 | 2012-07-13 | Soitec Silicon On Insulator | Circuit pseudo-inverseur sur seoi |
EP2378549A1 (en) | 2010-04-06 | 2011-10-19 | S.O.I.Tec Silicon on Insulator Technologies | Method for manufacturing a semiconductor substrate |
EP2381470B1 (en) | 2010-04-22 | 2012-08-22 | Soitec | Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
US8867284B2 (en) * | 2012-06-01 | 2014-10-21 | United Microelectronics Corp. | Semiconductor element and operating method thereof |
US9508854B2 (en) | 2013-12-06 | 2016-11-29 | Ecole Polytechnique Federale De Lausanne (Epfl) | Single field effect transistor capacitor-less memory device and method of operating the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07123145B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
US5355330A (en) | 1991-08-29 | 1994-10-11 | Hitachi, Ltd. | Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode |
JPH05347419A (ja) | 1991-08-29 | 1993-12-27 | Hitachi Ltd | 半導体記憶装置 |
JP4216483B2 (ja) | 2001-02-15 | 2009-01-28 | 株式会社東芝 | 半導体メモリ装置 |
US6462359B1 (en) * | 2001-03-22 | 2002-10-08 | T-Ram, Inc. | Stability in thyristor-based memory device |
JP2003031693A (ja) | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
-
2003
- 2003-08-29 JP JP2003307202A patent/JP4077381B2/ja not_active Expired - Fee Related
- 2003-11-03 US US10/698,526 patent/US6825524B1/en not_active Expired - Fee Related
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7696558B2 (en) | 2004-02-02 | 2010-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing data as state of majority carriers accumulated in channel body and method of manufacturing the same |
JP2007049113A (ja) * | 2005-07-15 | 2007-02-22 | Sony Corp | 半導体装置および半導体装置の製造方法 |
JP4696964B2 (ja) * | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
US8873283B2 (en) | 2005-09-07 | 2014-10-28 | Micron Technology, Inc. | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
KR101290459B1 (ko) * | 2005-09-07 | 2013-07-26 | 마이크론 테크놀로지, 인코포레이티드 | 전기적 플로팅 바디 트랜지스터를 갖는 메모리 셀 및메모리 셀 어레이, 및 그 동작 방법 |
US11031069B2 (en) | 2005-09-07 | 2021-06-08 | Ovonyx Memory Technology, Llc | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US10418091B2 (en) | 2005-09-07 | 2019-09-17 | Ovonyx Memory Technology, Llc | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
JP2009507384A (ja) * | 2005-09-07 | 2009-02-19 | イノヴァティーヴ シリコン イエスイ ソシエテ アノニム | 電気的フローティングボディトランジスタを有するメモリセル及びメモリセルアレイ、及び該メモリセル及びメモリセルアレイを動作する方法 |
JP2008153567A (ja) * | 2006-12-20 | 2008-07-03 | Elpida Memory Inc | 半導体メモリ及びその製造方法 |
US9293185B2 (en) | 2007-02-26 | 2016-03-22 | Micron Technology, Inc. | Apparatus including a capacitor-less memory cell and related methods |
US8203866B2 (en) | 2007-02-26 | 2012-06-19 | Micron Technology, Inc. | Capacitor-less memory cell, device, system and method of making same |
US8451650B2 (en) | 2007-02-26 | 2013-05-28 | Micron Technology, Inc. | Capacitor-less memory cell, device, system and method of making same |
US8582350B2 (en) | 2007-02-26 | 2013-11-12 | Micron Technology, Inc. | Capacitor-less memory cell, device, system and method of making same |
US8724372B2 (en) | 2007-02-26 | 2014-05-13 | Micron Technology, Inc. | Capacitor-less memory cell, device, system and method of making same |
JP2010519770A (ja) * | 2007-02-26 | 2010-06-03 | マイクロン テクノロジー, インク. | パストランジスタと、垂直読み出し/書き込み有効化トランジスタを含む、キャパシタレスフローティングボディ揮発性メモリセル、およびその製造法とプログラミング法 |
JP2009205724A (ja) * | 2008-02-27 | 2009-09-10 | Toshiba Corp | 半導体記憶装置 |
US7977738B2 (en) | 2008-07-28 | 2011-07-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
JP2010034191A (ja) * | 2008-07-28 | 2010-02-12 | Toshiba Corp | 半導体記憶装置とその製造方法 |
US8036017B2 (en) | 2008-09-26 | 2011-10-11 | Sharp Kabushiki Kaisha | Semiconductor memory device |
JP2019117681A (ja) * | 2010-03-19 | 2019-07-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4077381B2 (ja) | 2008-04-16 |
US6825524B1 (en) | 2004-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4077381B2 (ja) | 半導体集積回路装置 | |
US6903984B1 (en) | Floating-body DRAM using write word line for increased retention time | |
US7027334B2 (en) | Semiconductor memory device | |
US7539043B2 (en) | Semiconductor memory device | |
US9679612B2 (en) | Techniques for providing a direct injection semiconductor memory device | |
JP5549899B2 (ja) | 半導体メモリアレイ及び該半導体メモリアレイを備えた集積回路デバイス | |
US6888770B2 (en) | Semiconductor memory device | |
JP4469744B2 (ja) | 半導体記憶装置および半導体記憶装置の駆動方法 | |
US6882008B1 (en) | Semiconductor integrated circuit device | |
JP3781270B2 (ja) | 半導体集積回路装置 | |
JP2008263133A (ja) | 半導体記憶装置およびその駆動方法 | |
JP2009205724A (ja) | 半導体記憶装置 | |
US7733718B2 (en) | One-transistor type DRAM | |
US7391640B2 (en) | 2-transistor floating-body dram | |
KR101461629B1 (ko) | 메모리 셀 구조들, 메모리 셀 어레이들, 메모리 장치들,메모리 제어기들, 메모리 시스템들, 및 이들을 동작하는방법 | |
KR930002288B1 (ko) | 반도체기억장치 | |
US20120314483A1 (en) | Semiconductor device | |
JP2009093708A (ja) | 半導体記憶装置およびその駆動方法 | |
JP2002260381A (ja) | 半導体メモリ装置 | |
US7663941B2 (en) | Semiconductor memory device | |
US7724569B2 (en) | 1-transistor type DRAM driving method with an improved write operation margin | |
US7733725B2 (en) | Method of driving 1-transistor type DRAM having an NMOS overlain on top of an SOI layer | |
JP2009170023A (ja) | 半導体記憶装置 | |
JP2009193657A (ja) | 半導体記憶装置およびその駆動方法 | |
JPS59110158A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050408 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050408 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071228 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080129 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080131 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |