JPH05347419A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は高集積可能な微細化に適した半導体
記憶装置を給するため、選択トランジスタを小さくして
も情報を保持する電荷の減衰を引き起こさないメモリセ
ルを可能とすることにある。 【構成】 メモリセルをワード線200をゲートとするＭ
ＯＳＦＥＴによる選択トランジスタと絶縁分離されたエ
ミッタ電極をもつバイポーラトランジスタによる書込素
子および選択トランジスタのチャネル部に電界効果をあ
たえる絶縁層に覆われた蓄積電極600により構成する。 【効果】 蓄積電極の電荷は選択トランジスタおよび書
込素子を同時に動作させたとき（書込時）以外では絶縁
膜によりリークが妨げられるため、選択トランジスタを
小さくしても、良好な電荷保持特性を維持することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明構造は、高集積可能な微細
化に適した半導体記憶装置に関する。

【０００２】

【従来の技術】これまで最も高集積可能な半導体記憶装
置として、シリコン基板上に形成された１つの選択トラ
ンジスタと１つの容量素子からなるダイナミック ラン
ダムアクセス メモリ（ＤＲＡＭ）セル構造が知られて
いる。このメモリセル１ビットを等価的に示した図２を
用いて説明する。メモリセルは複数個をアレイ状に集積
して形成されるが、ここでは、メモリセル１つの構造を
説明する。この例において選択トランジスタは図中で示
したＭＯＳＦＥＴにより形成されている。情報を保持す
るコンデンサの蓄積電極は基板とは反対の導電型を持つ
不純物により形成し、基板半導体との間にＰＮ接合をつ
くることで電気的に分離されている。この蓄積電極は選
択トランジスタのソース又はドレインを形成する拡散層
と接続している。また、選択トランジスタの、もう一つ
の拡散層はビット線につながるように配置されている。
ゲート電極はワード線である。選択トランジスタがオフ
状態となると、蓄積電極は周囲の電極と電気的に分離さ
れるため、情報を保持することができる。

【０００３】

【発明が解決しようとする課題】図２に示した従来技術
において、蓄積電極に保持情報として蓄積されている電
荷は、基板との接合および選択トランジスタのリーク電
流等のため、時間とともに減少する。そのため、電荷量
として記憶されていた情報も消失される。そこで、情報
が消失するよりも短い適当な時間毎にデータを読み出
し、再度書き直すリフレッシュと呼ばれる動作を行なう
必要がある。リフレッシュ動作は、ビット線等配線の持
つ大きな容量を充放電するため、多くの電力が消費さ
れ、ＤＲＡＭの大きな課題となっている。リフレッシュ
の間隔はひとつには、蓄積電荷量により決まるため、時
間当たりのリフレッシュ回数を減らすには蓄積電荷を多
くする必要がでてくる。しかし、容量素子の蓄積電荷量
は、容量素子の面積に比例するため、メモリセルを高集
積化、すなわち素子が小さくなると、蓄積電荷量が減少
し、リフレッシュ回数の増大とともに消費電力増大が大
きな問題となってくる。

【０００４】さらに、ＭＯＳＦＥＴによる選択トランジ
スタも素子寸法を小さくするとソース、ドレインの拡散
層間を流れるリーク電流が増大しやすくなる短チャネル
効果と呼ばれる現象が生じてくる。そのため高集積化を
進めるとオフ状態の保持が困難になり、蓄積電荷をリー
クさせる大きな要因となる。

【０００５】よって、本発明は現状の半導体記憶装置の
もつ上記課題に鑑み、電荷リークを抑え、選択トランジ
スタを小さくしても情報を保持する電荷の減衰を引き起
こさないメモリセルを可能とすることにある。

【０００６】

【課題を解決するための手段】上記目的は、半導体基板
上に形成された絶縁ゲート型電界効果トランジスタから
なる選択トランジスタと、キャリアの持つ電荷により情
報を保持する記憶部からなる半導体記憶装置において、
該記憶部が絶縁物で囲まれ、かつ、該記憶部の電荷量を
変化させる該絶縁物に接する基板および導電型の異なる
ＰＮ接合を有する電極からなる書込素子を持つことによ
り達成される。

【０００７】言い換えると、メモリセルをワード線200
をゲートとするＭＯＳＦＥＴによる選択トランジスタと
絶縁分離されたエミッタ電極をもつバイポーラトランジ
スタによる書込素子および選択トランジスタのチャネル
部に電界効果をあたえる絶縁層に覆われた蓄積電極600
により構成する。

【０００８】

【作用】蓄積電極の電荷は選択トランジスタおよび書込
素子を同時に動作させたとき（書込時）以外では絶縁膜
によりリークが妨げられるため、選択トランジスタを小
さくしても、良好な電荷保持特性を維持することができ
る。さらにその絶縁膜をトンネルするキャリアを制御す
る書き込み素子により容量部にアクセスし、少数の電荷
により保持された情報をトランジスタ出力として増幅す
ることができる。

【０００９】つぎにメモリ動作について、図３から図７
を用いて説明し、本発明構造が上記課題の解決に有効で
あることを示す。

【００１０】本発明によるメモリセルは、従来セルと同
様な選択トランジスタと、情報に対応した電荷を蓄える
蓄積電極による記憶部、および、蓄積電極への書込素子
からなっている。図３に本発明構造の特長の一つである
書込素子の等価的な表示を示し、これを用いて図４に本
発明構造のメモリセルを等価的に示す。図４において８
５０はビット線、２００はワード線、８００はプレート
線である。破線枠Ａで示した領域が選択トランジスタ、
破線枠Ｂは書込素子、６００が記憶部である。選択トラ
ンジスタは従来のＳＯＩのＭＯＳＦＥＴ構造であり、書
込素子はエッミタ、ベース電極間にトンネル絶縁膜を設
けたバイポーラトランジスタにより形成されている。こ
のため、記憶部６００は周囲を完全に絶縁物で覆われて
いる。

【００１１】図３の書込素子の構造を、簡単化して図５
に示す。記憶部の電極６００をエッミタと絶縁膜９００
を挾んでＮ型半導体層７００によるベース電極およびＰ
型半導体層７５０によるコレクタ電極からできている。
ベース、コレクタ間にＰＮ接合が形成するため、ベース
７００をＰ型、コレクタ７５０をＮ型で形成しても良
い。ここでは、ベースをＮ型、コレクタをＰ型を用いて
説明する。

【００１２】図６にベース、コレクタ間に逆バイアスを
加えたときの様子をバンド図を用いて示す。接合中で生
じた電子はベースとコレクタ間のポテンシャル差により
高エネルギー状態になっているため、絶縁膜９００のポ
テンシャル障壁を越えて電極６００に流れ込む。そのた
め電極６００では電子が蓄積され、その電荷により電位
が下がる。一般に絶縁膜のポテンシャル障壁を越えてキ
ャリアを注入するメカニズムには、直接トンネリングや
ホットキャリア注入等の様々なものが知られているが、
これらの電流成分を完全に分離することは困難である。
そこで、以下ここでは、こうした絶縁膜の高いポテンシ
ャル障壁を通してキャリアが移動するメカニズムを総称
して”トンネル”と呼ぶことにする。

【００１３】一方、図７に示すようにベース、コレクタ
間を順バイアスすると、コレクタよりベースに流れ込ん
だ正孔が絶縁膜９００をトンネルして電極６００に流れ
込む。そのため、正孔の電荷により電極６００の電位は
上昇する。

【００１４】よって、この書込素子動作により記憶部に
は、高低２つの電位状態を与えることができる。また、
図２に示したこれまでのＤＲＡＭセルでは、選択トラン
ジスタが直接情報保持を果す容量素子の蓄積電荷のリー
クを支えていたため、選択トランジスタを小さくするこ
とで電流リークが増えると記憶部の電位状態の保持が困
難になっていた。しかし、本発明構造では、選択トラン
ジスタのソース、ドレイン間のリークが起きても、直接
情報を保持している記憶部６００に影響することがな
い。そのため、選択トランジスタを小さくすることが容
易である。

【００１５】本メモリセルでは書込素子を制御するベー
ス電極は、選択トランジスタを介してビット線８５０に
つながる。以下上記書込素子特性をもとにメモリセル動
作を説明する。

【００１６】（１）情報保持状態 選択トランジスタがオフ状態では、ベースはコレクタ電
位との平衡状態に保たれるため、書込素子もオフ状態と
なる。よって、記憶部６００の電荷は維持される。

【００１７】（２）書込状態 選択トランジスタがオン状態では、ベース電位がビット
線８５０の電位に固定される。よって、ビット線電位に
応じて上記書込素子の動作を行ない、記憶部の電荷状態
を書き込む。これにより、記憶部６００が高電位のとき
選択トランジスタの閾値はＶｈ，低電位のときＶｌとな
る。

【００１８】（３）読み出し状態 選択するセルにつながるビット線電位をコレクタ電位に
比べ順バイアスに設定し、ワード線電位をＶｌとＶｈの
中間電位に立ち上げる。コレクタ、ビット線間に電流を
みることで、選択トランジスタの状態、すなわち、記憶
部６００の電位情報を読みだすことができる。図４２に
トランジスタ特性を示す。トランジスタはゲート電圧Ｖ
ｇに対して極めて急俊なスイッチング特性を示すことが
知られている。そのため、それぞれＶｈとＶｌの閾値を
持つトランジスタがあるとき、中間電位Ｖｍに立ち上げ
るとチャネル電流が大きく変えることができる。読みだ
し時のビット線電位を、書込素子の順バイアス書込の閾
値以下にすることで、情報を非破壊で読みだすことがで
きる。このとき、他のビット線はコレクタ電位に対して
逆バイアス状態にすることで、消費電流を抑えることが
できる。

【００１９】

【実施例】図１を用いて本発明構造について説明する。
図１は同じビット線コンタクトを共有する２ビットのメ
モリセルの断面構造を示したものである。ビット線８５
０はビット線接続層８１０を介して半導体に高濃度に不
純物を導入することで導電化することで形成された電極
７０１に接続している。電極７００、７０１およびワー
ド線２００により選択トランジスタが形成されている。
ワード線２００は絶縁膜９１０を介して基板に形成され
る７００、７０１間を流れるチャネル電流を電界効果に
より制御するゲート電極である。電極７００は、電極下
面にトンネル絶縁膜９００を挾んで電極６００と対向し
ている。電極６００は該絶縁膜９００および絶縁膜３１
０により周囲を囲まれ、他電極と導電層による電気的接
続がない。また、電極７００の上部に７００とは反対の
導電型をもつ不純物を高濃度に含み導電化した電極層７
５０が形成されている。電極７５０は配線８００に接続
している。

【００２０】まず記憶部について動作の概略を説明す
る。電極７５０と電極７００に形成されているＰＮ接合
により生成されたキャリアが、トンネル絶縁膜９００を
トンネリングすることで電極６００に導入される。その
ため、このキャリアのもつ電荷により、記憶電極６００
の電位は書き換えられる。また、記憶部である電極６０
０に導入されたキャリアは、導電層による接続がないた
め減衰することがない。

【００２１】次に、選択トランジスタの動作を説明す
る。本発明構造では、選択トランジスタが記憶部の情報
書換およびデータ読み出しに用いられている。情報の書
込において、選択トランジスタによりビット線電位を書
込素子の電極７００与えることで、書き込む情報を記憶
部に伝える働きをする。

【００２２】また選択トランジスタは、データ読み出し
時に記憶情報をトランジスタ特性の変化に変換する働き
をする。すなわち、選択トランジスタは電極６００が絶
縁膜９００を挾んでチャネル部に接しているため、電極
６００も絶縁膜９００を介して電界効果を電極７００お
よび７０１間のチャネルに及ぼす。この電極６００の電
位が変わると選択トランジスタのワード線２００に対す
る閾値が変わり、選択トランジスタの出力も大きく変化
する。そのため、選択トランジスタを介して記憶部の情
報を容易に読みだすことができる。

【００２３】次に図１に示した本発明の実施例１につい
て、図８から図１９を用いて形成法を基に説明する。

【００２４】（図８） Ｐ型シリコン単結晶基板（１０
１）上にシリコン酸化膜（３００）およびＰ型単結晶シ
リコン（１００）を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ ｉｎｓｕｌａｔｏｒ）基板上に厚さ３０Åの薄い酸
化膜９００を形成する。

【００２５】（図９） 上記基板上に高濃度に不純物を
含むことで導電化した多結晶シリコンを気相成長法によ
り１００ｎｍ堆積し、既知のホトレジスト法を用いてパ
ターニングすることで電極（記憶部）６００を形成す
る。

【００２６】（図１０） 上記基板上にシリコン酸化物
３１０を堆積し、さらにシリコン基板１０２を置いて熱
処理し、酸化物層３１０と基板１０２を接着する。

【００２７】（図１１） シリコン１０２を基板とし
て、出発時の基板１０１およびシリコン酸化膜３００を
エッチングすることで、単結晶シリコン層１００を基板
表面に露出させる。

【００２８】（図１２） シリコン層１００に下部の電
極６００に合わせてアクティブ領域をパターニングし素
子間のシリコン層をエッチングすることで、素子分離領
域を形成する。

【００２９】（図１３） シリコン１００表面に熱酸化
により４ｎｍの酸化膜９１０を形成し、さらに高濃度に
不純物を含むことで導電化した多結晶シリコン２００お
よびシリコン酸化物層３５０を気相成長法により堆積す
る。この多結晶シリコンおよびシリコン酸化物層をレジ
ストをマスクに異方的にエッチングし、ワード線２００
を形成する。この工程は従来ＭＯＳＦＥＴのゲート電極
形成と同様に行なうことができる。

【００３０】（図１４） 上記基板上にシリコン酸化物
を５０ｎｍ気相成長法により一様に堆積したのち、異方
的にエッチングすることで、ワード線２００および３５
０側面にシリコン酸化物層（スペーサ）３６０を形成す
る。このワード線等をマスクにしてイオン打ち込み法を
用いてシリコン基板１００に砒素を高濃度ドーピングす
ることで、電極７００および７０１を形成する。

【００３１】（図１５） 気相成長法によりシリコン酸
化膜３６５を３０ｎｍ堆積し、ホトレジスト法を用いた
パターニング法により、拡散層７００上の一部を開口す
る。

【００３２】（図１６） ボロンを高濃度含んだ多結晶
シリコンを気相成長法により２００ｎｍ堆積し、７００
上に形成した開口にあわせ加工し、プレート電極８００
を形成する。このとき、開口を通して電極７００中に拡
散したボロンがコレクタ７５０を形成する。

【００３３】（図１７） 上記基板上にシリコン酸化膜
３７０を気相成長法により堆積する。

【００３４】（図１８） ワード線２００間をパターニ
ングしてシリコン絶縁物３７０等をエッチングすること
で電極層７０１を開口し、高濃度にリンを含んだ多結晶
シリコンを堆積したのち加工することで、ビット線接続
層８１０を形成する。

【００３５】（図１９） 集積半導体装置の既知の配線
形成工程と同様に、絶縁物を堆積したのちビット線接続
層８１０等にコンタクトホールを開口し、さらに金属材
により配線８５０を形成することで第１図の半導体装置
が得られる。

【００３６】この半導体装置では、同一プレート線につ
ながるメモリセルに同じ情報を同時に書き込むことがで
きる。よって、プレート線をメモリセルアレイ毎に分離
加工することで、アレイ単位で書込動作させる構成をと
ることができる。

【００３７】上記実施例では記憶部６００の形成をさき
に行なったが、図２０から図２４に示す実施例２のよう
にシリコン層１００と同時に加工することでパターニン
グを自己整合化することができる。

【００３８】（図２０） 多結晶シリコン層６００は加
工せずに一様に堆積したまま、図８から図１１と同様に
して基板を得る。

【００３９】（図２１） シリコン層１００加工時に酸
化膜９００および多結晶シリコン６００を連続してエッ
チングする。

【００４０】（図２２） ワード線加工後、シリコン酸
化膜３６５を堆積しワード線間のみ開口する。このと
き、シリコン１００も酸化膜９００まで同時に加工す
る。さらに、熱窒化によりシリコン１００側面にシリコ
ン窒化膜３８２を形成する。

【００４１】（図２３） 上記基板表面のシリコン酸化
膜９００を異方的にエッチングし、多結晶シリコン６０
０を露出させ、ワード線等をマスクに異方的にエッチン
グすることでアクティブであるシリコン層１００および
ワード線２００に自己整合的に記憶部６００を加工する
ことができる。

【００４２】（図２４） 上記基板を酸化し、６００側
面にシリコン酸化膜３２５を成長させる。窒化膜３８２
をエッチングしてから、ビット線接続層８１０を形成す
る。以下、実施例１と同様に書込素子等を形成すること
ができる。

【００４３】上記実施例では、記憶部をゲート電極と異
なる面に形成し、チャネルを挾む形をとっているが、本
発明の特長である書き込み素子を用いた構造を応用し、
図２６に示すようにゲート電極と記憶部を同じ側に重ね
て形成することもできる。図２６に実施例３を示す。以
下Ｐ型基板上に形成されたメモリセルを用いて説明す
る。第１ビット線１６１０はＰ型不純物の拡散層電極１
３２０に接続している。この拡散層１３２０はＮ型不純
物拡散層電極１３１０に囲まれ、１３２０と基板１５０
０は、１３１０により分断されている。第２ビット線１
６２０は、Ｎ型不純物拡散層１２００に接続されてい
る。拡散層１２００と１３１０は、第１ゲート１１２０
および第２ゲート１１１０により絶縁ゲート型電界効果
トランジスタを形成している。チャネル部を覆うように
配置された第２ゲート電極（記憶部）は、周囲を絶縁物
に覆われ他電極と導電層による電気的接続がなく、主と
して第１ゲート電極１１２０による絶縁物層１９１０を
介した容量結合により電位が与えられる。本実施例で
は、通常の書き換え可能型不揮発性半導体記憶装置（Ｅ
ＥＰＲＯＭ）等に習い、これらの電極を、１２００をソ
ース電極、１３１０をドレイン電極、１３２０をベース
電極、１１１０の記憶部をフローティングゲート電極、
１１２０を制御ゲート電極と呼ぶことにする。

【００４４】この実施例３の半導体記憶装置は、通常の
フローティングゲート型のＥＥＰＲＯＭと同様に、フロ
ーティングゲートの持つ電荷量により制御ゲートからみ
たトランジスタの閾値を変化させ、チャネルの形成の有
無として情報を読みだすものである。そこでメモリ動作
をするフローテイングゲートへの情報の書込消去動作の
概略を説明する。

【００４５】制御ゲートの電位を正方向に上げ、フロー
ティングゲートを介してソース、ドレイン間のチャネル
を強反転させ、オン状態にする。ドレインにチャネルを
介し、ソースより電位を与え、ドレインとベースのＰＮ
接合に逆バイアスを印加する。逆バイアスにより生じる
接合の降伏現象により高エネルギー状態にあるキャリア
が生成され、電子がゲート絶縁膜１９２０を越えてフロ
ーテイングゲートに導入される。そのため、このキャリ
アのもつ電荷により、フローテイングゲートの電荷量が
書き換えられる。フローティングゲートに導入されたキ
ャリアは、導電層による接続がないため減衰することが
ない。

【００４６】消去動作時には、ゲートの電位を基板、ベ
ース電極に対し低くすると、ベース、基板間のドレイン
表面にチャネルが生じる。このチャネルの電界により生
じたホールが絶縁膜１９２０を越えて、フローティング
ゲートの注入される。また、フローティングゲートに対
しベースが正方向にバイアスされるため、フローティン
グゲートからベースに電子が引き抜かれる。このため、
フローティングゲート中の電子が減少させることができ
る。この消去動作は、実施例１にも用いることができ
る。

【００４７】次に、読み出し動作を説明する。ソース電
極に対しベースを高電位にし、制御ゲートを正方向にバ
イアスする。フローティングゲートの電位がチャネルの
閾値を越えた場合には、チャネルがオン状態となり、ソ
ース、ドレイン間が導通し、ドレインとベースが順方向
にバイアスされるため、ソース、ベース間に電流が流れ
る。一方、フローティングゲート電位が閾値以下のとき
は、チャネルは形成されず、ソース、ベース間には電流
が流れない。よって、このソース、ベース間の導通状態
により、情報を容易に読みだすことができる。

【００４８】情報保持状態では、ベース、ドレイン間の
接合を導電位または逆バイアス状態にすることで、電流
オフ状態にさせることで、チャネルの漏れ電流を低減す
ることができる。

【００４９】ここではＰ型基板を用いた実施例をもとに
動作を説明したが、反対導電型を用いたときには、バイ
アス条件を反転させることで、同様に動作させることが
できる。

【００５０】以下、図２７から図３５を用いて形成法を
基に説明する。図２７はマスクパターンを示す平面図で
ある。それぞれの形成工程における特徴を示すため、図
２８から図３１は、図２７のＢーＢ線での断面構造で、
その後の工程を説明する図３２から図３５では、図２７
のＡーＡ線での断面構造で示す。

【００５１】（図２８） Ｐ型シリコン単結晶基板（１
５００）上に厚さ３０Åの薄い酸化膜を熱酸化により形
成し、気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐａｒ Ｄ
ｅｐｏｓｉｔｉｏｎ法 以下ＣＶＤ法）により、シリコ
ン窒化膜を２００ｎｍ堆積する。図２８において１５５
０で示したアクティブ領域を既知のホトレジスト法を用
いてパターニングし、レジストをマスクに該シリコン窒
化膜を異方的にエッチングする。このシリコン窒化膜を
マスクにボロンをイオン打ち込みした後、熱酸化し素子
分離を行なう６００ｎｍの酸化膜を選択的に成長させ
る。シリコン窒化膜および窒化膜の下に形成していた薄
い酸化膜をウエットエッチングにより除去することでア
クティブ領域を形成する。

【００５２】（図２９） 上記基板上に熱酸化により厚
さ６ｎｍのゲート絶縁膜を形成し、フローテイングゲー
トとなる多結晶シリコン１１１０をＣＶＤ法により１５
０ｎｍ堆積する。該多結晶シリコン層１１１０にイオン
打ち込み法を用いてリンを１×１０²⁰ｃｍ~³ドーピング
する。

【００５３】（図３０） 上記基板上に図２７の１１１
１で示した、アクテイブ領域を囲むようにレイアウトし
たフローティングゲートパターンをパターニングし、多
結晶シリコン層１１１０を異方性エッチングにより加工
する。

【００５４】（図３１） フローティングゲートの多結
晶シリコン表面を酸化し、ＣＶＤ法によりシリコン窒化
膜を堆積し、酸化膜換算で２０ｎｍの厚さを持つ積層絶
縁膜１９１０を形成する。ＣＶＤ法を用いて高濃度にリ
ンを含むことで導電化した多結晶シリコン１１２０を２
００ｎｍ堆積する。

【００５５】（図３２） 図２７の制御ゲートパターン
１１２０を用いて、多結晶シリコン層１１２０を絶縁膜
１９１０まで異方的にエッチングし、さらに、１９１０
およびフローティングゲート層１１１０をエッチングす
ることで、フローティングゲートおよび制御ゲートの積
層ゲート構造を形成する。

【００５６】（図３３） 図２７において１２５０で示
したマスクパターンを用いてイオン打ち込みし、ゲート
の両側にそれぞれソースでは３×１０²⁰ｃｍ~³、ドレイ
ンには５×１０¹⁸ｃｍ~³の砒素をドーピングする。アニ
ール処理により不純物を活性化した後、ボロンをドレイ
ン側にイオン打ち込みしアニールすることで、６×１０
²⁰ｃｍ~³濃度のベース電極１３２０を形成する。

【００５７】（図３４） 上記基板上にＣＶＤ法により
シリコン酸化膜（図中省略）を５０ｎｍ堆積してから、
リンガラスを２００ｎｍ堆積させ、無機塗布材を用いて
平坦化した層間絶縁膜を既知の方法で形成する。制御ゲ
ート１１２０、ベース１３２０、ソース１２００にコン
タクトを開口する。

【００５８】（図３５） それぞれの電極にタングステ
ンを用いて配線することで、実施例の構造を得ることが
できる。

【００５９】本実施例構造では、１３１０、１３２０間
で発生したキャリアは１３１０と１３２０の接合付近か
らトンネルしてフローティングゲート１１１０に注入さ
れる。（図３６）このとき注入されたキャリアの絶縁膜
中での捕獲は、主に拡散層電極１３１０内部で引き起こ
される。読みだし時のトランジスタ特性は、拡散層１２
００ー１３１０間のチャネル特性で決まるため、これら
捕獲キャリアの効果は拡散層によりマスキングすること
ができる。従来構造では、図３８、３９に示すように、
セル情報を読みだすため重要なトランジスタのチャネル
部でキャリアの捕獲が行なわれるため、大きな特性変動
を引き起こす問題があった。本構造では、この問題を解
決することができることは明らかである。

【００６０】図４０に、実施例１の構造において、ＰＮ
接合に拠らない書き込み素子構造を示す。チャネル電界
で加速されたキャリアおよび、これらキャリアが引き起
こすアバランシェ現象により高エネルギー状態のキャリ
アを発生させ、記憶部６００に書き込み動作することが
できる。このとき、チャネル部でキャリアをトンネルさ
せるため、上述の特性変動の問題がある。図４１に示す
ように注入部と選択トランジスタを分けることで特性変
動を低減することができる。またこの構造を用いること
で、複数の入力ゲート（２００Ａ，２００Ｂ）から一つ
の記憶部６００への書き込みを行なうことができる。

【００６１】

【発明の効果】本発明構造では、選択トランジスタと書
込素子を形成することで記憶部の電極を絶縁膜で覆うこ
とが可能となり電荷がリークすることがない。

【図面の簡単な説明】

【図１】本発明実施例１の素子構造を示す素子断面構造
図である。

【図２】ＤＲＡＭセルを示す等価図である。

【図３】本発明構造の書込素子を示す等価図である。

【図４】本発明構造のメモリセルを示す等価図である。

【図５】本発明構造の書込素子構造図である。

【図６】書込素子動作特性説明図である。

【図７】書込素子動作特性説明図である。

【図８】本発明実施例１の素子形成工程を示す素子断面
構造図である。

【図９】本発明実施例１の素子形成工程を示す素子断面
構造図である。

【図１０】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１１】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１２】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１３】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１４】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１５】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１６】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１７】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１８】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図１９】本発明実施例１の素子形成工程を示す素子断
面構造図である。

【図２０】本発明実施例２の素子形成工程を示す素子断
面構造図である。

【図２１】本発明実施例２の素子形成工程を示す素子断
面構造図である。

【図２２】本発明実施例２の素子形成工程を示す素子断
面構造図である。

【図２３】本発明実施例２の素子形成工程を示す素子断
面構造図である。

【図２４】本発明実施例２の素子形成工程を示す素子断
面構造図である。

【図２５】本発明実施例１のメモリセル配置を示すセル
アレイ等価図である。

【図２６】本発明実施例３の素子構造を示す模式素子構
造図である。

【図２７】本発明実施例３の平面レイアウトを示す素子
平面図である。

【図２８】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図２９】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３０】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３１】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３２】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３３】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３４】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３５】本発明実施例３の素子形成工程を示す素子断
面構造図である。

【図３６】本発明実施例３のメモリセル動作説明図であ
る。

【図３７】本発明実施例３のメモリセル動作説明図であ
る。

【図３８】本発明実施例３に対応する従来メモリセル動
作説明図である。

【図３９】本発明実施例３に対応する従来メモリセル動
作説明図である。

【図４０】本発明実施例４のメモリセル動作説明図であ
る。

【図４１】本発明実施例５のメモリセル動作説明図であ
る。

【図４２】本発明実施例におけるメモリセル動作説明図
である。

【符号の説明】

１００、１０１、１０２…シリコン単結晶、 ２００…ワード線（ゲート電極）、 ３００、３１０、３２５、３５０、３６０、３６５、３
７０…シリコン酸化物層、 ３８２…シリコン窒化膜、 ６００…蓄積電極（記憶部）、 ７００、７０１、７５０…拡散層電極、 ８００…プレート線、 ８１０…ビット線接続層、 ８５０…ビット線、 ９００…トンネル絶縁膜、 ９１０…ゲート絶縁膜、 １１１０…フローティングゲート、 １１１１…フローティングゲート加工パターン、 １１２０…制御ゲート、 １２００…ソース、 １２５０…イオン打ち込みマスク、 １３１０…ドレイン、 １３２０…ベース、 １５００…基板、 １５５０…アクティブパターン、 １６１０…ベース配線、 １６２０…ソース配線、 １９１０…積層絶縁膜、 １９２０…ゲート絶縁膜、 １９５０…酸化膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 相良 和彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 武田 英次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 南 眞一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された絶縁ゲート型電
   界効果トランジスタからなる選択トランジスタと、キャ
   リアの持つ電荷により情報を保持する記憶部からなる半
   導体記憶装置において、該記憶部が絶縁物で囲まれ、か
   つ、該記憶部の電荷量を変化させる該絶縁物に接する基
   板および導電型の異なるＰＮ接合を有する電極からなる
   書込素子を持つことを特長とする半導体記憶装置。
2. 【請求項２】上記半導体記憶装置において、選択トラン
   ジスタの閾値が該記憶部により制御されていることを特
   長とする半導体記憶装置。
3. 【請求項３】半導体基板上に形成された絶縁ゲート型電
   界効果トランジスタと、電子の持つ電荷により該絶縁ゲ
   ート型電界効果トランジスタの閾値を変える第２のゲー
   ト電極である記憶部を持つ書き換え可能型不揮発性半導
   体記憶装置（ＥＥＰＲＯＭ）において、絶縁ゲート型電
   界効果トランジスタの一方の拡散層電極が、基板と異な
   る導電型を有する不純物により形成され、かつ該拡散層
   内に基板と同じ導電型を有する不純物により２重の不純
   物拡散層が形成され、該２重の拡散層がゲート絶縁膜に
   接するＰＮ接合を形成することを特長とする半導体記憶
   装置。
4. 【請求項４】請求項１乃至請求項３の何れかに記載の半
   導体記憶装置において、該ＰＮ接合を逆バイアスするこ
   とで生じるキャリアを該記憶部である第２のゲートに注
   入し、記憶部の電荷量を変えることを特長とする半導体
   記憶装置。
5. 【請求項５】請求項１乃至請求項３の何れかに記載の半
   導体記憶装置において、該ＰＮ接合を順バイアス状態で
   電流をとり出すことを特長とする半導体記憶装置。
6. 【請求項６】請求項１乃至請求項３の何れかに記載の半
   導体記憶装置において、絶縁物上に形成されていること
   を特長とする半導体記憶装置。