KR900007742B1 - 불휘발성 메모리장치 - Google Patents

Abstract

내용 없음.

Description

불휘발성 메모리장치

제1도는 본 발명의 제1의 실시예에 따른 EPROM(erasable and electrically programmable ROM)의 등가 회로도.

제2도는 상기의 제1도에 표시한 EPROM의 메모리셀(memory cell)과 풀엎(pull up) 회로부의 일부 평면도.

제3도는 주변회로 소자부 B를 포함한 상기 제2도의 X-X 선으로 표시된 부분의 단면도.

제4도a∼제4도f는 제3도에 표시한 메모리셀부 A와 주변회로소자부 B의 제조공정을 표시하는 공정 단면도.

제5도는 본 발명의 제2의 실시예를 표시하는 단면도.

제6도는 본 발명의 제3의 실시예에 따른 EPROM의 등가 회로도.

제7도는 제6도에 표시한 EPROM의 메모리 셀과 풀엎 회로부 일부 평면도.

제8도는 주변회로 소자부 B를 포함하는 상기 제7도의 X-X선으로 표시된 부분의 단면도.

제9도a∼제9도f는 제8도에 표시한 메모리셀부 A와 주변회로 소자부 B의 제조 공정을 표시하는 공정 단면도.

제10도는 본 발명의 제4의 실시예를 표시하는 단면도.

제11도는 게이트 전압과 드레인 전류와의 관계를 표시하는 특성도.

제12도는 본 발명의 제5도의 실시예를 표시하는 단면도.

제13도는 본 발명의 제6의 실시예를 표시하는 단면도.

제14도는 본 발명의 제7의 실시예를 표시하는 단면도.

제15도는 본 발명의 제8의 실시예를 표시하는 단면도.

제16도∼제19도는 본 발명의 제9의 실시예를 표시하며, 제16도와 제19도는 풀엎저항의 평면도, 제17도는 메모리 셀부 A와 주변회로 소자부 B의 단면도, 제18도는 게이트 전압과 드레인 전류와의 관계를 표시하는 특성도.

제20도는 본 발명의 제10도의 실시예를 표시하는 단면도.

제21도는 본 발명의 제11의 실시예를 표시하는 단면도.

제22도와 제23도는 본 발명의 제12의 실시예를 표시하며, 제22도는 메모리셀부의 평면도이고 제23도는 메모리 셀부 A와 주변회로 소자부 B의 단면도.

본 발명은 불휘발성 메모리장치 즉 예를들면, EPROM에 관한 것이다. EPROM에서는 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)의 2중 게이트 구조인 MISFET(Metal Insulator Semiconductor Field Effect Transistor)에 의하여 구성된 메모리셀을 종횡으로 배열하고 X방향의 각 메모리셀의 콘트롤 게이트에 대하여는 X데코더(decorder)에 가해지는 어드레스(addres) 신호에 따른 제어신호를 공통의 워드라인(word line)을 통하여 선택적으로 공급되게하고 또 Y방향의 각 메모리셀의 드레인에 대하여는 Y데코더에 가해지는 어드레스 신호에 따른 제어신호를 공통의 비트라인(bit line)을 통하여 선택적으로 공급되게 하여 이것들에 의하여 기억과 호출의 동작이 행하여 지게끔하고 있다.

이와같은 EPROM에서는 데코더등의 주변회로를 단일 도전형(單一導電型)찬넬의 MISFET로 구성하게 되면 소지 전력이 많아지기 대문에 그 주변 회로를 CMOS(Complementary Metal Oxide Semiconductor FET)화 시켜서 소비 전력을 줄일수 있는 방법을 연구하였다.

그러나 본 발명인등이 검토한 바에 의하면 상기와 같이 주변회로를 CMOS화 하였을때에는 워드라인과 전원단자(V_pp)와의 사이에 접속되는 워드라인 충전용(充電用)의 풀엎회로에다 데플렛숀 모드(deplation mode)의 N 찬넬 MISFET를 저항소자로서 사용하게 되면 특히 호출시에 다량의 전류가 워드라인에서 X데코더로 흘러들어가게 되어 도리어 저 소비전력화 하는데 부적당하다는 것이 판명되었다.

구체적으로 설명하면 호출시에 있어서는 비 선택라인상의 워드라인과 X데코더와의 사이에 접속된 트랜스화 게이트(transfer gate)(데플렛숀 모드의 MISFET)가 도통하게 됨으로 상기한 저항의 양단에는 호출전압(V_pp=5V)에 해당하는 전위차가 발생하게 된다. 그런데 풀엎회로의 상기 MlSFET는 그 저항이 적기 때문에 MISFET, 워드라인, 그리고 또, 트랜스화 게이트를 통하여 전원단자(V_pp)로부터 전류가 X데코더에 용이하게 흘러들어가게 된다.

이와같은 전류가 각 워드라인에 10μA씩 흐르게되며, 따라서 전체적으로 5mA정도의 전류가 흐르게 된다. 그리고, 이와같은 현상은 Y데코더 측의 풀엎회로에다 상기와 같은 데플렛숀 모드의 MISFET를 저항소자로 사용하였을 때에도 나타나게되어 호출시에 Y데코더에도 너무 많은 전류가 흘러 들어가게 되기 때문에 전류의 소비량(소비전력)이 더욱 많아지게 된다. 이와같은 호출시의 소비전류를 감소시켜서 EPROM의 전력소비를 적게하기 위한 대책으로 MISFET의 찬넬폭과 찬넬 길이와의 비(W/L)를 적게하여 드레인 전류를 줄이는 방법을 생각할 수 있지만 이 경우에 찬넬폭은 너무적게할 수 없기 때문에 찬넬길이를 크게하는 수밖에 없다. 찬넬길이를 크게하게되면 그 만큼 MlSFET의 면적이 증가 하게됨으로 고집적화 하는데 불리하게 된다.

그래서 상기의 데플랫숀모드의 N찬넬 MISFET 대신에 엔헌스멘트 모드(enhancement mode)의 P찬넬 MISFET를 저항소자로 사용하는것을 본 발명인등이 검토하였다. 이때에는 비선택 라인에 흐르는 전류를 주릴수가 있었지만 기억시킬때에 예를들면 25V 또는 21V나 되는 높은 기억전압(V_pp)을 사용하게 되기 때문에 랫치엎(ratch up) 현상이 나타나서 소자가 파괴되는 염려가 있는 것을 알게되었다. 즉, CMOS를 구성하는 N찬넬 MISFET와 P찬넬 MISFET와의 사이에는 양 FET의 각 확산 영역과 반도체 기판의 웰(well)에 의하여 PNP와 NPN의 각 기생(寄生) 트랜지스터가 나타나게되고 이 기생 트랜지스터에 고 전압이 인가됨으로서 이것이 트리거(trigger)시키는 격이 되어 양 기생 트랜지스터에 의하여 형성되는 PNPN의 사이리스터(thyristor)구조가 도통되어 버린다(즉, 랫치 엎 현상이 일어나게 된다).

그러므로 본 발명의 제1의 목적은 소비전력을 대폭적으로 감소시키면서 동시에 집적도도 향상시키고 또 랫치엎 현상이 일어나지 않게하여 안정하게 동작할수 있는 메모리장치를 얻는데에 있다. 그리고, 또 본 발명의 제2의 목적은 상기한 바와 같은 소비전력을 대폭적으로 감소시키고, 집적도를 향상시키며, 랫치 엎현상을 방지하여 안정동작이 가능한 메모리 장치에서 풀엎회로의 저항소자로서 호출동작시에는 저항치가 커서 무효전류를 억제할수가 있고 기억동작시에는 저항치가 적어서 충전 속도를 빠르게 할수 있는 메모리 장치를 얻는데에 있다.

다음에는 본 발명을 EPROM에다 적용한 실시예를 도면을 참조하여 설명한다.

제1도는 본 발명의 제1실시예에 따른 EPROM의 회로구성을 표시한 것이다. 플로팅 게이트와 콘트롤 게이트 와의 2중 게이트 구조인 N 찬넬 MISFET(Q_M1-1…Q_m1-m)∼(Q_Mn-1…Q_Mn-m)에 의하여 각 메모리셀이 종횡으로 형성되어 있다. 각 콘트롤 게이트를 연결하는 공통의 워드라인(W₁,W₂,…W_n와 각 드레인을 연결하는 공통의 비트라인 D₁,D₂,…D_m이 매트릭스(matrix) 상태로 교차하여 배치되어 있다.

각 워드라인은 그 한쪽끝이 데플렛숀 모드의 트랜스화 게이트 Q_T1… Q_Tn를 통하여 X데코더 X-DEC에 각각 접속되어 있다. 그리고, 워드라인의 다른쪽 끝은 워드라인 충전용의 풀엎회로를 구성하는 고 저항소자r₁…r_n를 통하여 전원단자 V_pp에 각각 접속되어 있다.

각 비트라인은 스위칭용 MISFET Q_S1…Q_Sm을 통하여 커먼 비트라인(common bit line)에 의하여 호출회로(reading circuit) RC, 그리고 기억회로(writing circuit) WC에 접속되어 있다.

또, FET Q_S1…Q_Sm의 게이트는 데플렛숀 모드의 트랜스화게이트 Q_T1'… Q_Tm'를 통하여 Y-DEC에 각각 접속되어 있으며, 그리고 또 FET Q_S1…Q_Sm과 트랜스화 게이트의 MISFET Q_T1'… Q_Tm'와의 연결점에서 풀엎회로의 고저항소자 r₁'…r_m'를 통하여 전원단자 V_pp에 연결되어 있다.

본 EPROM에서는 저 소비전력화하기 위하여 각 데코더 X-DEC와 Y-DEC, 그리고 호출회로와 기억회로등의 주변회로는 CMOS에 의하여 구성되어 있다. 여기서 중요한 것은 고전압을 가하기 위한 전원단자 V_pp측의 각 풀엎회로의 저항소자 r₁… r_n, r₁'…r_m'로써 앞서 설명한바있는 데플렛숀 모드의 MISFET를 사용하지 않고, 그 대신에 고저항인 폴리 실리콘막(poly crystalline silicon film)을 사용한 것이다.

다음에는 이와같은 EPROM의 동작에 관하여 설명한다. 전원단자 V_pp에는 기억동작시에 고전압(예를들면25V)이 인가되고 호출시에는 저 전압(예를들면 5V)이 인가된다.

한편 X 데코더 X-DEC의 출력측에 접속된 워드라인에 출력되는 전압레벨은 선택시에는 5V인 고레벨로 되도록 규정지워져 있고 비 선택시에는 0V인 저레벨이 되도록 규정지워져 있다. 데플렛숀형 트랜스화 게이트의 MISFET Q_T1…Q_Tn의 게이트에 인가되는 라이트 인에이블(write enable) 전압

는 호출시에는 5V의 고레벨이 되게 규정지워지고 기억동작시에는 0V의 저레벨이 되게 규정지워져 있다. 기억동작에 대하여 설명하면 전원단자 V_pp에 25V와 같은 고 전압이 공급되는 워드라인 W₁이 선정되어졌을때에는 트랜스화 게이트 MISFET Q_T1가 OFF되어 그 결과 워드라인 W₁에는 고전압 25V가 공급된다.

이때에 Y데코더 Y-DEC에 의하여 스위칭용 MISFET Q_S1이 선정되어져 있다면 메모리셀 Q_M1-1의 드레인에는 기억회로( WC)를 통하여 12V의 전압이 인가된다.

이 결과 메모리셀 Q_M-1에는 정보가 기억이 된다. 이때에 트랜스화 게이트 MISFET Q_T2…Q_Tn이 ON이 되기 위하여 비선정된 워드라인 W₂…W_n기준레벨(그라운드 레벨)이 되고 이 비선정의 워드라인에 접속된 메모리셀의 콘트롤 게이트에는 전압이 인가되지 않는다.

다음에는 호출동작에 대하여 설명하면 전원단자 V_pp에는 5V와 같은 저 전압이 공급된다. 선정된 X데코더의 출력은 5V로 설정된다. 워드라인 W₁을 선정한 경우 MISFET Q_T1의 소스전압이 5V가 됨으로 트랜스화 게이트 Q_T1은 ON 상태로 된다. 이결과 X데코더로부터 5V의 전압이 워드라인 W₁에 공급된다.

한편 Y데코더에 의하여 스위칭 MISFET Q_S1이 선정되었을 때에는 메모리셀 Q_M1-1의 드레인에 호출회로를 통하여 5V의 전압이 인가된다. 이 전압에 의하여 호출동작이 행하여진다.

이와같은 호출동작시에 비선정인 워드라인 W₂…W_n은 기준레벨(그라운드 레벨)로 된다. 이때 비선정인워드라인 W₂…W_n에는 전원단자 V_pp로 부터 풀엎저항 r₂…r_n를 통하여 리크(leak) 전류가 흐르게 됨으로 풀엎저항 r₂…r_n는 고저항인것이 요구된다. 본 발명에 있어서는 이와같은 요구를 만족시키기 위한 저항 소자의 구조를 제공하는 것이다.

다음에는 이와같은 저항소자를 갖는 EPROM의 구조를 제2도와 제3도는 참조하여 좀더 상세하게 설명한다.

제2도는 예를들어 전술한 제1도에 있어서의 3개의 워드라인 W₂,W₃,W₄에 대한 각각의 풀엎회로부를 표시하며, 제3도는 주변회로 소자부 B를 포함한 제2도의 X-X선으로 표시된 부분의 단면도를 표시한 것이다.

다른 워드라인에 대한 풀엎회로부와 상기의 r₁'…r_m'의 부분은 상기의 제2도, 제3도와 같은 모양으로 구성되기 때문에 그림에서는 생략되어 있다.

P형 실리콘 기판 1의 하나의 주 표면에 성장시킨 필드(field) SiO₂막 2a에 의하여 각 메모리셀이 구분되며, 또 이 메모리셀 부분 A는 주변회로 소자부 B(예를들면 데코더 등의 CMOS부 B)와 필드 SiO₂막 2b에 의하여 분리되어 있다. 그리고 필드 SiO₂막 밑의 찬넬 스톱퍼(channel stopper)는 그림을 간단하게 표시하기 위하여 생략하였다. 메모리 셀은 기판 1에 형성된 N⁺형의 확산 영역,3,4,5,6과, 그리고 폴리 실리콘으로 조성되고 워드라인의 일부분인 콘트롤 게이트 CG₂,CG₃,CG₄와, 그리고 또 각 콘트롤게이트 밑에 있는 폴리 실리콘으로 조성된 플로팅 게이트에 의하여 구성되어 있다.

각 콘트롤 게이트는 워드라인으로서 필드 SiO₂막 2b의 상부까지 더욱 연장되고 다음에 설명하게될 인(燐)처리와 이온주입이 행하여 지지 않게 하여서 풀엎회로의 고 저항 소자 r₂,r₃,r₄가 이루어져 있는 곳까지 연장되어 있다.

이 폴리 실리콘으로 된 고저항 소자 r₂,r₃,r₄는 따라서 워드라인(그리고 콘트롤 게이트의 역할도 한다)과 마찬가지로 같은 제2층의 폴리 실리콘막으로 되어 있고 끝 부분의 각 N-형 폴리실리콘막 7,8,9에는 공통의 알미늄 배선 10이 접속되어 있다. 이 알미늄 배선 10은 전술한 전원단자 V_pp에 연결되어 있는 것이다.

각 저항 소자 r₁,r₂,…r_n의 전기 저항은 10⁶

이상이여야 하고 특히 10⁷∼10¹⁰인것이 요구되며,10⁸∼10⁹

이면 더욱 바람직스러운 것이 된다.

이 저항치는 전술한 데플렛숀 모드의 N 찬넬 MISFET의 저항치(5×10⁵

)보다 훨씬 더커야 하는것이 중요하다.

즉, 앞서 설명한 바와같이 제1도의 회로에서 호출시에 비선정 워드라인의 하나의 메모리셀 예를들어 Q_M2-1이 도통이된 경우에도 폴리 시리콘으로 된 저항 r₂가 고저항이기 때문에 워드라인 W₂와 메모리셀 QM_2-1을 통하여 데코더 X-DEC에 흘러 들어가게 되는 전류의 량은 지극히 적은 값으로 된다.

또, Y-DEC 측에 있어서도 각 저항 r₁' …r_m'의 값이 10⁷∼10¹⁰

인 고저항이기 때문에 위에 설명한 것과 마찬가지로 Y-DEC에 흘러들어가는 전류가 대단히 적은 값이 된다. 이와같은 결과에 의하여 호출시에 각 데코더에 흘러들어가는 전류는 전체적으로 현저하게 감소되어 1개 소자마다 수 nA이하로 됨으로 CMOS와 비교하여도 손색이 없을 정도로 소비 전력을 적게 할수가 있다.

이와같은 뜻에서 저항 r₁…r_n, r₁' …r_m'의 저항치를 10⁷

이상이 되게 하는 것이 바람직하지만 저항치가 너무 높아지면 기억동작속도가 늦어짐으로 10¹⁰

이하가 되게 하는 것이 좋다.

그리고 본 실시예에서는 데코더등의 주변회로에 제3도에 도시한바와같이 CMOS로 구성하였음으로 적은 소비전력으로 동작이 가능하다.

제2도와 제3도에서 11은 N형 웰(well), 12와 13은 P⁺형의 확산영역, 14와 15는 N⁺형의 확산영역, 16과 17은 제2층의 폴리실리콘으로 된 게이트전극을 표시한다. 그리고, 또 그림중의 18과 19는 게이트산화막, 20과 21은 각각 폴리 실리콘막 표면의 SiO₂막이고, 22는 인 실리케이트의 유리막이다.

이상 설명한 바와같이 본 실시예에서는 풀엎회로의 고저항소자 r₁…r_n, r₁' …r_m'는 앞서 설명한데 플렛숀 모드의 N찬넬의 MISFET와는 근본적으로 다른 것으로써 호출동작시의 전류를 보다 적게 하기 위하여 소자의 크기를 크게할 필요는 전혀 없는 것이기 때문에 오히려 그 크기 (특히 저항막의 넓이와 두께)를 약간 조정하든가 혹은 이온주입에 의하여 불순물을 도입하므로써 필요로하는 고저항치가 되게하는 것이다.

따라서, MISFET에 비하여 예컨대 1/10이하의 크기로 적게만들수가 있으므로 MISFET자체를 고집적화하는데 대단히 중요한 역활을 하게 된다.

또, 상기의 고저항소자 r₁…r_n, r₁' …r_m'는 모두 필드 SiO₂막 2b위에 부설되어 있음으로 기판 1로 부터 불리된 상태로 있게 된다.

그럼으로 제3도의 CMOS부 B의 구성소자와의 사이에 앞서 설명한 바와같은 기생트랜지스터가 발생되는일이 없음으로 랫치엎 현상을 효과적으로 방지할수 있게 되어 안정된 동작이 이룩될 수 있는 것이다.

본 실시예의 고저항소자 대신에 기관1의 자체에 형성된 확산영역 또는 이온주입 영역으로된 저항을 이용할수도 있겠지만 이와같은 저항 영역은 현재까지의 기술로서는 저항치를 충분하게 높게 하는 것이 불가능하고 또, N형의 저항 영역일 경우에는 CMOS측과의 사이에 사이리스터 구조가 존재하게 도어 랫치엎의 원인이 됨으로 부적당한 것이다.

또, 상술한 고저항 소자는 제2층의 폴리 실리콘으로 되어있기 때문에 통상의 EPROM의 제조과정을 변경할 필요가 없으므로 용이하게 또, 정밀하게 형성할수 있는 것도 장점의 하나이다.

이 제작과정을 제4도의 제조과정도를 참조하여 설명한다. 우선 제4도a에 도시한바와같이 p형 실리콘기판 1의 하나의 주표면에다 산화기술과 선택 산화기술에 의하여 N형 웰11과 필드 SiO₂막 2b를 각각 선택적으로 형성시킨다. 그리고, 게이트 산화막 18를 형성한 다음에 케미컬 베이퍼 데포지션(Chemical Vapor deposition)기술(이하 CVD라고 함)에 의하여 상기의 실리콘 기판 1위의 전체표면에다 폴리 실리콘(poly crystalline silicon film…이하 poly silicon film이라함)을 성장시키고 다음에 인처리와 폴리 실리콘 막에 대한 불순물 도우프(dope)를 하고나서 포토 엣칭(photo etching)방법에 의하여 미리 정하여진 형태가 되도록 폴리 실리콘 막 23의 패턴(pattern)을 만든다. 이 폴리 실리콘막 23은 또 그 표면은 산화처리하여 그 표면에 다 얇은 SiO₂막 20을 형성시킨다.

그리고나서 주변 회로 측의 게이트 산화막을 일단 제거시킨 다음 새로운 게이트 산화막 19를 형성시킨다.이 게이트 산화막 19는 상술한 게이트 산화막 18을 그대로 사용하여도 상관은 없다.

다음에는 제4도 b와 같이 CVD에 의하여 기판1의 전체 표면에 둘째번층의 폴리 실리콘 막 24를 형성시키고 또 그 표면의 정해진 곳에다 CVD에 의하여 SiO₂막 25(마스크가 되는 것임)를 만들고 이 상태에서 인처리를 한다. 이 과정에 의하여 마스크 25가 덮혀져있지 않은 폴리 실리콘막 24는 N⁺형으로 되고 마스크 25가 덮혀져 있는 바로 밑의 폴리 실리콘막은 고저항인채 그대로 남겨둔다.

다음에는 제4도 c에 도시한 바와같이 마스크 25를 엣칭에 의하여 제거시키고 폴리 실리콘막 24, SiO₂막20, 그리고 폴리 실리콘막 23, 또 SiO₂막 18을 순서대로 같은 패턴이 되게 엣칭을 한다. 이와같이하여 콘트롤 게이트 형상의 폴리 실리콘막 26과 27이 형성되고 플로팅 게이트 형상의 폴리 실리콘막 28과 29가 형성되며, 또 주변 회로의 게이트 전극 형상의 폴리 실리콘막 30과 31이 각각 형성된다. 그리고 나서 각 폴리실리콘 막 양측의 게이트 산화막을 제거하여 기간을 노출 시킨다. 이상 설명한 패터닝(pattening)에 의하여 N⁺형의 폴리 실리콘 9가 정해진 패턴으로 저항소자 r₄의 한쪽 끝측에 남아 있게 된다.

다음에는 제4도 d와 같이 기판 1의 표면을 열에 의하여 약간 산화시켜서 얇은 SiO₂막 34를 형성하고 그 위에다가 또 다시 CVD에 의하여 기판 1의 전체표면을 덮도록 SiO₂을 형성시킨다. 그리고나서, SiO₂막을 선택적으로 엣칭하여 저항 r₄와 웰11의 위를 덮는 마스크 32와 33을 형성시킨다.

이 마스크 32와 33을 형성하는 엣칭 과정에서 상기의 얇은 SiO₂막 34는 마스크 32와 33에 의하여 가리워지는 부분을 제외한 전체가 제거되어 없어진다. 그 다음에는 기판 1의 하나의 주표면과 폴리 실리콘 막 26,27,30,31,9,위의 전체의 면에다 비소(砒素) 이온의 빔(beam)을 조사(照射)시켜서 노출된 기판면과 상술한 마스크 32와 33에 의하여 덮여져 있지 않은 폴리실리콘막 27,9에다 비소를 선택적으로 주입시키고 질소(N₂) 분위기중에서 어닐링(annealing)을 한다. 이 과정에 의하여 기판 1에다 소스와 드레인영역으로써의 N⁺형 확산영역 4,5,14,15가 형성되고 도 폴리 실리콘막 27과 9에 연속하여 또 다시 N⁺형의 실리콘 36이 형성된다. 이 N⁺형 실리콘 36의 크기는 마스크 32의 형상에 따라 임의로 그 크기를 설정할 수 있으므로, 이 시점에서 앞서 설명한 폴리 실리콘으로 된 고저항 r₄의 저항치를 필요로 하는 값이 되도록 조정할 수가 있다.

그 다음의 도면과 제3도에서는 고저항부 r₄의 양축의 N⁺형 폴리실리콘 36은 N⁺형 폴리실리콘 27과 9를 일체화(一體化)시킨 상태로 도시되어 있다.

다음에는 제4도 e에 도시한 바와같이 마스크 32와 33을 제거하고 CVD에 의하여 새로운 SiO₂막을 만든다. 이 SiO₂막을 엣칭하여 소정의 형태로 소정의 위치에다 SiO₂막 36과 37이 남게 한다. 그리고, 이 SiO₂막 36과 37을 마스크로하여, 전체면에다가 보론(boron) 이온의 빔 38을 조사시켜 웰 11내에다 소스와 드레인 영역으로서의 P⁺형 확산영역 12와 13을 형성시킨다.

그리고나서 제4도f에 도시한 바와같이 마스크 36,37을 제거한 다음 산화성 분위기중에서 가볍게 열처리를 하여 각 SiO₂막을 표면에 형성하여 각 MISFET의 게이트 전극CG₃,CG₄,FG₃,FG₄,16,17을 각기 형성 시킨다. 그리고 전체표면에 CVD에 의하여 부착된 인 실리게이트 유리막 22과 그 하층에 있는 SiO₂막을 포트엣칭을 하여 각 접속 점용의 관통 구멍 39,40을 만든다.

그 다음에는 진공증착 기술을 이용하여 전체 표면에 알미늄을 증착시키고 나서 이것을 포토엣칭하여 필요한 형태로 다듬어서 각 알미늄 배선 예를들면, 비트선 D_m, 전원라인 10을 제3도와 같이 형성한다. 제5도는 본 발명의 제2의 실시예에 따른 구조를 표시하는 것이다.

제5도는 제3도의 단면에 해당하는 것이며, 먼저 설명한 실시예와 서로 차이가 있는 점은 풀엎회로의 고저항 소자 r₄가 제1층의 폴리 실리콘으로 구성되어 있고 고 저항 r₄와 콘트롤 게이트 CG₄와는 알미늄 배선41로 접속되어 있는 것이다. 이와같이 구성하여도 통상의 제조과정을 변경하는 일이 없이 상기한 실시예에서 설명한 것과 동등한 작용효과가 있는 고저항을 만들수가 있다.

제조과정으로서는 제4도a의 공정에서 필드 SiO₂막 2b의 위에도 제1층의 폴리 실리콘막을 남겨두고 여기에다 제4도 b와 마찬가지 방법으로 선택적인 인처리를 실시하여 고 저항의 폴리 실리콘 부분을 형성한다. 그리고, 제1층의 폴리 실리콘막의 표면을 산화시킨다음에 제2층의 폴리 실리콘 막을 형성시켜서 이것을 제4도 c에 도시한 것과 필요한 형태로 만들고 또 다시 그 표면을 산화시킨다. 이때에 제5도에 도시한 바와같은 콘트롤 게이트 CG₄의 폴리실리콘막은 저항 r₄의 폴리 실리콘막과 서로 분리되도록 패턴잉을 한다.

다음에는 CVD에 의하여 형성된 SiO₂막을 마스크로 이용하여 비소 이온을 제4도 d와 같이 주입시켜 N⁺형 영역을 각각 형성시킨다.

이때에 고저항부 R₄의 위 표면은 마스크(SiO₂)로 덮어둔다. 그 다음에는 제4도 e에 도시한 바와같이 보론 이온을 주입시키고 나서 그 후에 표면을 산화시키고 제4도 f에 도시한 바와같이 인 실리케이트 유리를 표면에 부착시킨다. 그 다음에 이 유리막을 관통하여 관통 구멍을 형성시키고나서 알미늄을 증착하고 이것을 패턴잉하여 각 알미늄 배선 D_m,41,10등을 형성한다.

이상 본 발명의 제1실시예와 제2실시예에 대하여 설명하였는데 이상과 같은 실시예는 본 발명의 기술적 사상을 기초로 하여 또 다른 변형이 가능하다. 예를 들면, 위에서 설명한바 있는 풀엎 회로의 고저항 소자로서 고저항의 폴리 실리콘 막을 사용하는 대신에 폴리 실리콘막 내에 형성시킨 PN접합 다이오드를 저항으로 이용할수도 있다. 또 폴리 실리콘막을 공지의 레이져(laser)빔으로 어니링(annealing)을 하여 단결정화시켜 단결정 실리콘막으로 만들고 이것을 고저항체로 이용할수도 있다.

그리고 또, 본 발명은 위에 말한 EPROM에만 한정되지 않고 EAROM(electrically alterable ROM)에도 물론 적용시킬 수가 있고 더 더욱 고전압의 V_pp에서 사용되는 다른 종류의 불휘발성 기억장치에도 응용할 수가 있다. 다음에는 본 발명의 제3실시에에 따른 EPROM을 제6도, 제7도, 제8도 그리고 제9도a∼제9도f를 참조하여 설명한다.

지금까지 설명한 제1도∼제5도에 표시한 것과 동일한 곳에는 동일한 부호로 표시하였다. 제6도는 EPROM의 회로구성을 표시하는 회로도이다. 플로팅 게이트와 콘트롤 게이트의 2중 게이트 구조의 N찬넬 MISFET(Q_M1-1……Q_M1-m)∼(Q_Mn……Q_MN-m)에 의하여 각 메모리셀이 종횡으로 형성되어 있다. 각 콘트롤 게이트를 연결하는 공통의 워드라인 W₁,W₂……W_n과 각 드레인을 연결하는 공통의 비트라인 D₁,D₂……D_m이 매트릭스 형상으로 교차하여 배치되어 있다. 각 워드라인의 한쪽끝은 테플렛숀 모드의 트랜스화 게이트Q_T1,Q_T2……Q_Tn을 통하여 X데코더 X-DEC에 각각 접속되어 있고, 또 다른쪽 끝은 워드라인 충전용의 풀엎 회로를 구성하는 가변저항소자 R₁,R₂……R_n을 통하여 전원V_pp에 각각 접속되어 있다.

각 비트라인은 스위칭용 MISFET Q_S1,Q_S2……Q_Sm을 통하고 커먼 비트라인(common bit line)에 의하여 호출회로와 기억회로에 접속되어 있다. 그리고 FETQ_S1,Q_S2……Q_Sm의 게이트는 데플렛숀 모우드의 트랜스화 게이트Q_T1,Q_T2……Q_Tm를 통하여 Y-DEC에 각각 접속되어 있으며, 또 FET Q_S1,Q_S2……Q_Sm와 트랜스화 게이트Q_T1,Q_T2……Q_Tm와의 사이에서는 풀엎 회로의 가변 저항소자 R₁,R₂……R_m가 전원 V_pp와의 사이에 접속되어 있다.

이 EPROM에서 소비전력을 적게하기 위하여 각 데코더 X-DEC와 Y-DEC, 그리고 호출 회로와 기억 회로등의 주변회로는 CMOS에 의하여 구성되어 있다. 여기서 특별한 것은 고전압을 가하기 위한 전원 V_pp측의 각 플엎 회로의 저항 소자 R₁,R₂,……,R_n와 R₁,R₂,……,R_m로서 고 저항의 폴리 실리콘막을 찬넬부로 하는 MISFET Q_P1,Q_P2,……Q_Pn, Q_P1,Q_P2,…… Q,(가변소자 저항)가 사용되어 있는 것이다. 이것에 대하여 제7도와 제8도를 참조하여 더 상세하게 설명하면, 제7도는 예컨데 3개의 워드라인 W₂,W₃,W₄에 대한 각 풀엎 회로 부분을 표시하며, 제8도는 주변회로소자부 B를 포함하는 제7도의 X-X선으로 표시된 곳의 단면을 도시한 것이다. 그외의 다른 워드라인에 대한 풀엎 회로 부분과 상기한 R₁,R₂,……R_m의 부분은 제7도와 제8도에 표시한것과 마찬가지 구성으로 되기 때문에 그림에서는 표시를 생략하였다.

P형의 실리콘 기판 1의 하나의 주면에 성장시킨 필드 SiO₂막 2a에 의하여 각 메모리셀이 구분되고 또 이 메모리셀부 A는 주변회로소자부 B(예컨데 데코더등의 CMOS부 B)와는 필드 SiO₂막 2b에 의하여 분리되어 있다. 그리고, 필드SiO₂막 밑에 있는 찬넬 스톱퍼는 그림을 간단하게 하기 위하여 생략하였다.

메모리셀은 기판 1에 형성된 N⁺형의 확산영역 3,4,5,6과 폴리 실리콘으로 되어 있고, 워드라인의 일부가 되는 콘트롤 게이트 CG₂,CG₃,CG₄와 그리고, 각 콘트롤 게이트의 밑에 있는 역시 폴리 실리콘으로된 플로팅 게이트 FG₂,FG₃,FG₄에 의하여 구성되어 있다. 각 콘트롤 게이트는 워드라인이 되는 것임으로 필드SiO₂막 2b의 상부까지 연장되어 있으며, 후에 설명하게되는 인처리와 이온주입이 행하여지지 않는 부분은 풀엎회로를 구성하는 MISFET Q_P2,Q_P3,Q_P4의 고저항 찬넬부 CH₂,CH₃,CH₄로 되어 있다. 이들 MISFET들은 모두 동일한 구조로 되어 있어서 예를 들면, MISFET Q_P4는 제8도에 표시한 바와 같이 기판 1에 형성된 N형 웰 42가 게이트 전극이 되고, 웰 42위에 있는 필드 SiO₂막 2b가 게이트 산화막이 되며, 찬넬부 CH₄의 양측에 있는 동일한 폴리 실리콘막내에 형성된 P⁺형의 폴리실리콘막 43과 44가 소스와 드레인 영역이 되는 것이다.

이 P⁺형 폴리 실리콘막 43에는 워드라인 W₄가 되는 N⁺형의 폴리 실리콘막 27이 인가되어 있고 P⁺형 폴리 실리콘막 44에는 전원 전압 V_pp가 인가되어 있다. 그리고, 찬넬부 CH₄의 표면상의 SiO₂막 21과 인 실리케이트 유리막 22의 상부에는 알미늄으로된 게이트 전극 45가 부설되어 있고 이 게이트 전극 45에는 상기의 N형 웰 52와 동일한 라이트 인 에이블(write enable)신호전압

가 인가되도록 되어 있다.

그리고 찬넬부의 구실을 하고 있는 각 폴리 실리콘막 CH₂,CH₃,CH₄는 워드라인(또 콘트롤 게이트임)과 같은 제2층의 폴리 실리콘막으로 되어 있으며, 끝부분의 각 P⁺형 폴리 실리콘막 44에는 공통의 알미늄 배선 10이 접속되어 있다. 이 알미늄 배선 10은 상술한 전원 V_pp에 접속되어 있는 것이다. 그리고, 웰 42는 각 MISFET Q_P2,Q_P3,Q_P4,…… 에다 공통으로 형성되며, 신호 전압

는 웰내에 형성된 N⁺형의 확산 영역 7을 통하고 공통의 알미늄배선 8에 의하여 인가된다. 또, 본 실시예에서는 데코더등의 주변 회로 3은 제8도에 도시한 것과 같이 CMOS로 구성되어 있기 때문에 소비 전력이 적어진다. 그림에서 11은 N형 웰, 12와 13은 P⁺형 확산 영역, 14와 15는 N⁺형 확산 영역, 그리고 16과 17은 제2층의 폴리 실리콘으로된 게이트 전극이다. 그리고, 또 그림중의 18과 19는 게이트 산화막, 20과 21은 각 폴리 실리콘막 표면의 SiO₂막이다.

이상 설명한 바와 같이 본 제3의 실시예에 따르는 구조에서 특징적인 것은 고저항 폴리 실리콘 CH₂,CH₃,CH₄를 공통의 찬넬부로 하고 필드 SiO₂막 2b와 SiO₂막 21, 그리고 유리막 22와 각 게이트의 산화막으로하는 상하의 MISFET에 의하여 상술한 가변저항 소자로의 p찬넬 MISFET Q_P2,Q_P3,Q_P4가 구성되어 있는 것이다. 따라서, 호출동작시에 V_pp=5V,

=5V라고 하면 각 찬넬부 CH₂,CH₃,CH₄,……에는 반전층(反轉層)이 유기되지 않음으로 그의 드레인 전류 I_DS는 실질적으로 차단되어 각 MISFET가 비도통상태로 된다. 이때에 리이크 전류는 10^-11A 정도에 불과하므로 전원 V_pp로 부터 워드라인을 통하여 데코더에 흘러 들어가는 전류는 대단히 적은(전체를 합하여 100nA이하)량으로 할수가 있어서 소비전류를 대폭적으로 감소시키면서 주변회로 자체의 안전한 동작을 도모할수가 있다. 이때에 찬넬부 CH₂,CH₃,CH₄,……의 전기저항은 10⁶

이상이어야 하며, 특히 10⁷

∼10⁸

혹은 그 이상이 되게 설정하는 것이 바람직스럽다.

이와 같은 저항치는 데플렛숀 모우드의 MISFET의 저항치(5×10⁵

)보다 훨씬 높은 것이 중요하다. 즉, 제6도의 회로에 있어서 호출시에 비선택 라인의 메모리셀 예컨데 Q_M2-1가 도통된 경우에도 가변저항 R₁,R₂,……R_n로서의 상기의 MISFET의 각 찬넬부가 고저항이기 때문에 워드라인 W₂와 Q_M2-1를 통하여 데코더 X-DEC에 흘러들어가는 전류의 량은 지극히 적은 값으로 된다. 또, Y-DEC측에 있어서도 상술한 것과 마찬가지로 MISFET의 각 찬넬부로 된 가변저항 R₁,R₂,…… R_m,도 고저항이기 때문에 전술한 것과 마찬가지로 Y-DEC에 흘러들어가는 전류의 량이 대단히 적은 량이 된다. 이 결과 호출시에 각 데코더에 흘러들어가는 전류는 전체적으로 크게 감소하게 되어 CMOS와 비교하여도 손색이 없을 정도로 소비전력을 적게 할 수가 있다. 이렇게 되게하려면 저항 R₁,R₂,……R_n, R₁,R₂,……R_m,의 저항치를 특히 10⁷

이상이 되게 하는것이 바람직스럽다. 그리고, 이들 가변저항은 전술한 데플렛숀 모우드의 MISFET와는 근본적으로 상이한 것이어서 호출시의 전류를 적게하기 위하여 소자의 형태를 크게할 필요는 전연 없는 것이고 반대로 크기(특히 찬넬부의 폭과 두께)를 약간 조정하는 것에 의하여 소요되는 고저항치를 얻을 수 있는 것이다. 따라서, 데플렛숀 모우드의 MISFET에 비하여 크기를 보다 작게 할수가 있음으로 EPROM자체의 고집적화에 크게 도움이 되는 것이다.

그리고 또, 제3의 실시예에 의하면 상술한 MISFET Q_P2,Q_P3,Q_P4,…… 는 기억 동작시에는 도통이 되어져서 찬넬저항이 충분하게 적어지도록 동작한다. 즉, 제8도에서 V_pp를 기억동작용으로 21V(또는 25V)로 하고

를 0V로 하면 찬넬부 CH₄를 공통으로한 상하의 MlSFET구조에 의하여 찬넬부 CH₄에 충분한 반전층(inverted layer)이 유기되고 이 반전층을 전류의 통로로하여 다량의 드레인 전류 I_DS가 워드라인에 흐르게 된다. 이 결과 워드라인의 충전속도를 대폭적으로 크게할수 있음으로 고속기억동작이 가능하게 된다. 그리고, 폴리 실리콘막을 찬넬부에 사용하고 있음으로 기억동작시의 내압(耐壓)도 충분하게 안정한 상태가 된다. 그리고, 또, 찬넬부 CH₄를 형성하는 폴리 실리콘막 내의 PN접합에서 부레이크다운(break down)이 발생하여도 폴리 실리콘막이 기판에서 분리되어 있음으로 부레이크 다운에 의한 캐리어(carrier)가 기판에 영향을 주게되는 일이 생기지 않는다. 그리고, 제3의 실시예에 의한 풀엎 회로의 상기 MISFET자체는 통상의 EPROM 제조과정을 변경하지 않고 만들수 있는 것도 유리한 것이다. 이것을 제9도a∼제9도f에 도시한 제조과정을 참조하여 차례로 설명한다.

우선 제9도a에 도시한 바와 같이 P형 실리콘 기판 1의 하나의 주면에 확산 기술과 선택산화기술에 의하여 N형의 웰 11과 42, 그리고, 필드 SiO₂막 2b를 형성한다. 그리고, 게이트 산화막 18을 형성한 다음에 CVD법에 의하여 전체표면에다 폴리 실리콘막을 성장 시키고나서 공지의 인처리를 하고 그 다음에 포트엣칭에 의하여 소정의 형상이 되도록 폴리 실리콘막 23을 페턴잉한다. 이 폴리 실리콘막을 다시 그 표면을 산화처리하여 그 표면에다 얇은 SiO₂막 20을 형성시킨다. 그 다음에는 주변회로의 게이트 산화막 18을 일단 제거시키고 새로운 게이트 산화막 19을 다시 부착 시킨다. 또는 상기의 게이트 산화막 18를 주변회로의 게이트 산화막으로서 그대로 사용하여도 좋다. 그 다음에 또, CVD법에 의하여 전체 표면에다 제2층의 폴리실리콘막 24을 형성시키고나서 그 위를 역시 CVD법에 의한 SiO₂막 25(마스크)로 덮고 이 상태에서 인 처리를 행한다. 이렇게 하므로서 마스크 25로 덮혀져 있지 않은 폴리 실리콘막을 N⁺형화하고 마스크로 덮혀져 있는 바로 밑의 폴리 실리콘막은 고저항의 폴리 실리콘 그대로 남겨둔다.

다음에는 제9도c와 같이 마스크 25를 엣칭에 의하여 제거시키고 나서 폴리 실리콘막 24,SiO₂막 20, 폴리 실리콘막 23,SiO₂막 18을 순차적으로 동일한 패턴이 도게 엣칭을 한다. 이렇게 하므로서 콘트롤 게이트 형상의 폴리 실리콘막 26과 27, 플로팅 게이트 형상의 폴리 실리콘막 28과 29, 주변회로의 게이트 전극형상의 폴리 실리콘막 30과 31을 각각 형성하게 된다. 그 다음에 각 폴리 실리콘막 28,29,30,31의 양측의 게이트 산화막 18과 19를 제거하여 기판 1을 노출시킨다. 그 다음에는 제9도d에 도시한 바와 같이 상기의 각 폴리 실리콘막 26,27,24',30,31의 표면과 노출된 기판의 표면을 가볍게 열에 의하여 산화시켜서 상기 각 표면에다 얇은 SiO₂막 34를 형성하고 나서 상기의 각 폴리 실리콘막의 표면과 기판상의 전체 표면에 CVD에 의하여 SiO₂막 34를 형성한다. 그리고, 이막을 선택적으로 엣칭하여 고저항의 폴리 실리콘 24'와 웰 11의 상면을 덮고 있을 마스크 32와 33을 형성한다. 이 마스크를 만들때의 엣칭과정에서 상기의 얇은 SiO₂막 34는 마스크 32와 33의 밑의 부분에만 남아 있게되고 그외는 모두 제거된다.

그다음에는 전체표면에다 비소의 이온 빔 35를 조사시켜서 노출된 기판면에다 비소를 선택적으로 주입시키고 이것을 질소(N2)분위기중에서 어닐링을 한다. 이 과정에 의하여 기판 1에다 소스와 드레인 영역이 되는 N⁺형의 확산 영역 4,5,14,l5와 웰에 전류를 공급하기 위한 N⁺형 영역 7이 형성한다. 다음에는 제9도e에 도시한 것과 같이 마스크 32와 33을 제거하고 기판 1에다 CVD법에 의하여 새로운 SiO₂막을 피착시키고 이것을 엣칭하여 정해진 곳에 SiO₂막 36을 남겨둔다. 이 SiO₂막 36은 상기의 고저항의 폴리 실리콘 24'의 위를 부분적으로 덮고 있도록 한다. 그리고, 이 SiO₂막 36을 마스크로하여 기판위의 전체면에다 보론의 이온빔 38을 조사하여 웰 11내에 소스 또는 드레인의 영역이 되는 P⁺형 확산 영역 12와 13을 형성시킨다.

이와 동시에 마스크 36의 양쪽에 있는 고저항 폴리 실리콘막 24'에도 보론이온을 주입하여 P⁺형 폴리 실리콘막 43과 44를 형성한다. 이들 P⁺형의 폴리 실리콘막은 상술한 P찬넬 MISFET Q_P4(가변저항 R₄)의 소스 또는 드레인의 구실을 하게 되며, 찬넬부 CH₄를 결정짓는 것이다. 따라서 마스크 36의 패턴을 결정하므로서 찬넬의 길이를 정확하게 조정할수 있다. 다음에는 제9도f에 도시한 것과 같이 마스크 36을 제거하고 산화 분위기중에서 가볍게 열처리를 하여 SiO₂막을 그 표면에 형성시키고 각 MISFET에 게이트 전극 CG₃,CG₄,FG₃,FG₄,16,17을 각각 형성시킨다. 그리고, 전체표면에다 CVD에 의하여 인 실리케이트 유리막 22를 형성시킨다음 이 인 실리케이트 유리막 22와 하층의 SiO₂막을 포토엣칭을 하여 각 접촉 점용의 관통구멍(through hole)37,39,40을 만든다. 그 다음에는 진공증착 기술에 의하여 전체표면에 알미늄을 부착시키고 이것을 포토 엣칭에 의하여 패턴잉을 하여서 각 알미늄배선 예컨데 비트라인 D_m, 전원라인 10,

신호의 인가용의 배선 8, 그리고 또 게이트 전극 45를 제8도와 같이 형성한다.

제10도는 본 발명의 제4의 실시예 따르는 구조를 표시한 것이며, 위에 설명한 제3의 실시예와 상이한점은 풀엎 회로의 가변저항소자로서의 MISFET Q_P4의 게이트는 기판 1자체가 되고 찬넬부 CH₄의 상부에는 게이트전극 45(제8도 참조)를 부설하지 않는 것이다. 그리고, 기판 1을 접지라인 48에 의하여 어스레벨이 되게 하기 위한 P⁺형 확산 영역 47에 연속하여 같은 P⁺확산 영역 49(찬넬 스톱퍼의 작용도 한다)가 필드SiO₂막 밑에 형성되어 있다. 따라서 이 P⁺형 영역 49가 어스레벨(0V)인 게이트전극으로서의 역활도 하게 됨으로 기억동작시(V_pp=21V)에는 V_G=-21V로 되고 호출동작시(V_pp=5V)에는 V_G=-5V)로 된다. 그러므로 찬넬부 CH₄를 흐르는 드레인 전류 I_DS는 제11도의 곡선 a와 같은 변화를 하게 된다.

이 경우에 필드 SiO₂막 2b(게이트 산화막)의 두께는 6000Å이고 기억동작시에는 I_DS가 다량(10^-6Å) 흐르게 되고 호출시에는 I_DS가 10^-11Å 정도로 대단히 적은 전류기 흐르게 되며, 또 안정한 상태인 것을 알수가 있다. 이에 대하여 게이트 산화막을 층간 SiO^-막(폴리 실리콘막의 표면을 산화시킨 산화막으로서 그막의 두께는 1000Å)으로 하였을때에는 제11도의 b곡선과 같이 되고 게이트 산화막을 단결정 실리콘을 열에 의하여 산화시켜 형성되는 통상의 게이트 SiO₂막(막의 두께는 750Å)으로 하였을 때애는 제11도의 C곡선과 같이 되는 것이 확인되었다. 이와 같은 사실은 층간 SiO₂막이나 게이트 SiO₂막에서는 게이트 전위를 접지레벨로 하여 호출동작을 시킬때(V_G= │-5V │)에는 I_DS가 변동하기 쉽고 특히 제11도의C곡선인 경우에는 그 변동량이 크게 되는 것을 표시하고 있다.

이와 같은 경향(傾向)은 게이트 전위를 부레벨에 설정하였을때(즉, 예를 들어 V_G=│(-7V)│∼ │(-lOV)│일때)에 현저하게 나타나게 되며, 본 실시예에서와 같이 필드 SiO₂막을 게이트 산화막으로 사용하게되면 제11도의 a곡선과 같이 I_DS가 거의 안전한 상태임으로 리이크 전류가 대단히 적어지게 되는 것을 알수가 있다. 그리고, 먼저 설명한바 있는 제3의 실시예에서는 게이트 전극을 부설하였음으로 기억동작시에 I_DS가 많이 흐를수 있었지만 이에 대하여 제10도의 예에서는 기판측에서만 I_DS를 제어하고 있기 때문에 I_DS가 보다 적게 흐르는 것으로 생각할수가 있다. 또, 제3의 실시예의 게이트 전극 45를 플로팅으로 하든가 혹은 접지레벨에 설정하게 되면 제10도와 마찬가지로 되지만 이와 같은 전극이라도 부설하지 않는 것보다는 부설하여 두는 것이 보다 많은 I_DS를 흐르게 할수가 있다. 또, 제10도의 예에서는 전원 V_pp에 접속되는 폴리 실리콘의 고정항막은 필드 SiO₂막위에 기판 1과는 분리시킨 상태로 형성하였음으로 제8도의 CMOS부 B의 구성소자와의 사이에 앞서 설명한바 있는 기생 트랜지스터가 발생되는 일이 없고 따라서 랫치엎 현상을 효과적으로 방지하여 안전한 동작을 시킬수가 있는 것이다.

제12도는 본 발명의 제5의 실시예를 표시한 것이다. 본 실시예에서는 제8도의 예와는 다르게 플엎 회로의 MISFET Q_p4의 소스와 드레인의 찬넬부가 제1층의 폴리 실리콘 막으로 구성되고 콘트롤 게이트 CG₄와는 알미늄 배선 41에 의하여 접속되어 있는 것이다. 이와 같이 구성하여도 통상의 제조과정을 변경하는 일이 없이 상술한 실시예에서 설명한 것과 같은 작용효과를 나타내는 고 저항소자를 얻을수가 있다. 제조과정으로서는 제9도a의 공정에서 필드 SiO₂막 2b에 다가도 제1층의 폴리 실리콘막을 남겨두고 이 제 1층의 폴리 실리콘막의 표면을 산화시킨후에 제2층의 폴리 실리콘막을 부착시켜서 이것을 제9도c와 같이 패턴잉하고 또, 그 표면을 산화시킨다. 이때에 제12도에 표시한 것과 같은 콘트롤 게이트 CG₄의 폴리 실리콘막은 찬넬부 CH₄측의 폴리 실리콘막으로부터 분리되도록 패턴잉을 한다. 다음에 CVD법에 의하여 형성된 SiO₂막을 마스크로하여 비소 이온을 제9도d에 도시한 것과 같이 주입시켜서 각 N⁺형 영역을 각각 형성시키는데 이때에 찬넬부 CH₄측의 폴리 실리콘막 상면을 마스크(SiO₂)로 덮어둔다. 그리고나서 제9도e에 표시한 것과 같이 보론의 이온을 주입시킨다음에 표면을 산화하고 그 다음에 제9도f와 같이 케이트유리로 그 표면을 덮는다. 그리고는 이 유리막을 관통하는 관통구멍을 만들고 그 다음에 알미늄을 중착시키고 이것을 패턴잉을 하여 각 알미늄 배선 D_m41,10등을 형성시킨다.

제13도는 본 발명의 제6의 실시예를 도시한 것이다. 이 실시예에서는 제8도의 예에서와 다르게 플엎 회로의 MISFET가 N찬넬로 구성되고 또, 게이트 전극 42에다 드레인, 전극 9에 가해지는 전압과 같은 전압인 V_pp또는 그보다도 더 높은 전압이 인가되도록 되어 있다. 이 가변저항소자는 N찬넬의 MISFET임으로 따라서, 기억동작시(V_pp=21V)에는 게이트 전극에 V_pp와 같거나 또는, 그 이상의 전압을 인가하므로서 FET를 도통시키고 호출동작시에는 게이트 전극에 5V 또는 그보다 높은 전압을 인가하여 FET를 비도통상태로 할수 있다. 이경우에는 FET의 찬넬부에는 저항성분이 있게 마련이므로 게이트 전압은 V_pp보다 높은전압을 인가하는 것이 좋다. 이 N찬넬 MISFET를 만드는 방법은 제9도e의 공정에서 찬넬부에다 보론이온이 주입되지 않게 하면 된다.

제14도는 본 발명의 제7의 실시예를 도시한 것이다. 이 실시예에 의하면 플엎 회로의 MISFET가 2중구조의 폴리 실리콘막으로 되어 있으며, 하층의 폴리 실리콘막 50이 게이트전극이 되고 상층의 폴리 실리콘막내의 고저항 폴리 실리콘막이 찬넬부 CH₄가 된다. 제14도에서 51은 게이트 전극을 접지하는 알미늄 배선이다. 게이트 전극 50은 제9도a의 폴리 실리콘막 23과 같은 제1층의 폴리 실리콘으로 되어 있고 필드SiO₂막 2b위에 그대로 남겨두었다가 폴리 실리콘막 23을 인처리를 할때에 동시에 인 처리가 되어 N⁺형이 되어 있다. 그리고, 제9도d의 공정에서 게이트 전극 50위에다 콘트롤 게이트 CG₄와 연결된 제2층의 폴리 실리콘막이 부분적으로 오버랩(over lap)이 되도록 남겨두고 거기에다 비소이온 35와 보론이온 38을 주입시켜(제9도e 참조) 찬넬부 CH₄의 양측에 P⁺형 영역 43과 44를 형성시킨다.

이 실시예에서도 앞서 설명한 실시예에서와 마찬가지로 MISFET의 구조에 의하여 호출과 기억동작을 안정하게 시킬수가 있다. 기억동작의 슥도도 충분히 빠르게 할수 있지만 게이트 산화막으로서 제1층의 폴리실리콘막 50의 표면 산화막 20(막의 두께 1000∼1200Å)을 사용하고 있으므로 제11도에 설명한 바와 같이 호출동작시에 I_hs가 게이트 전압 V_G를 변화시키게 되면 다소 변동하기 쉽게 된다. 그러나, 게이트를 접지시켜서 사용할때에는 문제가 되지 않아서 I_DS가 적어지고 또, 안정하게 동작하게 된다.

제15도는 본 발명의 제8의 실시예를 도시한 것이다 이 실시예는 제14도와 비교하면 게이트 전극 52을 제2층의 폴리 실리콘으로 형성시키고 또, 찬넬부 CH₄측의 제1층의 폴리 실리콘막을 제7도에서와 마찬가지로 알미늄의 배선 41에 의하여 콘트롤 게이트 CG₄에 접속시킨 것이다. 이와 같이 구성하여도 제12도의 예에서와 마찬가지로 2중 폴리 실리콘막의 구조로된 가변저항소자(MISFET)가 얻어진다.

제16도-제l9도는 본 발명의 제9의 실시예를 도시한 것이다. 본 실시예에 따르는 가변저항소자는 기본적으로는 제10도의 구조를 변형하여 찬넬부CH₄를 제12도에서와 같이 제1층의 폴리 실리콘막으로 형성하여서 이것과 콘트롤 게이트 CH₄와를 알미늄 배선 53으로 접속하는 한편 제16도에 명시한 바와 같이 예컨데 4개의 찬넬부 CH₄를 병렬로 접속시킨 것이다. 이들 각 찬넬부의 사이에는 폴리 실리콘막이 없는곳 54가 있고 이곳은 절연막(SiO₂막 20, 유리막 22)에 의하여 서로 분리시키고 있다. 이상과 같이 구성하게 되면 가변저항소자가 전원 V_pp와 워드 라인과의 사이에 여러개가 병렬로 접속된 것이되어, 특히 기억 동작시에 워드라인에 흐르는 충전전류를 증가시킬수가 있다. 즉, 본 발명인이 고저항 폴리 실리콘막을 찬넬부에 사용한 MISFET에서 특히 게이트 산화막의 두께가 클때에는 그 FET의 I_DS가 찬넬폭(幅) W에 무관하게 되는것(즉, W를 크게하여도 전류가 커지지 않는다)을 발견하고 그 현상을 기초로하여 찬넬폭을 크게하지 않고 제16도에 도시한 바와 같이 병렬로 배치하는 것에 의하여 I_DS가 찬넬부 CH₄의 개수(n개)에 비례하여 n배로 되는 것을 발견하였다.

제18도를 보면 찬넬의 길이 L를 일정하게 하고, 그 찬넬부의 개수를 증가시키면 특히 V_G가 클때에는 I_DS가 대폭적으로 증가하게 되지만 단순히 찬넬폭을 크게하여도(찬넬부의 개수는 1개로 두고) I_DS는 파선(破線)으로 표시된 곡선과 같이 실질적으로 증가하지 않는 것이 확인되었다. 이상과 같이 본 실시예에 따른 구조에서는 특히 기억동작시의 전류를 크게할수 있기 때문에 워드라인의 충전속도를 대단히 빠르게 할수가 있다. 찬넬부의 병렬 접속은 제19도에 표시한 것과 같이 하여도 좋다. 즉, 여러개의 P⁺형 영역 43과 44를 서로 분리시켜서 배치하고 이들의 각 P⁺형 영역을 배선 10과 53으로 각각의 접속점에다 연결할수가 있다. 또, 이와 같이 찬넬부의 병렬구조 자체는 통상의 제조과정에 있어서 제1층(또는 제2층)의 폴리 실리콘막을 포토 엣칭에 의하여 패턴잉하여서 용이하게 만들수가 있다.

제20도는 본 발명의 제10의 실시예를 도시한 것이다. 이예에서 특징적인 것은 플엎 회로의 가변저항 소자를 구성하는 MISFET의 게이트 산화막을 실리콘 기판 1의 표면산화막 55로 형성시키고 기판 1자체를 게이트 전극으로 이용하고 있는 것이다. 기타의 부분은 실질적으로 제10도와 동일하다. 게이트 산화막 55는 이경우 주변회로 3의 게이트 산화막 19와 동일공정에서 만들어진 것이다. 본 실시예에서도 앞서 설명한 실시예(예컨데 제10도)에서와 마찬가지 작용효과를 얻을 수가 있고 또, 가변저항 소자로서의 MISFET는 단결정 실리콘의 표면산화막을 게이트 산화막으로 하고 있기 때문에 양호한 MOS특성을 나타내고 있는 것이다. 또, 제조 방법에 있어서도 통상의 EPROM의 제조 과정을 실질적으로 변경하거나 추가 공정이 없이 창치(device)를 만들수가 있다.

제21도는 본 발명의 제11의 실시예를 도시한 것이다. 이 실시예에서는 메모리셀의 게이트 산화막 18과 동일한 제조공정에 의하여 단결정 실리콘의 표면을 산화시켜서 게이트 산화막 56을 형성하였는데 찬넬부 CH₄를 제1층의 폴리 실리콘막으로 형성시킨 것이 특징이다. 또, 게이트 전극은 N형 웰 42로 형성하고 여기에다 N⁺형의 확산 영역 7을 통하여 알미늄 배선 8로부터 V_pp또는 그보다 더 높은 전압이 인가된다. 이 경우에는 이 MISFET는 N찬넬형이고 워드라인과는 알미늄배선 41로 접속되어 있다.

제22도와 제23도는 본 발명의 제12의 실시예를 도시한 것이다.

이 실시예는 제8도에 도시한 제3의 실시예를 부분적으로 변경한 것이다. 제22도에 도시한 바와같이 플엎회로의 가변저항 소자로 사용되고 있는 MISFET의 P⁺형 영역 43과 워드라인을 구성하는 N⁺형 폴리실리콘층 27이 알미늄 배선 62에 의하여 전기적으로 접속되어 있다.

상기의 알미늄 배선 62과 N⁺형 폴리실리콘층 27과의 접속부는 60이고 상기 알미늄 배선 62와 P⁺형 영역 43과의 접속부는 61이다.

이와같이 알미늄 배선으로 폴리실리콘막의 P⁺형 영역과 N⁺형 영역과를 접속하였기 때문에 상기 각 영역사이에 형성된 P⁺-N⁺접합에 의한 전압 강하(電壓降下)를 방지할수가 있다. 이렇게 하므로서 전원단자 V_pp로 부터의 전원전압을 효율이 좋게 메모리셀의 콘트롤 게이트에 인가할수가 있다.

제23도는 주변회로소자부 B를 포함하는 제22도의 X-X선으로 표시된 부분의 단면도를 표시한 것이다. N⁺형 확산 영역 4와 5, 콘트롤 게이트 C G₃와 C G_4,플로팅 게이트 F G₃와 F G₄, 비트라인 D_m, 그리고 필드 SiO₂막 2b위에 형성된 폴리실리콘막으로된 플엎회로의 MISFET등의 메모리셀부 A와 또, 주변회로소자부 B는 거히 제8도와같다. 상이한 점은 플엎회로의 MISFET를 구성하는 폴리실리콘막으로된 소스영역 43과 콘트롤 게이트 C G₄를 구성하는 폴리실리콘막 27이 알미늄 배선 62에 의하여 전기적으로 접속되어 있는 것이다.

이상 본 발명의 실시예에 대하여 설명하였는데 상술한 각 실시예는 본 발명의 기술적 사상을 기초로 하여 더욱 변형이 가능하다. 예를들면, 플엎회로의 가변 저항 소자로서의 MISFET의 구조는 더 여러가지 구조로 변경할수 있어서 예컨데 단결정 실리콘의 표면산화에 의한 게이트 산화막 위에다 제15도에 도시한 것과 같은 2중 폴리실리콘 구조의 MISFET를 형성시켜도 상관없다.

또, 게이트 전압을 걸어주는 방법(게이트 바이어스)에도 여러가지 방법이 있을수가 있다. 그리고 또, 찬넬부를 구성하는 폴리실리콘 막을 공지의 레이저 빔 어닐링(laser beam annealing)법에 의하여 단결정화 시켜서 단결정 실리콘막을 만들수도 있다. 또, 고 저항 폴리실리콘의 찬넬부에다 이온 주입법에 의하여 불순물 이온을 주입 시켜서 MOS 특성을 변경할수도 있다. 그리고, 또 본 발명은 위에 설명한 EPROM에만 한정되는 것이 아니고 EAROM(electrically alterable ROM)에도 물론 적용이 가능한 것이고 더구나 고 전압의 V_pp가 인가되는 기타의 불휘발성 메모리에도 응용할수가 있다.

Claims (36)

1. 소정의 제1의 방향으로 서로 평행하게 배열되고, 제1끝부와 제2끝부를 갖는 다수의 워드라인(W), 상기 워드라인을 횡단하도록 소정의 제2의 방향으로 서로 평행하게 배열되는 다수의 비트라인(D), 상기 워드라인과 비트라인의 유일한 한쌍과 각각 짝지어지는 불휘발성 메모리셀의 매트릭스로써, 각각의 상기 불휘발성 메모리셀이 기억동작일때에 고전압이 공급되고, 또는 호출동작일때에 저전압이 공급되는 콘트롤 게이트전극(CG)를 갖고, 상기 콘트롤 게이트전극이 상기 불휘발성 메모리셀과 짝지어지는 해당 워드라인에 전기적으로 접속되는 불휘발성 메모리셀의 매트릭스(Q_M), 상기 워드라인의 제l끝부에 결합되고, 신호를 상기 워드라인에 선택적으로 공급하기 위한 데코딩수단(X-DEC), 상기 불휘발성 메모리셀의 기억동작시에는 제1의 전압이, 또한 상기 불휘발성 메모리셀의 호출동작시에는 상기 제1의 전압보다는 낮은 제2의 전압이 선택적으로 가해지는 단자(V_pp), 상기 워드라인의 상기 제2끝부와 상기 단자사이에 각각 접속되는 다수의 MISFET를 포함하며, 각각의 상기MISFET는 찬넬 부분으로써의 폴리실리콘막 또는 단결정 실리콘막을 가지며, 상기 폴리실리콘막 또는 상기 단결정 실리콘막은 반도체기판위의 절연막전면에 형성되는 불휘발성 메모리장치.
2. 특허청구의 범위 제1항에 있어서, 각각의 상기 MISFET는 폴리실리콘막, 알루미늄층 또는 반도체 웰영역중의 하나로 이루어지는 게이트 전극을 갖는 불휘발성 메모리장치.
3. 특허청구의 범위 제1항에 있어서, 각각의 상기 MlSFET는 폴리실리콘막과 반도체 웰영역으로 이루어지는 게이트전극을 갖는 불휘발성 메모리장치.
4. 특허청구의 범위 제1항에 있어서, 각각의 상기 MISFET는 알루미늄층과 반도체 웰영역으로 형성되는 게이트전극을 갖는 불휘발성 메모리장치.
5. 특허청구의 범위 제1항에 있어서, 각각의 상기 MISFET는 상기 찬넬부분의 표면을 덮는 절연막 전면에 형성되는 게이트 전극을 갖는 불휘발성 메모리장치.
6. 특허청구의 범위 제1항에 있어서, 각각의 상기 MISFET는 반도체 기판위의 절연막 아래에 형성되는 게이트전극을 갖는 불휘발성 메모리장치.
7. 특허청구의 범위 제5항에 있어서, 상기 게이트전극은 폴리실리콘막 또는 알루미늄층중의 하나로 형성되는 불휘발성 메모리장치.
8. 특허청구의 범위 제7항에 있어서, 상기 게이트전극은 반도체 웰영역으로 형성되는 불휘발성 메모리장치.
9. 특허청구의 범위 제1항에 있어서, 상기 찬넬부분은 서로 평행하게 연결되는 다수의 찬넬부분으로 형성되는 불회발성 메모리장치.
10. 특허청구의 범위 제1항에 있어서, 상기 찬넬부분이 형성되는 상기 절연막은 찬넬부분을 절연하는 SiO₂막인 불휘발성 메모리장치.
11. 특허청구의 범위 제1항에 있어서, 상기 채널부분이 형성되는 절연막은 게이트 산화막으로 형성되는 불휘발성 메모리장치.
12. 특허청구의 범위 제l항에 있어서, 각각의 상기 MISFET는 상기 기억동작시에서 보다 상기 호출동작시에 더 높은 저항을 갖도록 MISFET를 제어하는 수단에 결합되는 게이트전극을 갖는 불휘발성 메모리장치.
13. 특허청구의 범위 제1항에 있어서, 또 p 찬넬 및 n 찬넬 절연게이트형 전계효과 트랜지스터의 직렬회로를 갖는 주변회로를 포함하는 불휘발성 메모리장치.
14. 소정의 제1의 방향으로 서로 평행하게 배열되고, 제1끝부와 제2끝부를 갖는 다수의 워드라인(W), 상기 워드라인을 횡단하도록 소정의 제2의 방향으로 서로 평행하게 배열되는 다수의 비트라인(D), 상기 워드라인과 비트라인의 유일한 한쌍과 각각 짝지어지는 불휘발성 메모리셀의 매트릭스로써, 각각의 상기 불휘발성 메모리셀이 기억동작일때에 고전압이 공급되고, 또는 호출동작일때에 저전압이 공급되는 콘트롤 게이트전극(CG)을 갖고, 상기 콘트롤 게이트전극이 상기 불휘발성 메모리셀과 짝지어지는 해당 워드라인에 전기적으로 접속되는 불휘발성 메모리셀의 매트릭스(Q_M), 상기 워드라인의 제1끝부에 결합되고, 신호를 상기 워드라인에 선택적으로 공급하기 위한 데코딩수단(X-DEC), 상기 불휘발성 메모리셀의 기억동작시에는 제1의 전압이, 또한 상기 불휘발성 메모리셀의 호출동작시에는 상기 제1의 전압보다는 낮은 제2의 전압이 선택적으로 가해지는 단자(V_pp), 상기 워드라인의 상기 제2끝부와 상기 단자사이에 각각 접속되는 다수의 저항소자(r,R)을 포함하며, 각각의 상기 저항소자는 반도체기판(1)위의 절연막 전면에 형성된 폴리실리콘막 또는 단결정실리콘막으로 형성되는 불휘발성 메모리장치.
15. 특허청구의 범위 제14항에 있어서, 상기 데코딩수단(X-DEC)는 절연게이트형 전계효과 트랜지스터(Q_T)를 거쳐서 상기 워드라인(W)에 접속되는 불휘발성 메모리장치.
16. 특허청구의 범위 제15항에 있어서, 상기 절연게이트형 전계효과 트랜지스터(Q_T)는 데플렛숀형인 불휘발성 메모리장치.
17. 특허청구의 범위 제14항에 있어서, 각각의 상기 불휘발성 메모리셀은 상기 콘트롤 게이트전극(CG)와 상기 기판(1)사이에 위치된 플로팅게이트전극(FG)를 갖는 불휘발성 메모리장치.
18. 특허청구의 범위 제14항에 있어서, 상기 비트라인(D)는 스위칭소자(Q_S)를 거쳐서 호출회로(RC)와 기억회로(WC)에 접속되는 불휘발성 메모리장치.
19. 특허청구의 범위 제14항에 있어서, 상기 워드라인(W)는 폴리실리콘막으로 되고, 해당하는 불휘발성 메모리셀의 콘트롤 게이트전극(CG)와 함께 하나의 구조로써 각각 형성되는 불휘발성 메모리장치.
20. 특허청구의 범위 제14항에 있어서, 상기 비트라인(D)는 각각 알루미늄층으로 되는 불휘발성 메모리장치.
21. 소정의 제1의 방향으로 서로 평행하게 배열되고, 제1끝부와 제2끝부를 갖는 다수의 워드라인(W), 상기 워드라인을 횡단하도록 소정의 제2의 방향으로 서로 평행하게 배열되는 다수의 비트라인(D), 상기 워드라인과 비트라인의 유일한 한쌍과 각각 짝지어지는 불휘발성 메모리셀의 매트릭스로써, 각각의 상기 불휘발성 메모리셀이 기억동작일때에 고전압이 공급되고, 또는 호출동작일때에 저전압이 공급되는 콘트롤 게이트전극(CG)를 갖고, 상기 콘트롤 게이트전극이 상기 불휘발성 메모리셀과 짝지어지는 해당 워드라인에 전기적으로 접속되는 불휘발성 메모리셀의 매트릭스(QM), 상기 워드라인의 제1끝부에 결합되고, 신호를 상기 워드라인에 선택적으로 공급하기 위한 데코딩수단(X-DEC), 상기 워드라인의 제2끝부와 상기 단자사이에 각각 접속되는 다수의 저항소자(r,R)을 포함하며, 상기 저항소자는 반도체기판위의 절연막전면에 현성된 폴리실리콘막 또는 단결정 실리콘막으로 각각 이루어지고, 또 각각의 상기 저항소자는 상기 저항소자를 이루는 상기 실리콘막의 표면영역을 덮는 절연막을 인접하는 콘트롤전극과 결합되는 불휘발성 메모리장치.
22. 특허청구의 범위 제21항에'있어서, 상기 콘트롤전극은 절연막위의 상기 실리콘막 전면에 형성된 금속전극인 불휘발성 메모리장치.
23. 특허청구의 범위 제21항에 있어서, 반도체 웰영역은 저항소자를 이루는 상기 실리콘막 아래의 반도체기판에 형성되는 불휘발성 메모리장치.
24. 특허청구의 범위 제21항에 있어서, 상기 콘트롤전극은 저항소자를 이루는 상기 실리콘막 아래의 반도체기판에 형성된 반도체 웰영역과 같은 도전형을 갖는 고농도영역으로 되는 불휘발성 메모리장치.
25. 특허청구의 범위 제2l항에 있어서, 상기 콘트롤전극과 함께 상기 저항소자는 2층구조의 폴리실리콘막으로 되고, 상기 2층구조의 위층의 상기 폴리실리콘막은 콘트롤전극으로써 되는 불휘발성 메모리장치.
26. 특허청구의 범위 제21항에 있어서, 상기 콘트롤전극과 함께 상기 저항소자는 2층구조의 폴리실리콘막으로 되고, 상기 2층구조의 아래층의 상기 폴리실리콘막은 콘트롤전극으로써 되는 불휘발성 메모리장치.
27. 특허청구의 범위 제25항에 있어서, 상기 위층의 폴리실리콘막은 상기 워드라인에 접속되는 불휘발성 메모리장치.
28. 특허청구의 범위 제21항에 있어서, 상기 워드라인 각각은 폴리실리콘막으로 되고, 콘트롤전극과 결합된 각각의 저항소자와 함께 하나의 구조로써 형성되는 불휘발성 메모리장치.
29. 특허청구의 범위 제21항에 있어서, 상기 워드라인 각각은 폴리실리콘막으로 되고, 각각의 알루미늄층에 의해 콘트롤전극을 갖는 상기 저항소자에 접속되는 불휘발성 메모리장치.
30. 특허청구의 범위 제21항에 있어서, 또 상기 기억동작시보다 상기 호출동작시에 높은 저항을 갖도록 상기 저항소자를 제어하기 위해 상기 저항소자의 상기 콘트롤전극에 결합되는 수단을 포함하는 불휘발성 메모리장치.
31. 특허청구의 범위 제43항에 있어서, 각각의 상기 저항소자는 호출동작시 10⁵ohm보다는 큰 저항을 갖는 불휘발성 메모리장치.
32. 특허청구의 범위 제60항에 있어서, 각각의 상기 저항소자는 호출동작시 10⁷내지 10¹⁰ohm 사이의 저항을 갖는 불휘발성 메모리장치.
33. 특허청구의 범위 제30항에 있어서, 각각의 각각의 상기 저항소자는 호출동작시 10⁶ohm 보다는 큰 저항을 갖는 불휘발성 메모리장치.
34. 특허청구의 범위 제33항에 있어서, 각각의 상기 저항소자는 호출동작시 10⁷내지 10¹⁰ohm 사이의 저항을 갖는 불휘발성 메모리장치.
35. 특허청구의 범위 제12항에 있어서, 각각의 상기 저항소자는 호출동작시 10⁶ohm 보다는 큰 저항을 갖는 불휘발성 메모리장치.
36. 특허청구의 범위 제35항에 있어서, 각각의 상기 저항소자는 호출동작시 10⁷내지 10¹⁰ohm 사이의 저항을 갖는 불휘발성 메모리장치.

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