DE2947311C2 - Integrierte Halbleiterschaltung - Google Patents

Integrierte Halbleiterschaltung

Info

Publication number
DE2947311C2
DE2947311C2 DE2947311A DE2947311A DE2947311C2 DE 2947311 C2 DE2947311 C2 DE 2947311C2 DE 2947311 A DE2947311 A DE 2947311A DE 2947311 A DE2947311 A DE 2947311A DE 2947311 C2 DE2947311 C2 DE 2947311C2
Authority
DE
Germany
Prior art keywords
region
area
substrate
silicon layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2947311A
Other languages
English (en)
Other versions
DE2947311A1 (de
Inventor
Toshiaki Hachioji Tokyo Masuhara
Osamu Kokubunji Tokyo Minato
Yoshio Sakai
Toshio Hachioji Tokyo Sasaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2947311A1 publication Critical patent/DE2947311A1/de
Application granted granted Critical
Publication of DE2947311C2 publication Critical patent/DE2947311C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

Description

(a) der MOS-Transistor (T) in einem an der Oberfläche des Substrats (21) ausgebildeten Trogbereich (22) mit einem zum Leitungstyp des Substrats entgegengesetzten Leitungstyp angeordnet ist, und
(b) die Verbindung der Drain-Zone (24) mit der Spannungsquelle (Vcc) durch eine Aussparung (32) des Trogbereichs (22) hindurch über das Substrat (21) erfolgt
2. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der in der Aussparung (32) liegende Oberflächenbereich (33) des Substrats (21) entsprechend dem Leitungstyp des Substrats hochdotiert ist.
3. Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Aussparung (32) außerhalb des Bereichs des MOS-Transistors (T) vorgesehen ist und die Verbindung zwischen der Drain-Zone (24) und dem Substrat (21) in an sich bekannter Weise einen Widerstand enthält, der sich als polykristalline Siliciumschicht (29) auf einem auf der Substrat-Oberfläche angeordneten Isolationsfilm (271) erstreckt.
4. Halbleiterschaltung nach Anspruch 3, bei der die polykristalline Siliciumschicht zwischen zwei zur Verbindung mit der Drain-Zone (24) bzw. dem Substrat (21) dienenden hoch-dotierten Abschnitten (30,31) den eigentlichen Widerstandsteil (29) enthält, dadurch gekennzeichnet, daß der Widerstandsteil (29) von eigenleitendem Silicium gebildet ist.
5. Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der in der Aussparung (32) liegende hoch-dotierte Oberflächenbereich von der Drain-Zone (24) des MOS-Transistors (T) gebildet ist.
6. Halbleiterschaltung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß der hoch-dotierte Oberflächenbereich (24; 33), das Substrat (21), der in der Aussparung (32) liegende Substratteil und der Trogbereich (22) Source, Drain, Kanal und Gate eines Sperrschicht-Feldeffekttransistors (F) bilden.
7. Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Breite der Aussparung (32) etwa das Doppelte der Summe aus der Tiefe des Trogbereichs (22) und der Länge einer sich vom Trogbereich (22) zum Substrat (21) erstreckenden Verarmungsschicht (220) beträgt.
8. Halbleiterschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Breite der Aussparung (32) 6 bis 10 μπι beträgt, wenn die Tiefe des Trogbereichs (22) 3 bis 4 um beträgt.
9. Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Breite der Aussparung (32) 10 bis 15 μπι beträgt, wenn die Tiefe des Trogbereichs (22) 3 bis 4 μπι beträgt.
10. Halbleiterschaltung nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß der Trogbereich (22) durch Massepotential vorgespannt ist.
11. Halbleiterschaltung nach einem der Ansprüche
1 bis 10, dadurch gekennzeichnet, daß der MOS-Transistor (T) ein Transistor zum Schalten eines Flipflops ist.
12. Halbleiterschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der MOS-Transistor (T) ein Transistor zum Treiben einer Inverterschaltung ist
Die Erfindung betrifft eine integrierte Halbleiterschaltung der im Oberbegriff des Patentanspruchs 1 angegebenen Gattung, wie sie aus der britischen Patentschrift Nr. 13 91959 bekannt ist Dort ist die Drain-Zone des MOS-Transistors über einen Widerstand, der sich als polykristalline Siliciumschicht auf einem auf der Substrat-Oberfläche angeordneten Isolationsfilm erstreckt, mit einer in einem weiteren Oberflächenbereich des Substrats angeordneten leitfähigen Bahn zum Anschluß an eine Versorgungsquelle verbunden. Diese im Oberflächenbereich des Halbleitersubstrats angeordnete leitfähige Bahn, mit der gegebenenfalls weitere Schaltungselemente verbunden sein können, reduziert den für die Schaltungselemente zur Verfügung stehenden Platz und schränkt somit die Integrationsdichte ein.
Der Erfindung liegt die Aufgabe zugrunde, bei einer Schaltung der eingangs bezeichneten Gattung durch die Verminderung der Anzahl von Leitungen eine höhere Integrationsdichte zu erreichen.
Die erfindungsgemäße Lösung dieser Aufgabe ist im Kennzeichenteil des Patentanspruchs 1 angegeben. Danach wird das Substrat selbst als Leitung herangezogen und ist an die Spannungsquelle angeschlossen. Eine eigene, im Oberflächenbereich des Halbleitersubstrats, vorgesehene Versorgungsleitung erübrigt sich daher bei der Erfindungsgemäßen Schaltung.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen und Zeichnungen näher erläutert. In den Zeichnungen zeigt
F i g. 1 ein Schaltbild einer MOS-Speicherzelle gemäß einer ersten Ausführungsform,
F i g. 2 einen Schnitt durch einen Teil des Aufbaus der Schaltung nach F i g. 1,
F i g. 3 und 4 Anordnungsmuster für die Schaltung nach F i g. 1 in Draufsicht,
F i g. 5 ein Schaltbild einer einzelnen Inverterstufe, die ebenfalls den Aufbau nach F i g. 2 aufweist,
F i g. 6A bis 6E Schnittdarstellungen zur Veranschaulichung der Verfahrensschritte bei der Herstellung des in F i g. 2 gezeigten Aufbaus,
F i g. 7 ein Schaltbild einer MOS-Speicherzelle gemäß einer zweiten Ausführungsform,
F i g. 8 einen Teilschnitt durch den Aufbau der Schaltung nach F i g. 7,
F i g. 9 ein Anordnungsmuster für die Schaltung nach Fig.7,
Fig. 10 ein Schaltbild einer einzelnen Inverterstufe, die ebenfalls den Aufbau nach F i g. 8 aufweist,
F i g. 11A bis 11E Schnittansichten zur Veranschaulichung der Verfahrensschritte bei der Herstellung des Schaltungsaufbaus nach F i g. 8,
Fig. 12 und 13 Schaltbilder von MOS-Speicherzellen gemäß weiteren Ausführungsformen, und
Fig. 14 ein Schaltbild einer einzelnen Inverterstufe,
wie sie in den Schaltungen nach Fig. 12 und 13 enthalten ist
AusfQhrungsform 1
Die in Fig. 1 gezeigte Speicherzellensciialtung weist MOS-Transistoren Ti und T2 zum Schalten einer Flip-Flop-Schaltung, Widerstände R 1 und R 2 zur Zuführung von Strom an die Transistoren Ti und T2 von einer Spannungsquelle Vcc, eine mit den Source-Elektroden der Transistoren Ti und T2 verbundene Masseleitung 2, Gate-Schalttransistoren TS und Γ4, die Datenleitungen 3 und 4 mit dem Flip-Flop verbinden, sowie eine mit den Gate-Elektroden der MOS-Transistoren 7*3 und TA verbundene Wortleitung 5 auf.
Als Widerstände R 1 und R 2 dient eine polykristalline Siliciumschicht mit hohem spezifischem Widerstand. Diese Siiiciumschicht ist mit einem durch die Spannungsquelle Vcc vorgespannten Halbleitersubstrat verbunden, was im einzelnen in Verbindung mit F i g. 2 erläutert wird. F i g. 2 zeigt dabei den Sjhnittaufbau eines der MOS-Transistoren Tl oder 7*2 sowie des damit verbundenen, aus der hochohmigen polykristallinen Siliciumschicht bestehenden Widerstandes R 1 bzw. R 2, wobei diese Ausführungsform am Beispiel einer n-Kanal-MOS-Transistorspeicherzelle beschrieben wird.
Alle MOS-Transistoren sind auf einem mit einer Nulloder negativen Spannung vorgespannten p-Trogbereich 22 ausgebildet, der eine Fremdstoffkonzentration von 1015 bis 1016 cm-3 hat und auf der Oberfläche eines n-Siliziumsubstrats 21 mit einer geringen Fremdstoffkonzentration von ungefähr 1014 bis ungefähr 1016 cm-3 ausgebildet ist. Das n-SiSubstrat 21 wird durch die Versorgungsspannung Vcc vorgespannt. 23 bis 26 stellen einen als Source wirkenden n+-Bereich, einen als is Drain wirkenden η+ -Bereich, eine als Gate wirkende polykristalline η+ -Siliziumschicht und eine aus Al aufgebaute Source-Elektrode dar. 270 und 271 stellen SiO2-FiIiTIe zur Isolation dar und 272 einen Gate-Isolator (SiO2-FiIm). 28 stellt einen Phosphosilikatglasfilm (PSG-FiIm) dar. Eine polykristalline Siliziumschicht 29 hohen spezifischen Widerstands zur Lieferung eines geringen Stroms ist auf dem SiO2-FiIm 271, der mit dem Endabschnitt der Drain 24 in Berührung steht, ausgebildet. Ein Ende der Si-Schicht 29 ist über eine polykristalline η+-Siliziumschicht 30 mit der Drain 24 verbunden und eine polykristalline n+-Siliziumschicht 31 auf dem anderen Ende der Si-Schicht 29 ausgebildet. Die polykristalline n+-Siliziumschicht 31 ist mit einem η+-Bereich 33 verbunden, der auf dem Oberflächenabschnitt einer auf einem Teil des p-Trogbereichs 22 ausgebildeten und sich zur Oberfläche des Substrats 21 erstreckenden öffnung 32 ausgebildet ist. Folglich wird ein kleiner Strom zur Kompensation des Leckstroms des MOS-Transistors dem Drain-Bereich 24 des MOS-Transistors über die hochohmige polykristalline Siliziumschicht 29 von dem durch die Versorgungsspannung vorgespannten n-Siliziumsubstrat 21 her zugeführt.
Die F i g. 3 und 4 zeigen Beispiele des Draufsichtaufbaus der statischen MOS-Speicherzelle gemäß vorliegender Ausführungsform.
In den F i g. 3 und 4 ist ein mit durchgehenden Linien bezeichneter Bereich eine η+ -Diffusionsschicht, ein mit strichpunktierten Linien bezeichneter Bereich eine b5 polykristalline η+ -Siliziumschicht, ein mit unterbrochenen Linien bezeichneter Bereich eine Al-Leitungsschicht, ein schraffierter Bereich ein Kontaktbereich zwischen der η+-Diffusionsschicht und der polykristallinen Siliziumschicht und ein doppelt schraffierter Bereich eine polykristalline Siliziumschicht hohen spezifischen Widerstands (i-Schicht). Ein ZeichenlS gibt ein Kontaktloch der Diffusionsschicht an, und ein mit strichdoppelpunktierten Linien angegebener Bereich ist eine öffnung des p-Bereichs. Abschnitte und Elemente, die denjenigen in F i g. 1 entsprechen, sind mit den dort verwendeten Bezugszeichen und Symbolen wiedergegeben. Im einzelnen steilen Π und 7*2 ein Flip-Flop bildende MOS-Transistoren und 7*3 sowie Γ4 Gate-Schalt-MOS-Transistoren dar. Ri und Ä2 stellen polykristalline Siliziumschichten hohen spezifischen Widerstands dar. 2,3,4 und 5 stellen eine Masseleitung, eine Datenleitung, eine weitere Datenleitung und eine Wortleitung dar. Da eine eigene Spannungsversorgungsleitung im Gegensatz zu herkömmlichen Speicherzellen nicht erforderlich ist, beträgt die Fläche dieser Speicherzelle 60 bis 70% einer solchen herkömmlichen Speicherzelle, womit sich die Packungsdichte steigern läßt Da die Größe der Öffnung in dem p-Bereich, die die hochohmige polykristalline Si-Schicht mit dem n-Siliziumsubstrat verbindet, wenigstens zweimal die Summe aus der Tiefe des p-Bereichs und der Länge einer Verarmungsschicht, die sich vom p-Bereich zum η-Substrat erstreckt, sein soll, wird zur Verhinderung einer Flächenzunahme der Speicherzelle bevorzugt, daß die Tiefe des p-Bereichs in einem solchen Maße herabgesetzt ist, wie es ohne Verschlechterung anderer Eigenschaften, wie der Durchbruchspannung, noch möglich ist. Wenn beispielsweise die Tiefe des p-Bereichs 3 bis 4 μίτι beträgt, hat die Öffnung des p-Bereichs vorzugsweise eine Quadratform mit einer Seitenlänge von 10 bis 15 μπι.
Wenn bei dem in Fig. 2 gezeigten Aufbau ein geeigneter Widerstandswert für die polykristalline Si-Schicht gewählt wird, kann der Aufbau als Inverter mit einem MOS-Transistor 7"und einem Lastwideistand R, wie dies durch das Ersatzschaltbild der F i g. 5 wiedergegeben ist, verwendet werden. Auch in diesem Fall muß eine Spannungsversorgungsleitung nicht angelegt werden, so daß ein Inverter mit verminderter Fläche geschaffen wird.
Im folgenden wird nun das Herstellungsverfahren für den Speicherzellenaufbau der in F i g. 2 gezeigten Ausführungsform anhand der F i g. 6A bis 6E beschrieben.
Ein SiO2-FiIm 34 eines bestimmten Musters und einer Dicke von 0,5 bis 0,8 μπι wird auf einem der öffnung des p-Bereichs entsprechenden Abschnitt auf der Oberfläche eines n-Siliziumsubstrats 21 einer niedrigen Fremdstoffkonzentration von ungefähr 5 · 10H cm-3 nach dem Photoätzverfahren ausgebildet. Ein p-Fremdstoff, etwa Bor, wird durch Durchführen einer thermischen Diffusion bei 12000C über 3 bis 5 Stunden unter Verwendung des SiO2-FiImS 34 als Maske in das n-Substrat 21 eingebaut, wodurch sich ein p-Bereich 22 (p-Trogbereich) mit einer niedrigen Fremdstoffkonzentration von 1015 bis 1016 cm-3 und einer Tiefe von 3 bis 4 μπι ergibt (siehe F i g. 6A). Nach vollständiger Entfernung des auf dem Siliziumsubstrat 21 vorhandenen SiO2-FiImS 34 werden dicke Feld-SiO2-Filme 270 und 271 mit einer Dicke von ungefähr 1 μπι ausgenommen an dem den MOS-Transistor bildenden Bereich nach einem lokalen Oxidationsverfahren ausgebildet (siehe F i g. 6B). In diesem Verfahrensschritt wird eine solche Anordnung getroffen, daß der FeId-SiO2-FiIm nicht auf der öffnung 32 des p-Bereichs ausgebildet
wird. Danach wird durch thermische Oxidation oder dergleichen ein dünner Gate-SiO2-Film 272 ausgebildet. Der Gate-SiO2-Film 272 wird auf der öffnung 32 des p-Trogbereichs und auf einem Teil des p-Trogbereichs 22 entfernt. Danach wird eine polykristalline Siliziumschicht mit einem Schichtwiderstand von 108 bis 1012 Ohm (108 bis 1012 Ohm/ D ) und einer Dicke von 300 bis 500 nm abgeschieden, wonach ein Gate 25 und eine polykristalline Siliziumschicht 35 durch Photoätzung der so abgeschiedenen polykristallinen Siliziumschicht ausgebildet werden (siehe Fig.6C). Ein SiO2-FiIm 36 mit einer Dicke von 100 bis 300 nm wird auf dem Bereich, der zur hochohmigen polykristallinen Siliziumschicht innterhalb der polykristallinen Siliziumschicht 35 werden soll, durch thermische Oxidation oder chemische Gasphasenabscheidung ausgebildet und ein n-Fremdstoff, etwa Phosphor oder Arsen, mit einer 1020Cm-3 übersteigenden hohen Konzentration durch Ionenimplantation oder thermische Diffusion zur Ausbildung eines Source-Bereichs 23 und eines Drain-Bereichs 24 eingebaut. In diesem Verfahrensschritt wird der unter dem SiO2-FiIm 36 liegende Abschnitt innerhalb der polykristallinen Siliziumschicht 35 als ein Bereich 29 hohen spezifischen Widerstands belassen, während Abschnitte zu beiden Seiten des Bereichs 29 zu stark dotierten n-Bereichen 30 und 31 werden. Ein Ende des Bereichs 29 hohen spezifischen Widerstands ist über den n+-Bereich 30 elektrisch mit dem Drain-Bereich 24 verbunden, während das andere Ende über den n+-Bereich 31 elektrisch mit dem n-Siliziumsubstrat verbunden ist (siehe Fig.6D). Danach wird ein PSG-FiIm 28 auf der gesamten Oberfläche ausgebildet, ein Kontaktloch ausgebildet und eine Al-Elektrode angebracht, womit die in F i g. 2 gezeigte Zellenstruktur erhalten ist (siehe F i g. 6E).
Ausführungsform 2
Bei obiger Ausführungsform 1 ist an einem Teil des p-Trogbereichs 22 eine öffnung ausgebildet, die als-Durchtritt zur Zufuhr eines Stroms aus dem Siliziumsubstrat 21 in die hochohmige polykristalline Siliziumschicht 29 verwendet wird. Wenn die Größe dieser öffnung weiter vermindert wird, so daß die sich vom p-Trogbereich zum n-Siliziumsubstrat 21 erstreckende Verarmungsschicht die öffnung 32 vollkommen abdeckt, kann ein vom Siliziumsubstrat 21 zum hochdotierten n-Bereich 33 in der öffnung 32 fließender Strom durch die Länge der Verarmungsschicht gesteuert werden. Mit anderen Worten kann also ein n-Kanal-Sperrschicht-Feldeffekttransistor (im folgenden als »J-FET« bezeichnet) ausgebildet werden, bei dem das n-Siliziumsubstrat 21 als Drain, der p-Trogbereich als Gate und der hochdotierte n-Bereich 33 in der Öffnung 32 als Source wirkt Ein Strom zur Kompensation des Leckstroms des MOS-Transistors in der Speicherzelle fließt durch diesen J-FET. Eine auf diesem neuen Prinzip beruhende statische MOS-Speicherzelle ist mit dem Schaltbild der F i g. 7 gezeigt
Bei der vorliegenden Ausführungsform werden η-Kanal J-FETs Fl und F2 anstelle der Widerstände aus der hochohmigen polykristallinen Sfliziumschicht, wie sie bei obiger Ausführungsform 1 verwendet wurde, eingesetzt, wobei durch diese J-FETs Fl und F2 ein Strom aus dem Siliziumsubstrat S zugeführt wird. Diese J-FETs Fl und F2 sind unter den Drain-Bereichen der n-Kanal-MOS-Transistoren ausgebildet Da die Spannungsversorgungsleitung nicht vorgesehen werden muß. ist die Fläche der statischen MOS-Speicherzelle der vorliegenden Ausführungsform nicht nur kleiner als die Fläche von herkömmlichen Speicherzellen, sondern auch als die Fläche der Speicherzelle der oben erwähnten, in Fig. 2 gezeigten Ausführungsform 1. Daher ist die vorliegende Ausführungsform unter dem Gesichtspunkt der Packungsdichte besonders bevorzugt.
Fig.8 zeigt den Schnittaufbau des MOS-Transistors Tl bzw. 7"2 und des J-FET Fl bzw. F2 bei der
ίο vorliegenden Ausführungsform. In F i g. 8 bezeichnen 21, 22, 32 und 25 ein n-Siliziumsubstrat, einen p-Trogbereich, eine öffnung im p-Trogbereich bzw. eine als Gate wirkende polykristalline n+-Siliziumschicht. 270 und 272 stellen einen SiO2-FiIm bzw. einen Gate-Isolations-SiOrFilm dar. 28 stellt einen PSG-FiIm und 23 sowie 24 die Source bzw. Drain des MOS-Transistors. 26 und 37 stellen Al-Elektroden dar. 220 stellt eine Verarmungsschicht dar. Gemäß F i g. 8 ist die öffnung 32 im p-Bereich niedriger Fremdstoffkonzentration unter der Drain 24 ausgebildet, die der hochdotierte η-Bereich im n-Kanal-MOS-Transistor ist, wobei diese öffnung einen Kanalbereich des n-Kanal-J-FET bildet, bei dem das n-Substrat 21 als Drain verwendet wird. Die Drain 24 des MOS-Transistors wirkt auch als die Source des J-FET. Dementsprechend ist der J-FET unter dem MOS-Transistor ausgebildet, so daß die Fläche der Speicherzelle nach dieser Ausführungsform nur die Fläche des MOS-Transistors ist
Fig.9 zeigt ein Beispiel der Draufsichtstruktur der statischen MOS-Speicherzelle nach F i g. 7. Die einzelnen Bereiche sind in der gleichen Weise wie in F i g. 3 angegeben, wobei Abschnitte, die solchen in F i g. 7 entsprechen, mit den gleichen Bezugszeichen und Symbolen wie dort bezeichnet sind. Da der J-FET zur Lieferung eines geringen Stromes, wie oben ausgeführt, unter dem MOS-Transistor ausgebildet ist, ist der gesamte Ebenenbereich der Speicherzelle allein durch vier MOS-Transistoren besetzt Dementsprechend beträgt die Fläche der Speicherzelle gemäß vorliegen-
der Ausführungsform 40 bis 50% der Fläche von herkömmlichen Speicherzellen. Es ist bevorzugt daß die Größe des Kanalbereichs des J-FET, d. h. die Größe der öffnung im p-Trogbereich ungefähr zweimal die Summe aus der Tiefe des p-Trogbereichs und der Länge der vom p-Trogbereich zum η-Substrat erstreckten Verarmungsschicht ist Wenn beispielsweise die Tiefe des p-Trogbereichs 3—4 μιη beträgt hat die öffnung des p-Bereichs vorzugsweise eine Quadratform mit einer Seitenlänge von 6—10 μπι.
Wenn der wechselseitige Leitwert des J-FET, d. h. die Größe der öffnung des P-Bereichs, geeignet gewählt wird, kann mit dem in Fig.8 gezeigten Aufbau ein Inverter ausgebildet werden, der, wie im Ersatzschaltbild der Fig. 10 dargestellt einen J-FET Fund einen MOS-Transistor T umfaßt von denen der J-FET FaIs Last verwendet wird. In diesem Fall kann ein Inverter auf dem der Fläche eines MOS-Transistors entsprechenden Ebenenbereich ausgebildet werden, womit ein Inverter äußerst kleiner Fläche vorgesehen werden kann.
Das Verfahren zur Herstellung der MOS-Speicherzelle gemäß vorliegender Ausführungsform wird nun unter Bezugnahme auf die F i g. 1IA bis 11E beschrieben.
Ein SiO2-FUm 34 eines bestimmten Musters und einer Dicke von 0,5 bis O^ pm wird auf einem der öffnung im p-Bereich entsprechenden Teil auf der Oberfläche eines • Sflizinmsubstrats mit einer niedrigen Fremdstoffkonzentration von ungefähr 5 · 1014 cm~3 nach dem
Photoätzverfahren ausgebildet. Ein p-Fremdstoff, etwa Bor, wird durch thermische Diffusion bei 1200°C über 3 — 5 Stunden unter Verwendung des so ausgebildeten SiO2-Films 34 als Maske zur Ausbildung eines schwach dotierten p-Trogbereichs 22 mit einer Frerndstoffkonzentration von 1015 bis 1016Cm-3 und einer Tiefe von 3—4 μιη in das n-Substrat 21 eingebaut (siehe F i g. 11 A). Nach vollständiger Entfernung des auf der Oberfläche des Siliziumsubstrats 21 befindlichen SiO2-Films 34 wird ein dicker FeId-SiO2-FiIm 270 mit einer Dicke von ungefähr 1 μιη durch lokale Oxidation ausgebildet. Danach wird ein dünner Gate-SiO2-Film 272 mit einer Dicke von 50 bis 100 nm ausgebildet (siehe F i g. 11 B). Eine polykristalüne Siliziumschicht mit einer Dicke von 300 bis 500 nm wird auf dem SiO2-FiIm 272 abgeschieden und ein Gate 25 auf einem bestimmten Abschnitt des p-Trogbereichs 22 durch Photoätzung ausgebildet (siehe Fig. HC). Der zur Oberfläche hin freiliegende Teil des SiO2-FiImS 272 wird entfernt und ein n-Fremdstoff, etwa Phosphor oder Arsen, mit einer 1020Cm-3 übersteigenden hohen Konzentration durch thermische Diffusion oder Ionenimplantation zur Ausbildung eines Source-Bereichs 23 und eines Drain-Bereichs 24 eingebaut (siehe Fig. HD). In diesem Verfahrensschritt wird eine solche Anordnung getroffen, daß sich der Drain-Bereich 24 des MOS-Transistors zur Öffnung 32 im p-Trogbereich erstreckt Ein PSG-FiIm 28 mit einer Dicke von 0,5 bis 1,0 μηι wird auf der gesamten Oberfläche ausgebildet, wonach Kontaktlöcher ausgebildet und Al-Elektroden 26 und 27' daran angebracht werden, womit eine Zelle eines in Fig.7 gezeigten Aufbaus erzielt ist
Als ein zwischen dem Aufbau der Ausführungsform 1 und dem Aufbau der Ausführungsform 2 liegender Aufbau könnte ein Aufbau erwähnt werden, bei welchem als Widerstände zur Zufuhr eines geringen Stromes hochohmige polykristalüne Siliziumschichten Ri und R2 sowie in der Öffnung des p-Trogbereichs ausgebildete J-FETs Fl und F2 verwendet werden, und die Siliziumschichten Ri und /?2 mit den J-FETs Fl und F2 in Reihe geschaltet sind, wie dies in Fig. 12 gezeigt ist. Dieser Aufbau wird verwirklicht, indem man eine zwischen der Größe der Öffnung bei der Ausführungsform 1 und der Größe der öffnung bei der Ausführungsform 2 liegende Größe für die öffnung des p-Trogbereichs wählt. Der durch die polykristalline Siliziumschicht hohen spezifischen Widerstands fließende geringe Strom hat einen positiven Temperaturkoeffizienten, so daß der geringe Strom mit steigender Temperatur zunimmt, während der durch den J-FET fließende geringe Strom einen negativen Temperaturkoeffizienten hat, so daß der geringe Strom mit zunehmender Temperatur abnimmt. Wenn also die hochohmige polykristalüne Siliziumschicht mit dem J-FET in Reihe geschaltet wird, erhält man einen geringen Strom, der kaum temperaturabhängig ist.
Fig. 13 zeigt einen Aufbau einer Speicherzelle, bei welcher ein einziger J-FET F verwendet ist. Da der J-FET gemeinsam mit der angrenzenden Zelle verwendet werden kann, läßt sich die Packungsdichte gegenüber der mit der in Fig. 12 gezeigten Ausführungsform erzielten Packungsdichte verbessern.
Fig. 14 zeigt die Schaltung eines Inverters, bei welchem ein Widerstand R mit einem J-FET in Reihe geschaltet ist und diese beiden als Last verwendet werden.
Hierzu 7 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Integrierte Halbleiterschaltung mit einem in einem Halbleiter-Substrat (21) ausgebildeten MOS-Transistor (T), dessen Drain-Zone (24) mit einer Spannungsquelle (Vcc) verbunden ist, dadurch gekennzeichnet, daß
DE2947311A 1978-11-24 1979-11-23 Integrierte Halbleiterschaltung Expired DE2947311C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16071078 1978-11-24

Publications (2)

Publication Number Publication Date
DE2947311A1 DE2947311A1 (de) 1980-05-29
DE2947311C2 true DE2947311C2 (de) 1982-04-01

Family

ID=15720788

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2947311A Expired DE2947311C2 (de) 1978-11-24 1979-11-23 Integrierte Halbleiterschaltung

Country Status (2)

Country Link
US (1) US4609835A (de)
DE (1) DE2947311C2 (de)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3027175A1 (de) * 1980-07-17 1982-02-11 Siemens AG, 1000 Berlin und 8000 München Anordnung zur verringerung der strahlungsempfindlichkeit von in integrierter mos-schaltkreistechnik ausgefuehrten speicherzellen
JPS5736844A (en) * 1980-08-15 1982-02-27 Hitachi Ltd Semiconductor device
JPS5793542A (en) * 1980-12-03 1982-06-10 Hitachi Ltd Semiconductor integrated circuit device
US4653026A (en) * 1981-08-12 1987-03-24 Hitachi, Ltd. Nonvolatile memory device or a single crystal silicon film
JPS5856288A (ja) * 1981-09-28 1983-04-02 Toshiba Corp 半導体集積回路
JPS59107563A (ja) * 1982-12-13 1984-06-21 Hitachi Ltd スタテイツク型半導体メモリ装置
JPS59127857A (ja) * 1983-01-12 1984-07-23 Hitachi Ltd 半導体装置
US4975756A (en) * 1985-05-01 1990-12-04 Texas Instruments Incorporated SRAM with local interconnect
US5132771A (en) * 1985-12-27 1992-07-21 Hitachi, Ltd. Semiconductor memory device having flip-flop circuits
EP0230278A3 (de) * 1986-01-24 1989-09-06 Siemens Aktiengesellschaft Thyristor mit integrierter Stromversorgung für eine zugeordnete Schaltungseinheit und Verfahren zu seiner Herstellung
JP2523488B2 (ja) * 1986-04-18 1996-08-07 株式会社日立製作所 半導体記憶装置
JPH07112014B2 (ja) * 1986-07-09 1995-11-29 株式会社日立製作所 半導体記憶装置
US4997783A (en) * 1987-07-02 1991-03-05 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US4987090A (en) * 1987-07-02 1991-01-22 Integrated Device Technology, Inc. Static ram cell with trench pull-down transistors and buried-layer ground plate
US4876215A (en) * 1987-07-02 1989-10-24 Integrated Device Technology, Inc. Method of making a static ram cell with trench pull-down transistors and buried-layer ground plate
US5214497A (en) * 1988-05-25 1993-05-25 Hitachi, Ltd. Polycrystalline silicon resistor for use in a semiconductor integrated circuit having a memory device
JP2825520B2 (ja) * 1989-03-24 1998-11-18 株式会社日立製作所 半導体装置
JPH04102369A (ja) * 1990-08-22 1992-04-03 Mitsubishi Electric Corp 半導体装置
US5838044A (en) 1995-12-12 1998-11-17 Advanced Micro Devices Integrated circuit having improved polysilicon resistor structures
US6005797A (en) * 1998-03-20 1999-12-21 Micron Technology, Inc. Latch-up prevention for memory cells
US20050287736A1 (en) * 2004-06-16 2005-12-29 Porter John D Latch-up prevention for memory cells
KR100697278B1 (ko) * 2005-01-27 2007-03-20 삼성전자주식회사 저항소자를 가지는 반도체 집적회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3821776A (en) * 1970-12-28 1974-06-28 Kogyo Gijutsuin Diffusion self aligned mosfet with pinch off isolation
GB1391959A (en) * 1972-07-20 1975-04-23 Ferranti Ltd Semiconductor devices
JPS5236986A (en) * 1975-09-18 1977-03-22 Mitsubishi Electric Corp Semiconductor integrated circuit device
JPS5268382A (en) * 1975-12-05 1977-06-07 Hitachi Ltd Semiconductor circuit unit
US4092735A (en) * 1976-12-27 1978-05-30 Texas Instruments Incorporated Static memory cell using field implanted resistance
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM

Also Published As

Publication number Publication date
US4609835A (en) 1986-09-02
DE2947311A1 (de) 1980-05-29

Similar Documents

Publication Publication Date Title
DE2947311C2 (de) Integrierte Halbleiterschaltung
DE4013643C2 (de) Bipolartransistor mit isolierter Steuerelektrode und Verfahren zu seiner Herstellung
DE3029125C2 (de) Halbleiterspeicher
DE3229250C2 (de)
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE3823270C2 (de) Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung
DE19632110C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE2060333C3 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einem Feldeffekttransistor mit isolierter Gateelektrode
DE3136682C2 (de)
DE4037876A1 (de) Laterale dmos-fet-vorrichtung mit reduziertem betriebswiderstand
DE1284517B (de) Integrierte Halbleiterschaltung
DE2749607C3 (de) Halbleiteranordnung und Verfahren zu deren Herstellung
DE3806164A1 (de) Halbleiterbauelement mit hoher durchbruchspannung
DE3224287C2 (de)
DE202015105413U1 (de) Integrierte, floatende Diodenstruktur
DE2503864B2 (de) Halbleiterbauelement
DE3109074C2 (de)
DE3021042A1 (de) Widerstandselement mit hoher durchbruchsspannung fuer integrierte schaltungen
DE2832154A1 (de) Halbleitervorrichtung mit isoliertem gate
DE3137730A1 (de) Halbleiterbauteil als festwertspeicherprogrammierer vom sperrschichtdurchbruchs-typ
DE1539090B1 (de) Integrierte Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE1489250A1 (de) Halbleitereinrichtung und Verfahren zu ihrer Herstellung
DE2649935A1 (de) Referenzdiode
DE2932928A1 (de) Verfahren zur herstellung von vlsi-schaltungen
DE3148323A1 (de) Halbleiterschaltung

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
D2 Grant after examination
8363 Opposition against the patent
8328 Change in the person/name/address of the agent

Free format text: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBEL-HOPF, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN

8331 Complete revocation