JPS59127857A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims description 14
- 230000000694 effects Effects 0.000 claims description 7
- 230000005684 electric field Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 description 28
- 238000002955 isolation Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 230000029087 digestion Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66992—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by the variation of applied heat
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＣＭＯＳデバイスに関し、低温域において超高
速で動作し高集積化できる半導体装置に関する。
速で動作し高集積化できる半導体装置に関する。
従来のＣＭＯＳデバイスでは、キャリヤ移動度の値が一
定なので、プロセス上の微細化なしには高速化ができな
かった。ところがＮＭＯ８とｐｒｏｓの動作を電気的に
分離するため（アイソレニション）とラッチアップ現象
を抑えるために、微細化には限度がある。またゲート容
量、接合容量、配線容量は基板またはウェルに寄寄生す
る容量として減らすことができないなど従来のＣＭＯＳ
デバイスは種々の欠点があった。
定なので、プロセス上の微細化なしには高速化ができな
かった。ところがＮＭＯ８とｐｒｏｓの動作を電気的に
分離するため（アイソレニション）とラッチアップ現象
を抑えるために、微細化には限度がある。またゲート容
量、接合容量、配線容量は基板またはウェルに寄寄生す
る容量として減らすことができないなど従来のＣＭＯＳ
デバイスは種々の欠点があった。
第１図に典型的なＣＭＯＳデバイスの断面構造図を示す
。ｐチャネルＭＯ８）ランジスタ（以下ＰＭＯ８と記す
）ＱｌはＮ型ウェル５の領域に形成されたゲート１、ゲ
ート配化膜２、ｐ１１拡散のソース３とドレイン４から
成る。ＮチャネルＭＭＯ８）ランジスタ（以下ＮＭＯ８
と記す）Ｑ２はｐ型ウェル８の領域に形成されたゲート
１、ゲート酸化膜２、Ｎ拡散層のソース６とドレイン７
から成る。接合型電界効果トランジスタ（以下ＪＰＥＴ
と記す）Ｑ３は穴が開いたｐウェル８をゲートとし、穴
の上に作られたＮ９拡散層のドレイン９とソース１１で
形成される。２つのＮＭＯＳまたは２つのＰＭＯ８が近
接すると寄生のＮＭＯＳまたは寄生のＰＭＯ８が生じる
。これらのＭＯＳが密接するとこの寄生ＭＯ８によりア
イソレーションが十分とれなくなる。ＰＭＯ８とＮＭＯ
Ｓが近接すると、ウェルと基板に生じる寄生バイポーラ
によってラッチアップ現象が生じる。これらが素子構造
の微細化の防げと々る。ととろがＣＭＯＳデバイスの高
速化を図るためには、プロセスの微細化によりデバイス
のβを大きくする他はない。
。ｐチャネルＭＯ８）ランジスタ（以下ＰＭＯ８と記す
）ＱｌはＮ型ウェル５の領域に形成されたゲート１、ゲ
ート配化膜２、ｐ１１拡散のソース３とドレイン４から
成る。ＮチャネルＭＭＯ８）ランジスタ（以下ＮＭＯ８
と記す）Ｑ２はｐ型ウェル８の領域に形成されたゲート
１、ゲート酸化膜２、Ｎ拡散層のソース６とドレイン７
から成る。接合型電界効果トランジスタ（以下ＪＰＥＴ
と記す）Ｑ３は穴が開いたｐウェル８をゲートとし、穴
の上に作られたＮ９拡散層のドレイン９とソース１１で
形成される。２つのＮＭＯＳまたは２つのＰＭＯ８が近
接すると寄生のＮＭＯＳまたは寄生のＰＭＯ８が生じる
。これらのＭＯＳが密接するとこの寄生ＭＯ８によりア
イソレーションが十分とれなくなる。ＰＭＯ８とＮＭＯ
Ｓが近接すると、ウェルと基板に生じる寄生バイポーラ
によってラッチアップ現象が生じる。これらが素子構造
の微細化の防げと々る。ととろがＣＭＯＳデバイスの高
速化を図るためには、プロセスの微細化によりデバイス
のβを大きくする他はない。
本発明の目的はＣＭＯＳデバイス 超高速で高集積、か
つ低消費電力の０ＭＯ８型の半導体装置を提供すること
にある。
つ低消費電力の０ＭＯ８型の半導体装置を提供すること
にある。
本発明の特徴とするのは、第１導電型のソース。
ドレイン領域を有する電界効果トランジスタと、第２導
電型のソース、ドレイン領域を有する電界効果トランジ
スタを、それぞれシリコン基板中の異なる導電型領域内
に形成したいわゆる０ＭＯ８構造の半導体装置で、１０
０に以下の温度範囲で使用するようにした点にある。
電型のソース、ドレイン領域を有する電界効果トランジ
スタを、それぞれシリコン基板中の異なる導電型領域内
に形成したいわゆる０ＭＯ８構造の半導体装置で、１０
０に以下の温度範囲で使用するようにした点にある。
また本発明の他の特徴は、シリコン基板の単一導電型領
域中に第１導電型のソース、ドレイン領域を有する第１
の電界効果形トランジスタと、第２導電型のソース、ド
レイン領域を有する第２の電界効果トランジスタを形成
し、２０に以下の温度範囲で使用するようにした点にあ
る。
域中に第１導電型のソース、ドレイン領域を有する第１
の電界効果形トランジスタと、第２導電型のソース、ド
レイン領域を有する第２の電界効果トランジスタを形成
し、２０に以下の温度範囲で使用するようにした点にあ
る。
本発明の他の特徴は、底部に第１の高不純物濃度領域を
有する第１導電型のシリコン基板の表面に開口部を有す
る第２導電型のウェル領域を設け、その開口部には第１
導電型の第２の高不純物濃度領域を設け、第１．第２の
高不純物領域にはさまれた低不純物濃度領域の不純物が
フリーズアウトする温度範囲でこの低不純物濃度領域を
高抵抗とし形成し、この高抵抗を介して前記ウェル中の
素子に電流を供給する構成にある。
有する第１導電型のシリコン基板の表面に開口部を有す
る第２導電型のウェル領域を設け、その開口部には第１
導電型の第２の高不純物濃度領域を設け、第１．第２の
高不純物領域にはさまれた低不純物濃度領域の不純物が
フリーズアウトする温度範囲でこの低不純物濃度領域を
高抵抗とし形成し、この高抵抗を介して前記ウェル中の
素子に電流を供給する構成にある。
第２−ａ図、第２−ｂ図は本発明の第１の実施例を示す
。第２− ａ図に示すようなＰＭＯ８ＱＩとＮＭＯ８Ｑ
２ とからなるＣＭＯＳインバータ回路は第２−ｂ図に
示すいわゆる０ＭＯ８構造によ多形成されろうすなわち
ｎ型シリコン基板２０１の表面のｐ＋領域２０５，２０
６及びゲート電極２０７にてＰＭＯ８が形成され、ｐ型
つェル中のｎ＋領域２０３，２０４とゲート電極２０８
にてＮＭＯＳが形成される。この素子は後に述べる理由
から１００に以下の温度範囲、例えば７７Ｋにて用いる
。第２−ａ図のようにｐ型シリコン基板２０９にｎ型ウ
ェル２１０を形成して０ＭＯ８構造としても良い。
。第２− ａ図に示すようなＰＭＯ８ＱＩとＮＭＯ８Ｑ
２ とからなるＣＭＯＳインバータ回路は第２−ｂ図に
示すいわゆる０ＭＯ８構造によ多形成されろうすなわち
ｎ型シリコン基板２０１の表面のｐ＋領域２０５，２０
６及びゲート電極２０７にてＰＭＯ８が形成され、ｐ型
つェル中のｎ＋領域２０３，２０４とゲート電極２０８
にてＮＭＯＳが形成される。この素子は後に述べる理由
から１００に以下の温度範囲、例えば７７Ｋにて用いる
。第２−ａ図のようにｐ型シリコン基板２０９にｎ型ウ
ェル２１０を形成して０ＭＯ８構造としても良い。
第３− ａ図、第３−ｂ図はＱｌ、Ｑ２によシ示す０Ｍ
０８回路と、Ｑ３．Ｑ４に示す接合型電界効果トランジ
スタとＭＯ８Ｔとを結合した回路とを複合した実施例を
示す。第３−ｂ図の断面図に示す通シｐ型ウェル２０２
′にはｎ型シリコンの基板２０１が表面に露出した開口
部を有し、その開口部の素面にはｎ１領域２１１が設け
られる。
０８回路と、Ｑ３．Ｑ４に示す接合型電界効果トランジ
スタとＭＯ８Ｔとを結合した回路とを複合した実施例を
示す。第３−ｂ図の断面図に示す通シｐ型ウェル２０２
′にはｎ型シリコンの基板２０１が表面に露出した開口
部を有し、その開口部の素面にはｎ１領域２１１が設け
られる。
するとｎ型シリコン基板２０１の表面に設けたｎ′″領
域２１２をドレイン、ｎ＋領域２１１をソースとし、ｐ
型ウェル２０２′を接合型ゲートとする接合型トランジ
スタが形成される。この接合型トランジスタとｐ型ウェ
ル２０２′中のＮＭＯＳとを結合して第３− ａ図のＱ
３．Ｑ４から成る回路が得られる。他の符号は第２−ｂ
図と同等のものを示す。本実施例も１００Ｋ以下で用い
られる。
域２１２をドレイン、ｎ＋領域２１１をソースとし、ｐ
型ウェル２０２′を接合型ゲートとする接合型トランジ
スタが形成される。この接合型トランジスタとｐ型ウェ
ル２０２′中のＮＭＯＳとを結合して第３− ａ図のＱ
３．Ｑ４から成る回路が得られる。他の符号は第２−ｂ
図と同等のものを示す。本実施例も１００Ｋ以下で用い
られる。
また第３Ｃ図に示した通シ、各部の導電型を逆転しても
良いことは言うまでもない。
良いことは言うまでもない。
以上の実施例における効果を第４図、第５図。
第６図を用いて説明する。
０ＭＯ８のラッチアップは、ウェルと基板に生じる寄生
バイポーラによるサイリスタの動作による。従来は、寄
生バイポーラの利得（ロ）を減らすには、８ＭＯ８と２
ＭＯ８との距離を比較的大きくしたために高集積化に反
した。第４図に寄生バイポーラのβの温度依存性の実験
データを示す。温度が３００Ｋから７７Ｋになると、β
は１／６０となり、４．２Ｋになるとβは１１５２０と
なる。図より明らかに極低温において、寄生バイポーラ
がラッチアップに貢献しなくなるのがわかる。一方、第
５図には、寄生バイポーラが生じるウェルのシート抵抗
の実験データを示す。温度が３００Ｋから７７Ｋになる
と抵抗値は１ ／３．８となる。この低抵抗により寄生
バイポーラのバイアスがとりづらくなり、同時にβが小
さくなるのでラッチアップしづらくなる。温度がさらに
４．２ ’Ｋになると抵抗値はフリーズアウトによ、９
１０ＭΩ／口以上となってラッチアップの電流が流れな
くなる。さらに寄生バイポーラのβは減少するのでラッ
チアップしなくなる。基板のシート抵抗も同様な温度依
存性があることがわかった。第６図にラッチアップの温
度依存性の測定結果を示す。縦軸はラッチアップ現象を
生じるのに必要なりＣ印加電流である。
バイポーラによるサイリスタの動作による。従来は、寄
生バイポーラの利得（ロ）を減らすには、８ＭＯ８と２
ＭＯ８との距離を比較的大きくしたために高集積化に反
した。第４図に寄生バイポーラのβの温度依存性の実験
データを示す。温度が３００Ｋから７７Ｋになると、β
は１／６０となり、４．２Ｋになるとβは１１５２０と
なる。図より明らかに極低温において、寄生バイポーラ
がラッチアップに貢献しなくなるのがわかる。一方、第
５図には、寄生バイポーラが生じるウェルのシート抵抗
の実験データを示す。温度が３００Ｋから７７Ｋになる
と抵抗値は１ ／３．８となる。この低抵抗により寄生
バイポーラのバイアスがとりづらくなり、同時にβが小
さくなるのでラッチアップしづらくなる。温度がさらに
４．２ ’Ｋになると抵抗値はフリーズアウトによ、９
１０ＭΩ／口以上となってラッチアップの電流が流れな
くなる。さらに寄生バイポーラのβは減少するのでラッ
チアップしなくなる。基板のシート抵抗も同様な温度依
存性があることがわかった。第６図にラッチアップの温
度依存性の測定結果を示す。縦軸はラッチアップ現象を
生じるのに必要なりＣ印加電流である。
印加電流が大きい程、寄生バイポーラに大電流を流して
ラッチアップさせようとするために、ラッチアップしづ
らい事を意味する。７７６Ｋにおいて、印加電流を３０
０にでの印加電流より４桁大きくしてもラッチアップし
なかった。本図で明らかなように、極低温ではラッチア
ップの問題がなくなる効果があυ、実質的に１００°に
以下でその効果が明確に発揮できる。
ラッチアップさせようとするために、ラッチアップしづ
らい事を意味する。７７６Ｋにおいて、印加電流を３０
０にでの印加電流より４桁大きくしてもラッチアップし
なかった。本図で明らかなように、極低温ではラッチア
ップの問題がなくなる効果があυ、実質的に１００°に
以下でその効果が明確に発揮できる。
この結果、８ＭＯ８と２ＭＯ８とを近接できるので高集
積化に効果がある。
積化に効果がある。
０ＭＯ８を高集積化するにあたｊＤ、ＭＯＳのアイソレ
ーションも重要な役割をもつ。第７図に寄生ＭＯ８を含
めて示した、本発明の０ＭＯ８の実施例の断面構造図を
示す。Ｑ４とＱ６はアクティブＰＭＯ８Ｑ５は寄生ＰＭ
Ｏ８Ｑ７とＱ９はアク ′テイプＮＭＯ８Ｑ８は寄
生ＮＭＯ８である。アクティブＭＯ８はゲート１とゲー
ト酸化膜２とを用い、２ＭＯ８はＰ”拡散層、３，４，
１２．１３をソース・ドレインに、８ＭＯ８はＮ＋拡散
層、６．７，１４．１５をソース・ドレインに用いる。
ーションも重要な役割をもつ。第７図に寄生ＭＯ８を含
めて示した、本発明の０ＭＯ８の実施例の断面構造図を
示す。Ｑ４とＱ６はアクティブＰＭＯ８Ｑ５は寄生ＰＭ
Ｏ８Ｑ７とＱ９はアク ′テイプＮＭＯ８Ｑ８は寄
生ＮＭＯ８である。アクティブＭＯ８はゲート１とゲー
ト酸化膜２とを用い、２ＭＯ８はＰ”拡散層、３，４，
１２．１３をソース・ドレインに、８ＭＯ８はＮ＋拡散
層、６．７，１４．１５をソース・ドレインに用いる。
寄生ＭＯ８はゲートに金属配線１６を、ゲート酸化膜に
厚いフィールド酸化膜１７を用いている。
厚いフィールド酸化膜１７を用いている。
高集積化するために、寄生ｌＶＯ３のチャンネル長ｔ１
と１．を長くせずに、アイソレーションをとる必要があ
る。第８図にアクティブＩＶＩＯ８と寄生ＭＯ８とのし
きい値電圧の測定結果を示す。寄生ＮＭＯ８と寄生Ｐ
＋Ｖ ＯＳとのしきい値電圧は、共に３００°にでの値
より低温での値が大きくなり、アクティブＭＯ８のしき
い値電圧の値の差よシ大きい。低温で動作させても、ア
イソレーションの問題がないという効果がある。
と１．を長くせずに、アイソレーションをとる必要があ
る。第８図にアクティブＩＶＩＯ８と寄生ＭＯ８とのし
きい値電圧の測定結果を示す。寄生ＮＭＯ８と寄生Ｐ
＋Ｖ ＯＳとのしきい値電圧は、共に３００°にでの値
より低温での値が大きくなり、アクティブＭＯ８のしき
い値電圧の値の差よシ大きい。低温で動作させても、ア
イソレーションの問題がないという効果がある。
第９図はＣＭＯＳインバータのスピードとパーフの温度
依存性の測定結果を示す。主に、電子と（９） 正孔の移動度が低温で増加することにより、スピードは
７７にで動作させると３００にでの場合より１．６倍速
くなり、４．２にで動作させると３倍速くなる。消費電
力においては、しきい値電圧は低温になる程高くなるの
で、スピードが速くなるにもかかわらず消費電力はあ一
！シ増加しない。
依存性の測定結果を示す。主に、電子と（９） 正孔の移動度が低温で増加することにより、スピードは
７７にで動作させると３００にでの場合より１．６倍速
くなり、４．２にで動作させると３倍速くなる。消費電
力においては、しきい値電圧は低温になる程高くなるの
で、スピードが速くなるにもかかわらず消費電力はあ一
！シ増加しない。
０ＭＯ８を低温で動作させると、消費電力をあまシ増加
させずに超高速化ができる効果がある。また、しきい値
電圧を低温動作用に小さな値にセットすると、上り高速
な動作をさせる事ができる。
させずに超高速化ができる効果がある。また、しきい値
電圧を低温動作用に小さな値にセットすると、上り高速
な動作をさせる事ができる。
第１０−ａはＣＭＯＳデバイスをウェルを用いず直接Ｎ
基板１０に形成した本発明の別の実施例である。２ＭＯ
８Ｑｌと８ＭＯ８Ｑ２とを共にｎ型シリコン基板１０に
形成する。基板１０に低不純物濃度（１０”ｃｍ’″３
以下）を用いるので、２０１以下で用いフリーズアウト
によシ高抵抗化（１０２７口以上）する。このため、前
記の第１０図のアイソレーションは問題なくとれる。ま
た、第１３図の２ＭＯ８と８ＭＯ８との間のアイソレー
ションｔ３も基板１０の高抵抗化によシと（１０） れる。よって、この構造は高集積化に効果がある。
基板１０に形成した本発明の別の実施例である。２ＭＯ
８Ｑｌと８ＭＯ８Ｑ２とを共にｎ型シリコン基板１０に
形成する。基板１０に低不純物濃度（１０”ｃｍ’″３
以下）を用いるので、２０１以下で用いフリーズアウト
によシ高抵抗化（１０２７口以上）する。このため、前
記の第１０図のアイソレーションは問題なくとれる。ま
た、第１３図の２ＭＯ８と８ＭＯ８との間のアイソレー
ションｔ３も基板１０の高抵抗化によシと（１０） れる。よって、この構造は高集積化に効果がある。
この高抵抗化によシ、基板１０に生じる寄生容量である
ゲート容量、接合容量、配線容量は減少し高速化に効果
がある。また、寄生バイポーラがなくなり、ラッチアッ
プ現象がなくなる効果がある。
ゲート容量、接合容量、配線容量は減少し高速化に効果
がある。また、寄生バイポーラがなくなり、ラッチアッ
プ現象がなくなる効果がある。
ｐｎ接合においてはり−ク′区流が減少し、低消費電力
化に効果がある。低温動作により、キャリヤ移動度が増
加して高速化に効果があろうなお第１０ｂ図に示したご
とく第１０ａ図の各部の導電型を逆転させ、ｐ型シリコ
ン基板中にＰＭＯ８，ＮＭＯ８を形成しても良い。この
場合も２０°に以下で用いる。
化に効果がある。低温動作により、キャリヤ移動度が増
加して高速化に効果があろうなお第１０ｂ図に示したご
とく第１０ａ図の各部の導電型を逆転させ、ｐ型シリコ
ン基板中にＰＭＯ８，ＮＭＯ８を形成しても良い。この
場合も２０°に以下で用いる。
第１１−ａ図は本発明の更に別の実施例を示す。
本実施例は第１０ａ図の基板１０にＮＭＯ８とＰＭＯ８
に共通の低不純物濃度（１０”ｃｍ−”以下）のｐウェ
ル８を形成した例である。本実施例も２０に以下で動作
させることにより、ｐウェル８と基板１０とがフリーズ
アウトによυ高抵抗化する。ｐウェル８を設けた事によ
り、第１０−ａ図と比較して、ＭＯＳを基板１０よりさ
らに電気的（１１） に隔離し、基板１０との寄生容量を減らせ高速化に効果
がある。他に第１０−ａ図で説明した様に、キャリヤ移
動度の増加による高速化、アイソレーションの簡素化に
よる高集積化、ｐｎ接合のＩＪ−り電流の減少による低
消費電力化が図れる効果がある。本実施例においても、
各部の導電型を逆転、 させても良いことはもちろんで
ある。
に共通の低不純物濃度（１０”ｃｍ−”以下）のｐウェ
ル８を形成した例である。本実施例も２０に以下で動作
させることにより、ｐウェル８と基板１０とがフリーズ
アウトによυ高抵抗化する。ｐウェル８を設けた事によ
り、第１０−ａ図と比較して、ＭＯＳを基板１０よりさ
らに電気的（１１） に隔離し、基板１０との寄生容量を減らせ高速化に効果
がある。他に第１０−ａ図で説明した様に、キャリヤ移
動度の増加による高速化、アイソレーションの簡素化に
よる高集積化、ｐｎ接合のＩＪ−り電流の減少による低
消費電力化が図れる効果がある。本実施例においても、
各部の導電型を逆転、 させても良いことはもちろんで
ある。
第１１−ａ図の各部の導電型を逆転して第１１−す図の
ごとくしても良いことはもちろんである。
ごとくしても良いことはもちろんである。
第１２図に２０°に以下で高集積化できる高抵抗１９（
１μΩ以上）を用いた更に別の実施例を示す。低不純＝
４１４度（１０１？ｃｍ−”以下）の基板１０の上に穴
の開いたｐウェル８を形成し、一方をＮ。
１μΩ以上）を用いた更に別の実施例を示す。低不純＝
４１４度（１０１？ｃｍ−”以下）の基板１０の上に穴
の開いたｐウェル８を形成し、一方をＮ。
層４の端子で、他方を穴の下とｐウェル８の下側に形成
したＮ＋層１８の端子とで成る高抵抗１９である。２０
″１に以下において基板１０がフリーズアウトして端子
４と１８との間が高抵抗となる。
したＮ＋層１８の端子とで成る高抵抗１９である。２０
″１に以下において基板１０がフリーズアウトして端子
４と１８との間が高抵抗となる。
この構造はＪＰＥＴと似ているが、この温度領域ではＪ
ＰＥＴは動作しない。ここでは高抵抗体として使用する
。従来、常温では一般にポリシリコ（１２） ンを高抵抗として用いるので横構造となる。高抵抗１９
は縦構造を用いるので高集積化に効果がある。第１５図
には高抵抗１９の一端子４がＮＭＯ８Ｑ２のドレイン４
と接続された例である。Ｑ２と高抵抗１９とが密接でき
るのが特徴である。第１３図は第１２図の等価回路であ
るっ 第１２図に示したような高抵抗を前に示した０ＭＯ８構
造と複合して用いることができる。
ＰＥＴは動作しない。ここでは高抵抗体として使用する
。従来、常温では一般にポリシリコ（１２） ンを高抵抗として用いるので横構造となる。高抵抗１９
は縦構造を用いるので高集積化に効果がある。第１５図
には高抵抗１９の一端子４がＮＭＯ８Ｑ２のドレイン４
と接続された例である。Ｑ２と高抵抗１９とが密接でき
るのが特徴である。第１３図は第１２図の等価回路であ
るっ 第１２図に示したような高抵抗を前に示した０ＭＯ８構
造と複合して用いることができる。
第１４−ａ図はその１例であシ、また第１４−す図は第
１４−ａ図の各部の導電型を逆転したものである。
１４−ａ図の各部の導電型を逆転したものである。
この発明の他の実施例を第１５図に示す。第１２図の高
抵抗１９とＮＭＯ８Ｑｌとを２組合せて、フリップ・フ
ロップ回路を作った例である。
抵抗１９とＮＭＯ８Ｑｌとを２組合せて、フリップ・フ
ロップ回路を作った例である。
高抵抗１９と１９′は縦構造であシ、一方の端子１８は
基板の中で共通となり高集積化に効果がある。２０に以
下で低消費電力のスタティック・メモリセルとして使用
できる。
基板の中で共通となり高集積化に効果がある。２０に以
下で低消費電力のスタティック・メモリセルとして使用
できる。
第１６−ａ図に本発明をダイナミック・メモリのメモリ
セルに適用した一実施例を示す。蓄積容（１３） 量２３と転送ＭＯ８ＱＩＯとで成るセルである。
セルに適用した一実施例を示す。蓄積容（１３） 量２３と転送ＭＯ８ＱＩＯとで成るセルである。
蓄積ノード２２に蓄えられた電荷は、ワード線２１とデ
ータ＃２０とで選択された転送ＭＯ８によってデータ線
に送られ、センスアップで検出増幅される。蓄積容量と
しては、第１８−ｂ図に示す様な、ゲート２４とＮ＋拡
散層２２と薄い酸化膜とから成る容量の場合と、第１８
−０図に示す様な Ｎ ＋拡散層のソース２２とゲート
２４とからなるＮ ＩＪ ＯＳによるチャンネル・ゲー
ト間の容量の場合とがある。従来はこの蓄積容量にＰＮ
接合のリーク電流、またはチャンネル反転層での電子・
正孔の再結合のために、メモリセルのりフレッノの頻度
が高かった。しかし、１００°に以下で動作させると、
転送ＭＯ８のソース２０とドレイン２２間のリーク電流
が減少し、ＰＮ接合のＩＪ−り電流が減少し、チャンネ
ル反転層での電子・正孔の再結合率が減少する。よって
、蓄積ノードの電荷量のリークが減少するので、メモリ
のリフレッシュ頻度を減らせるので、消費電力の低減が
図れるという効果がある。
ータ＃２０とで選択された転送ＭＯ８によってデータ線
に送られ、センスアップで検出増幅される。蓄積容量と
しては、第１８−ｂ図に示す様な、ゲート２４とＮ＋拡
散層２２と薄い酸化膜とから成る容量の場合と、第１８
−０図に示す様な Ｎ ＋拡散層のソース２２とゲート
２４とからなるＮ ＩＪ ＯＳによるチャンネル・ゲー
ト間の容量の場合とがある。従来はこの蓄積容量にＰＮ
接合のリーク電流、またはチャンネル反転層での電子・
正孔の再結合のために、メモリセルのりフレッノの頻度
が高かった。しかし、１００°に以下で動作させると、
転送ＭＯ８のソース２０とドレイン２２間のリーク電流
が減少し、ＰＮ接合のＩＪ−り電流が減少し、チャンネ
ル反転層での電子・正孔の再結合率が減少する。よって
、蓄積ノードの電荷量のリークが減少するので、メモリ
のリフレッシュ頻度を減らせるので、消費電力の低減が
図れるという効果がある。
（１４）
第１図は従来のＣＭＯＳデバイスの断面図、第２−ａ図
、第２−ｂ図、第２−０図、第３−ａ図。 第３−ｂ図、第３−ｃ図はそれぞれを発明の実流例を示
す図、第４図は実験結果に基づく寄生バイポーラのβの
温度依存性、第５図は実験結果に基づくウェル・シート
抵抗の温度依存性、第６図は実験結果に基づくラップア
ップの温度依存性、第７図は実施例における寄生ＭＯ８
を説明する断面図、第８図は実験結果に基づくアクティ
ブＭＯ８と寄生ＭＯ８とのしきい値電圧の温度依存性、
第９図は実験結果に基づく多段インバータのスピードと
パーフの温度依存性、第１０− ａ図、第１０−す図Ｉ
ｔｉｆＧ１１−ａ図、第１１−ｂ図、第１２図。 第１３図、第１４−ａ図、第１４−ｂ図、第１５図、第
１６−ａ図、第１６−ｂ図、第１６−０図はそれぞれ本
発明の別の実施例を示す。 １．１６・・・ゲート、２・・・ゲート酸化膜、３，６
゜１１．１２，１４．２２・・・ソース、４，７，９゜
１３．１５・・・ドレイン、５・・・Ｎウェル、８・・
・Ｐつ（１５） エル、１０・・・Ｎ基板、１６・・・配線ゲート、１７
・・・フィールド酸化膜、１８・・・Ｎ０層、１９・・
・高抵抗、２０・・・データ線、２１・・・ワード線、
２２・・・蓄積ノード、２３・・・蓄積容量、２４・・
・容量端子、ｔｌ・・・ＰＭＯ８のアイソレーション、
ｔ２・・・ＮＩＶＩＯ８のアイソレーション、ｔ３・・
・ＮＭＯ８とＰＭＯ８とのアイソレーション。 （１６） 爾 １ 図 ”ｆｉｌ） ２７５ 第２−α図 第２−ｂ図 ￥！ｉ ２− Ｃ図 第 ５−α図 χ３−ｂ図 第３−ｃ図 Ｙ ４ 図 温麿（Ｋ） 第 ５ ロ ５星度（Ｋ） ￥Ｊ ６ ロ 温浸（Ｋ） ＹＪ ８ 図 温度（す ’Ｓｆ、ｑ 図 Ｑ １０θ 温度（Ｋ）２００ ３６ｔ） 爾 ／θ−α 図 第１θ−ｂ図 第１１−α図 第 １１−ｂ“口 第 １２ 区 ’ｆ３＋３ 図
、第２−ｂ図、第２−０図、第３−ａ図。 第３−ｂ図、第３−ｃ図はそれぞれを発明の実流例を示
す図、第４図は実験結果に基づく寄生バイポーラのβの
温度依存性、第５図は実験結果に基づくウェル・シート
抵抗の温度依存性、第６図は実験結果に基づくラップア
ップの温度依存性、第７図は実施例における寄生ＭＯ８
を説明する断面図、第８図は実験結果に基づくアクティ
ブＭＯ８と寄生ＭＯ８とのしきい値電圧の温度依存性、
第９図は実験結果に基づく多段インバータのスピードと
パーフの温度依存性、第１０− ａ図、第１０−す図Ｉ
ｔｉｆＧ１１−ａ図、第１１−ｂ図、第１２図。 第１３図、第１４−ａ図、第１４−ｂ図、第１５図、第
１６−ａ図、第１６−ｂ図、第１６−０図はそれぞれ本
発明の別の実施例を示す。 １．１６・・・ゲート、２・・・ゲート酸化膜、３，６
゜１１．１２，１４．２２・・・ソース、４，７，９゜
１３．１５・・・ドレイン、５・・・Ｎウェル、８・・
・Ｐつ（１５） エル、１０・・・Ｎ基板、１６・・・配線ゲート、１７
・・・フィールド酸化膜、１８・・・Ｎ０層、１９・・
・高抵抗、２０・・・データ線、２１・・・ワード線、
２２・・・蓄積ノード、２３・・・蓄積容量、２４・・
・容量端子、ｔｌ・・・ＰＭＯ８のアイソレーション、
ｔ２・・・ＮＩＶＩＯ８のアイソレーション、ｔ３・・
・ＮＭＯ８とＰＭＯ８とのアイソレーション。 （１６） 爾 １ 図 ”ｆｉｌ） ２７５ 第２−α図 第２−ｂ図 ￥！ｉ ２− Ｃ図 第 ５−α図 χ３−ｂ図 第３−ｃ図 Ｙ ４ 図 温麿（Ｋ） 第 ５ ロ ５星度（Ｋ） ￥Ｊ ６ ロ 温浸（Ｋ） ＹＪ ８ 図 温度（す ’Ｓｆ、ｑ 図 Ｑ １０θ 温度（Ｋ）２００ ３６ｔ） 爾 ／θ−α 図 第１θ−ｂ図 第１１−α図 第 １１−ｂ“口 第 １２ 区 ’ｆ３＋３ 図
Claims (1)
- 【特許請求の範囲】 １、シリコン基板の第１導電型領域中の第２導電型のソ
ース、ドレイン領域、及び絶縁ゲートを含む第１の電界
効型素子と、前記シリコン基板中の第２導電型領域中の
第１導電型のソース。 ドレイン領域及び絶縁ゲートを含む第２の電界効果型素
子とを含み、１００に以下の温度乾乾で動作させる半導
体装置。 ２、シリコン基板の第１導電型領域中に設けられた第１
導電型のソース、ドレイン領域及び絶縁ゲートを含む第
１の電界効果型素子と、前記第１導電型領域中に設けら
れた第２導電型のソース、ドレイン領域及び絶縁ゲート
を含む第２の電界効果型素子とを含み、２０に以下の温
度範囲で動作させる半導体装置。 ３、前記シリコン基板の底部は第２導電型である特許請
求の範囲第２項の半導体装置。 ４、第１導電型のシリコン基板の表面に設けられた第２
導電型のウェル領域の一部分に第１導電型が開口した開
口部を有し、該開口表面に第１導電型の第１の高不純物
濃度領域を有し、かつ前記シリコン基板の一部に第１導
電型の第２の高不純物濃度領域を有し、該第１．第２の
高不純物濃度領域の間に介在する第１導屯型領域の不純
物がフリーズアウトする温度範囲で動作させる半導体装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002218A JPS59127857A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
| EP84100232A EP0114061A3 (en) | 1983-01-12 | 1984-01-11 | Semiconductor device having cmos structures |
| CA000445161A CA1205571A (en) | 1983-01-12 | 1984-01-12 | Semiconductor device having cmos structures |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002218A JPS59127857A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127857A true JPS59127857A (ja) | 1984-07-23 |
| JPH0430188B2 JPH0430188B2 (ja) | 1992-05-21 |
Family
ID=11523215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002218A Granted JPS59127857A (ja) | 1983-01-12 | 1983-01-12 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0114061A3 (ja) |
| JP (1) | JPS59127857A (ja) |
| CA (1) | CA1205571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104601164A (zh) * | 2015-02-04 | 2015-05-06 | 苏州大学 | 一种基于3只mos管设计的反相器和滤波电路 |
| WO2017221292A1 (ja) * | 2016-06-20 | 2017-12-28 | 三菱電機株式会社 | 並列駆動回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789917A (en) * | 1987-08-31 | 1988-12-06 | National Semiconductor Corp. | MOS I/O protection using switched body circuit design |
| NL8802423A (nl) * | 1988-10-03 | 1990-05-01 | Imec Inter Uni Micro Electr | Werkwijze voor het bedrijven van een mos-structuur en daarvoor geschikte mos-structuur. |
| IT1293736B1 (it) * | 1997-07-18 | 1999-03-10 | Flame Spray Snc | Apparecchiatura per l'applicazione di rivestimenti protettivi con tecnica a plasma |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3493824A (en) * | 1967-08-31 | 1970-02-03 | Gen Telephone & Elect | Insulated-gate field effect transistors utilizing a high resistivity substrate |
| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| DE2947311C2 (de) * | 1978-11-24 | 1982-04-01 | Hitachi, Ltd., Tokyo | Integrierte Halbleiterschaltung |
-
1983
- 1983-01-12 JP JP58002218A patent/JPS59127857A/ja active Granted
-
1984
- 1984-01-11 EP EP84100232A patent/EP0114061A3/en not_active Withdrawn
- 1984-01-12 CA CA000445161A patent/CA1205571A/en not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104601164A (zh) * | 2015-02-04 | 2015-05-06 | 苏州大学 | 一种基于3只mos管设计的反相器和滤波电路 |
| WO2017221292A1 (ja) * | 2016-06-20 | 2017-12-28 | 三菱電機株式会社 | 並列駆動回路 |
| JPWO2017221292A1 (ja) * | 2016-06-20 | 2018-09-20 | 三菱電機株式会社 | 並列駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430188B2 (ja) | 1992-05-21 |
| EP0114061A3 (en) | 1985-10-09 |
| CA1205571A (en) | 1986-06-03 |
| EP0114061A2 (en) | 1984-07-25 |
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