JPH0348460A - 集積回路 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はデプレッション形電界効果トランジスタ（ＭＯ
ＳＦＥＴ）．該ＦＥＴとエンハンスメント形ＦＥＴとか
ら或るエンハンスメント／デプレッシ１ンインバータ及
びこれらＦＥＴもしくはインバータを１枚の基板上に集
積した半導体集積回路の改良に関する． ［発明の概要］ デプレッション形ＭＯＳＦＥＴであって、半導体基板の
導電形と異なる不純物をゲート電極下方のチャンネル部
にドープすることなく，室温でも液体窒素温度でもデテ
レッション動作を実現したもので、更にほこのＦＥＴと
エンハンスメント形ＦＥＴとでインバータ．ＮＡＮＤ．
ＮＯＲ回路等を構成し、あるいはｌ枚の基板上にこれら
を集積したものである． ［従来の技術］ ＭＯＳＦＥＴを用いた集積回路は、寸法微細化に伴って
高速化、高集積化が進んでいる．例えば１ＭのＤ−ＲＡ
Ｍでは、最小チャンネル長は、略１．３μｍであるが、
チャンネル長略０．１μｍのＭＯＳＦＥＴを実現するこ
とが可能である．寸法微細化と共に、半導体論理回路の
スイッチング速度も向上しているが、バイポーラトラン
ジスタを用いた論理集積回路より一般に動作速度は遅い
といわれている．しかしＭＯＳＦＥＴは動作温度を室温
（３００Ｋ）から液体窒素温度（７７Ｋ）にすることで
、キャリア移動度や、飽和速度の増加によりスイッチン
グ速度が向上する．また、配線抵抗減少により配線での
ＲＣ時定数が低下し、低温動作ＭＯＳＦＥＴ集積回路の
動作速度は、バイボーラトランジスタを用いた集積回路
の動作速度に匹敵することが知られている．バイボーラ
トランジスタは、液体窒素温度などの低温で動作させて
もベース層のフリーズアウトのため、スイッチング速度
は向上しないので、従来構造のＳｉｎｐｎもしくはｐｎ
ｐ・バイポーラトランジスタは低温動作による高速化は
困難である．ＭＯＳＦＥＴ集積回路は，１ゲート当りの
電力消費がバイポーラトランジスタより小さいため、１
チップ当りの集積度はバイボーラトランジスタ集積回路
よりも大きいことは公知であり、チャンネル長１μｍ以
下の微細なＭＯＳＦＥＴを用いた集積回路を液体窒素温
度（７７Ｋ）で動作させることにより、バイボーラトラ
ンジスタ集積回路の高速性とＭＯＳＦＥＴ集積回路の高
密度性を兼ね備えた高速・高密度集積回路の実現が期待
されている． 従来、低温動作デバイス或いは集積回路として、液体ヘ
リウム温度（４．２Ｋ）で動作するジョゼフソン論理回
路は，高速論理集積回路を実現できると言われていた．
しかし、超伝導現象を利用するジョゼフソン論理素子は
、４．２Ｋ付近のみで動作し、室温での動作は、不可能
であるので室温で動作チェックを行なうことができない
．例えば、大型計算機を構築する場合，不良なチップや
ボードを速やかに交換することができず、膨大な労力と
時間を要し、大型システムの構築は事実上不可能である
，従って、低温動作により高性能化を図ろうとするシス
テムにおいては，たとえ室温では，動作速度が遅くとも
室温と低温のどちらでも動作すること，が必要である． ＭｏｓｐＥｒは、本質的に室温から４．２Ｋの極低温ま
で動作可能であり，大型システムの構築は、ジョゼフソ
ン素子の場合より容易である．従来の液体窒素温度動作
ＭＯＳＦＥＴ集積回路は、閾値電圧が室温と７７Ｋで大
きく変動しないことがら相補形（ＣＭＯＳ）論理回路で
構成されている．一方、エンハンスメント／デプレッシ
ョン構成（以下Ｅ／Ｄ構成と称する）論理回路は、ｎチ
ャンネルＭＯＳＦＥＴのみで構成できるため、ｐチャン
ネルＭＯＳＦＥＴとｎチャンネルＭＯＳＦＥＴを同一基
板上に集積しなければならないＣＭＯＳ論理回路よりも
、製作プロセスが容易である．また、入力数ｎのＮＡＮ
Ｄ回路やＮＯＲ回路は、Ｅ／Ｄ構威では（ｎ＋１）個の
ＭＯＳＦＥＴで構成されるが、ＣＭＯＳ構成では２ｎ個
必要とするため、同一論理回路を構威する場合、Ｅ／Ｄ
構成の方が少ないＭＯＳＦＥＴ数で構成できる利点があ
る． 従って、Ｅ／Ｄ構成論理回路において，チャンネル長を
０．５μｍ以下に微細化し、室温でも液体窒素温度でも
安定して動作できるならば、上記に述べたように，バイ
ポーラトランジスタの高速性とＭＯＳＦＥＴの高集積性
を兼ね備えた超高速，超高密度集積回路を比較的容易な
プロセスで実現できる， しかし、従来形のＥ／Ｄ構成ＭＯＳＦＥＴ論理回路は、
以下に述べる問題があり，低温動作による上記特徴を発
揮することができなかった．第７図（ａ）に、従来のＥ
／Ｄ構成インバータの回路例を示す．同図において，１
は入力端子、２は出力端子、３は電源端子、４はデプレ
ッション形ｎチャンネルＭＯＳＦＥＴ、５はエンハンス
メント形ｎチャンネルＭＯＳＦＥＴ、６は接地である．
論理集積回路やメモリ集積回路は、インバータの変形で
構成されるため上記のようなインバータが集積回路の基
本単位である．そして一般に、Ｓｉでは，電子の移動度
が正孔移動度より大きく，高速動作が可能であるのでｎ
チャンネルＭＯＳＦＥＴが用いられる．以下の説明では
、ｎチャンネルＭＯＳＦＥＴを用いた場合を例としてい
る．第７図（ｂ）は、インバータの出力特性例である．
第７図（ａ）の回路のインバータの動作において、入力
端子１に加えられる入力電圧Ｖｉｎの電圧がＶＸＮＶよ
り十分小さい時、出力端子２に電源端子３に加えられる
電源電圧ｖＤＤにほぼ等しい電圧が生ずる．入力電圧Ｖ
ｉｎに、電源電圧ｖＤＤにほぼ等しい電圧を印加すると
，出力電圧Ｖｏｕｔはほぼ零に近い大きさとなる．実際
には、零にはならず、わずかの電圧Ｖ Ｌ（Ｎｌ１が生
ずる．一般にはｖ ｔｏｗは，電源電圧ＶＯＯの略１／
１０である．エンハンスメント形ｎチャンネルＭＯＳＦ
ＥＴとデプレッション形ｎチャンネルＭＯＳＦＥＴの特
性は，第８図に示すように、ゲート電圧ＶＧを印加した
際にドレイン電流ＩＤが流れ出すゲート電圧（閾値電圧
）ｖｔｈが、エンハンスメント形の場合． ｖｔｈＥは
正であり、デブレツション形の場合， ｖｔｈ’は負で
ある． 第７図（ｂ）のようなインバータ動作を実現するために
は、イン）＜一夕を構成するエンハンスメント形及びデ
プレッション形ＭＯＳＦＥＴの閾値電圧は，それぞれＶ
ｔｈ｝’は略０ ． ２ Ｖｏｏ， Ｖｔｈ”は略−
０．６ＶＤＤ程度になるように設計される．第９図に，
第７図のＥ／Ｄ構成ＭＯＳＦＥＴインバータの一例の模
式的断面図を示す． また第９図のＭＯＳＦＥＴにおいて素子分離には、公知
のＬＯＧＯＳ分離を用いている．同図において、７はｐ
形Ｓｉ基板，８はフィールド酸化膜、９はｐ１ ドーピ
ング領域（チャンネルストツパ）、１０はｎ ドーピン
グ領域（エンハンスメントＭＯＳＦＥＴのソースＳ部分
）、１１はｎ ドーピング領域（エンハンスメントＭＯ
ＳＦＥＴのドレインＤ部分とデプレッション形ＭＯＳＦ
ＥＴのソースＳ部分が同一部分に形成される）、１２は
ｎ ドーピング領域（デプレツション形ＭＯＳＦＥＴの
ドレインＤ部分）、１３はエンハンスメントＭＯＳＦＥ
Ｔのゲート酸化膜、１４はエンハンスメントＭＯＳＦＥ
Ｔのゲート電極、１５はｐ形Ｓｉに対して同極性不純物
をドープしたエンハンスメントＭＯＳＦＥＴのチャンネ
ルドープ領域、１６及び１７はデプレッションＭＯＳＦ
ＥＴのゲート酸化膜及びゲート電極、１８，１８′はｐ
形Ｓｉに対して異極性不純物をドープしたデプレッショ
ンＭＯＳＦＥＴのチャンネルド一プ領域、１９はＰＳＧ
（絶縁膜），２０はデプレッションＭＯＳＦＥＴのゲ
ート電極１６と電気的に接続された電極、２１はＡ２金
属配線（接地ライン），２２はＡＱ金属配線（電源ライ
ン），２３はエンハンスメントＭＯＳＦＥＴのチャンネ
ル長、２４はデプレッション形ＭＯＳＦＥＴのチャンネ
ル長である． ゲート電極１４及び゛１７には、ｎ０ポリシリコンを用
いる．エンハンスメントＭＯＳＦＥＴのゲート酸化膜１
３直下のチャンネルドープ領域１５は、ｐ形Ｓｉ基板７
と同極性不純物のＢ等をイオン注入し，エンハンスメン
トＭＯＳＦＥＴの閾値電圧ＶｔｈＥを電源電圧ＶＤＤに
対して略０．２ＶＤＤに調整する．デプレッションＭＯ
ＳＦＥＴのゲート酸化膜１６直下のチャンネルドープ領
域１８は、ｐ形Ｓｉ基板７と異極性不純物であるＰ又は
Ａｓをイオン注入し、デプレッションＭＯＳＦＥＴの閾
値電圧ｖ ｔｈｏを電源電圧ｖＤＤに対して略−０．６
ＶＯＯに調整する． デプレッションＭＯＳＦＥＴのゲート電極１７と電気的
に接続された電極２０は、紙面に垂直な面でつながって
いる．電極２０は，デプレッションＭＯＳＦＥＴのゲー
ト電極と同じ材質であるｎ０ボリＳＬである．デプレッ
ションＭＯＳＦＥＴのソースとエンハンスメントＭＯＳ
ＦＥＴのドレインは，ｎ０領域２０と、デプレッション
ＭＯＳＦＥＴのゲート電極１７と電気的に接続された電
極２０により接続されている．電極２０は、第７図Ｃａ
）のインバータ回路の出力端子２となる．第１０図は，
エンハンスメントＭＯＳＦＥＴのゲート電極／酸化膜／
ｐ−Ｓｉ基板部分のエネルギーバンドを模式的に示して
いる．同図ではゲート電極に正の電圧を印加し，ｎ形反
転層が形成されている場合を示す． エンハンスメントＭＯＳＦＥＴでは、ゲート電極に印加
した電圧によりｐ形Ｓｉ基板の表面の禁制帯を電，気的
に曲げることにより、Ｓｉ基板表面にｎ形反転層を形成
するので、室温であっても液体窒素温度であっても，エ
ンハンスメント形動作、すなわち，閾値電圧Ｖ ｔｈＥ
は、正のままである．第１１図は，ｐ形Ｓｉ基板に対し
て異極性不純物であるＰ又はＡｓ等をイオン注入して、
従来のデプレッションＭＯＳＦＥＴのゲート電極／酸化
膜／ ｐ − Ｓ ｉ基板部分のエネルギーバンドを模
式的に示している。室温ではゲート酸化膜直下にＡｓ又
はＰのイオン化により生ずる電子が存在するので上記Ｍ
ＯＳＦＥＴはデプレッション動作する．しかし、７７Ｋ
では、第１２図に示すように，異極性不純物としてドー
プしたＡｓやＰがフリーズアウトしてイオン化しないた
め，ゲート電圧を印加しない場合，ゲート酸化膜１６直
下にｎチャンネル層が形成されずデプレッション動作し
ない．すなわち異極性不純物を注入してデプレツション
動作させるＭＯＳＦＥＴは液体窒素温度では、極端な場
合エンハンスメント動作してしまう．従って、異極性不
純物をチャンネル部１８′にドープしたデプレッション
ＭＯＳＦＥＴを用いた従来のＥ／Ｄ構成インバータは、
室温では、正常な動作をするが、液体窒素温度では、正
常な動作をしないという問題があった． 上述の説明において、インバータやＭＯＳＦＥＴの電源
電圧ＶＯＯの絶対値については触れていない．ＭＯＳＦ
ＥＴの電源電圧は．ＴＴＬとの互換性を保つため、従来
は５ｖに定められていた．しかし，チャンネル長が１μ
ｍ以下のＭＯＳＦＥＴは、電源電圧を５ｖに保つと、素
子内部の電界強度が増大し、ホットキャリア劣化やドレ
インブレークダウンによりＭＯＳＦＥＴの正常動作や信
頼性確保が困難になり、電源電圧は低下せざるを得なく
なっている．例えばチャンネル長０．５μｍの場合は略
３．３Ｖ，０．１μｍの場合は略１乃゛至１．５ｖと予
測されている． 従って、本発明で目的とする高速、高密度ＭＯＳＦＥＴ
では、チャンネル長が必然的にｌμｍ以下になるので，
デプレッションＭＯＳＦＥＴの閾値電圧ｖ ｔｈＥの大
きさは、電源電圧ＶＤＤ＝３．３ｖの時、略−２Ｖ，Ｖ
ＤＤが１乃至１．５Ｖ（７）時は，−０．６乃至−０．
９Ｖ程度にならなければならない． ［発明が解決しようとする課題］ Ｅ／Ｄ構成ＭＯＳＦＥＴ論理回路は、ＣＭＯ Ｓ構成論
理回路と比較して、製作工程が容易でかつ、同一論理回
路を構成する際のＭＯＳＦＥＴ数が少ない特徴がある． 論理回路の動作速度はＥ／Ｄ構成であってもＣＭＯＳ構
成であっても，ほぼ等しく、液体窒素温度動作による動
作速度向上も可能である．しかしながら、上記に述べた
ように、用いる半導体基板の導電形に対して異極性不純
物をチャンネルにドープするデプレッションＭＯＳＦＥ
Ｔを用いたＥ／Ｄ構成インバータは，低温動作時に不純
物がフリーズアウトしてしまうためデプレッション動作
しなくなってしまう欠点がある． ［発明の目的］ 本発明の目的は、用いる半導体基板の導電形に対して異
極性不純物をチャンネル部にドープすることなく、デプ
レッション動作するＭＯＳＦＥＴ及びこれを用いたＥ／
Ｄ構成インバータ等の構成法を提供するにある． ［課題を解決するための手段］ 本発明によるＭ６８ＦＥＴは、半導体基板と導電形の異
なる不純物をゲート電極が設けられている絶縁膜の直下
の半導体基板のチャンネル部にドープせず、かつ半導体
基板の導電形がＰ形の場合は、ゲート電極の仕事関数は
、基板の仕事関数よりも小さく、また基板がｎ形の場合
は、ゲート電極の仕事関数は基板の仕事関数よりも大き
いことを特徴とする． ［実施例］ 上述の構成とすると仕事関数の差により基板表面の禁制
帯が電子のエネルギーを用いたエネルギーバンド図上で
負側に曲げられ、基板に対して異極性不純物をドープし
ないにもかかわらず、基板表面にｎ形反転層が形成され
る．仕事関数は温度によってほとんど変化しないため、
室温でも液体窒素温度でも基板表面にはｎ形反転層が形
成できる． 第１３図は、低仕事関数金属を用いたデプレッションＭ
ＯＳＦＥＴのゲート金属／酸化膜／ｐ−Ｓｉ部分のエネ
ルギーバンドの模式図を示してぃる．ｐ形Ｓｉのエネル
ギーバンドは、ゲート電極とｐ−Ｓｉの仕事関数差によ
り曲げられるので，室温でも７７Ｋでもゲート酸化膜直
下にｎ形チャンネルが形成されるのでデプレッション動
作可能である． 従って、上記構成によるＭＯＳＦＥＴは、室温でも低温
でもデプレッション動作が実現できる．また、上記構成
によるデプレッションＭＯＳＦＥＴと，従来形のエンハ
ンスメントＭＯＳＦＥＴを用いてＥ／Ｄインバータを構
成すると、室温でも液体窒素温度でもインバータ動作し
、且つ特に低温では，移動度もしくは飽和速度の向上に
よりスイッチング速度の速い論理回路を実現することが
できる． 以下図面を参照しながら、本発明に好適な実施態様につ
いて説明する． 第１図に，本発明による異極性不純物をチャンネル部分
にドープしないデプレッション形ｎチャンネルＭＯＳＦ
ＥＴの一実施例の模式的断面図を示す。
ＳＦＥＴ）．該ＦＥＴとエンハンスメント形ＦＥＴとか
ら或るエンハンスメント／デプレッシ１ンインバータ及
びこれらＦＥＴもしくはインバータを１枚の基板上に集
積した半導体集積回路の改良に関する． ［発明の概要］ デプレッション形ＭＯＳＦＥＴであって、半導体基板の
導電形と異なる不純物をゲート電極下方のチャンネル部
にドープすることなく，室温でも液体窒素温度でもデテ
レッション動作を実現したもので、更にほこのＦＥＴと
エンハンスメント形ＦＥＴとでインバータ．ＮＡＮＤ．
ＮＯＲ回路等を構成し、あるいはｌ枚の基板上にこれら
を集積したものである． ［従来の技術］ ＭＯＳＦＥＴを用いた集積回路は、寸法微細化に伴って
高速化、高集積化が進んでいる．例えば１ＭのＤ−ＲＡ
Ｍでは、最小チャンネル長は、略１．３μｍであるが、
チャンネル長略０．１μｍのＭＯＳＦＥＴを実現するこ
とが可能である．寸法微細化と共に、半導体論理回路の
スイッチング速度も向上しているが、バイポーラトラン
ジスタを用いた論理集積回路より一般に動作速度は遅い
といわれている．しかしＭＯＳＦＥＴは動作温度を室温
（３００Ｋ）から液体窒素温度（７７Ｋ）にすることで
、キャリア移動度や、飽和速度の増加によりスイッチン
グ速度が向上する．また、配線抵抗減少により配線での
ＲＣ時定数が低下し、低温動作ＭＯＳＦＥＴ集積回路の
動作速度は、バイボーラトランジスタを用いた集積回路
の動作速度に匹敵することが知られている．バイボーラ
トランジスタは、液体窒素温度などの低温で動作させて
もベース層のフリーズアウトのため、スイッチング速度
は向上しないので、従来構造のＳｉｎｐｎもしくはｐｎ
ｐ・バイポーラトランジスタは低温動作による高速化は
困難である．ＭＯＳＦＥＴ集積回路は，１ゲート当りの
電力消費がバイポーラトランジスタより小さいため、１
チップ当りの集積度はバイボーラトランジスタ集積回路
よりも大きいことは公知であり、チャンネル長１μｍ以
下の微細なＭＯＳＦＥＴを用いた集積回路を液体窒素温
度（７７Ｋ）で動作させることにより、バイボーラトラ
ンジスタ集積回路の高速性とＭＯＳＦＥＴ集積回路の高
密度性を兼ね備えた高速・高密度集積回路の実現が期待
されている． 従来、低温動作デバイス或いは集積回路として、液体ヘ
リウム温度（４．２Ｋ）で動作するジョゼフソン論理回
路は，高速論理集積回路を実現できると言われていた．
しかし、超伝導現象を利用するジョゼフソン論理素子は
、４．２Ｋ付近のみで動作し、室温での動作は、不可能
であるので室温で動作チェックを行なうことができない
．例えば、大型計算機を構築する場合，不良なチップや
ボードを速やかに交換することができず、膨大な労力と
時間を要し、大型システムの構築は事実上不可能である
，従って、低温動作により高性能化を図ろうとするシス
テムにおいては，たとえ室温では，動作速度が遅くとも
室温と低温のどちらでも動作すること，が必要である． ＭｏｓｐＥｒは、本質的に室温から４．２Ｋの極低温ま
で動作可能であり，大型システムの構築は、ジョゼフソ
ン素子の場合より容易である．従来の液体窒素温度動作
ＭＯＳＦＥＴ集積回路は、閾値電圧が室温と７７Ｋで大
きく変動しないことがら相補形（ＣＭＯＳ）論理回路で
構成されている．一方、エンハンスメント／デプレッシ
ョン構成（以下Ｅ／Ｄ構成と称する）論理回路は、ｎチ
ャンネルＭＯＳＦＥＴのみで構成できるため、ｐチャン
ネルＭＯＳＦＥＴとｎチャンネルＭＯＳＦＥＴを同一基
板上に集積しなければならないＣＭＯＳ論理回路よりも
、製作プロセスが容易である．また、入力数ｎのＮＡＮ
Ｄ回路やＮＯＲ回路は、Ｅ／Ｄ構威では（ｎ＋１）個の
ＭＯＳＦＥＴで構成されるが、ＣＭＯＳ構成では２ｎ個
必要とするため、同一論理回路を構威する場合、Ｅ／Ｄ
構成の方が少ないＭＯＳＦＥＴ数で構成できる利点があ
る． 従って、Ｅ／Ｄ構成論理回路において，チャンネル長を
０．５μｍ以下に微細化し、室温でも液体窒素温度でも
安定して動作できるならば、上記に述べたように，バイ
ポーラトランジスタの高速性とＭＯＳＦＥＴの高集積性
を兼ね備えた超高速，超高密度集積回路を比較的容易な
プロセスで実現できる， しかし、従来形のＥ／Ｄ構成ＭＯＳＦＥＴ論理回路は、
以下に述べる問題があり，低温動作による上記特徴を発
揮することができなかった．第７図（ａ）に、従来のＥ
／Ｄ構成インバータの回路例を示す．同図において，１
は入力端子、２は出力端子、３は電源端子、４はデプレ
ッション形ｎチャンネルＭＯＳＦＥＴ、５はエンハンス
メント形ｎチャンネルＭＯＳＦＥＴ、６は接地である．
論理集積回路やメモリ集積回路は、インバータの変形で
構成されるため上記のようなインバータが集積回路の基
本単位である．そして一般に、Ｓｉでは，電子の移動度
が正孔移動度より大きく，高速動作が可能であるのでｎ
チャンネルＭＯＳＦＥＴが用いられる．以下の説明では
、ｎチャンネルＭＯＳＦＥＴを用いた場合を例としてい
る．第７図（ｂ）は、インバータの出力特性例である．
第７図（ａ）の回路のインバータの動作において、入力
端子１に加えられる入力電圧Ｖｉｎの電圧がＶＸＮＶよ
り十分小さい時、出力端子２に電源端子３に加えられる
電源電圧ｖＤＤにほぼ等しい電圧が生ずる．入力電圧Ｖ
ｉｎに、電源電圧ｖＤＤにほぼ等しい電圧を印加すると
，出力電圧Ｖｏｕｔはほぼ零に近い大きさとなる．実際
には、零にはならず、わずかの電圧Ｖ Ｌ（Ｎｌ１が生
ずる．一般にはｖ ｔｏｗは，電源電圧ＶＯＯの略１／
１０である．エンハンスメント形ｎチャンネルＭＯＳＦ
ＥＴとデプレッション形ｎチャンネルＭＯＳＦＥＴの特
性は，第８図に示すように、ゲート電圧ＶＧを印加した
際にドレイン電流ＩＤが流れ出すゲート電圧（閾値電圧
）ｖｔｈが、エンハンスメント形の場合． ｖｔｈＥは
正であり、デブレツション形の場合， ｖｔｈ’は負で
ある． 第７図（ｂ）のようなインバータ動作を実現するために
は、イン）＜一夕を構成するエンハンスメント形及びデ
プレッション形ＭＯＳＦＥＴの閾値電圧は，それぞれＶ
ｔｈ｝’は略０ ． ２ Ｖｏｏ， Ｖｔｈ”は略−
０．６ＶＤＤ程度になるように設計される．第９図に，
第７図のＥ／Ｄ構成ＭＯＳＦＥＴインバータの一例の模
式的断面図を示す． また第９図のＭＯＳＦＥＴにおいて素子分離には、公知
のＬＯＧＯＳ分離を用いている．同図において、７はｐ
形Ｓｉ基板，８はフィールド酸化膜、９はｐ１ ドーピ
ング領域（チャンネルストツパ）、１０はｎ ドーピン
グ領域（エンハンスメントＭＯＳＦＥＴのソースＳ部分
）、１１はｎ ドーピング領域（エンハンスメントＭＯ
ＳＦＥＴのドレインＤ部分とデプレッション形ＭＯＳＦ
ＥＴのソースＳ部分が同一部分に形成される）、１２は
ｎ ドーピング領域（デプレツション形ＭＯＳＦＥＴの
ドレインＤ部分）、１３はエンハンスメントＭＯＳＦＥ
Ｔのゲート酸化膜、１４はエンハンスメントＭＯＳＦＥ
Ｔのゲート電極、１５はｐ形Ｓｉに対して同極性不純物
をドープしたエンハンスメントＭＯＳＦＥＴのチャンネ
ルドープ領域、１６及び１７はデプレッションＭＯＳＦ
ＥＴのゲート酸化膜及びゲート電極、１８，１８′はｐ
形Ｓｉに対して異極性不純物をドープしたデプレッショ
ンＭＯＳＦＥＴのチャンネルド一プ領域、１９はＰＳＧ
（絶縁膜），２０はデプレッションＭＯＳＦＥＴのゲ
ート電極１６と電気的に接続された電極、２１はＡ２金
属配線（接地ライン），２２はＡＱ金属配線（電源ライ
ン），２３はエンハンスメントＭＯＳＦＥＴのチャンネ
ル長、２４はデプレッション形ＭＯＳＦＥＴのチャンネ
ル長である． ゲート電極１４及び゛１７には、ｎ０ポリシリコンを用
いる．エンハンスメントＭＯＳＦＥＴのゲート酸化膜１
３直下のチャンネルドープ領域１５は、ｐ形Ｓｉ基板７
と同極性不純物のＢ等をイオン注入し，エンハンスメン
トＭＯＳＦＥＴの閾値電圧ＶｔｈＥを電源電圧ＶＤＤに
対して略０．２ＶＤＤに調整する．デプレッションＭＯ
ＳＦＥＴのゲート酸化膜１６直下のチャンネルドープ領
域１８は、ｐ形Ｓｉ基板７と異極性不純物であるＰ又は
Ａｓをイオン注入し、デプレッションＭＯＳＦＥＴの閾
値電圧ｖ ｔｈｏを電源電圧ｖＤＤに対して略−０．６
ＶＯＯに調整する． デプレッションＭＯＳＦＥＴのゲート電極１７と電気的
に接続された電極２０は、紙面に垂直な面でつながって
いる．電極２０は，デプレッションＭＯＳＦＥＴのゲー
ト電極と同じ材質であるｎ０ボリＳＬである．デプレッ
ションＭＯＳＦＥＴのソースとエンハンスメントＭＯＳ
ＦＥＴのドレインは，ｎ０領域２０と、デプレッション
ＭＯＳＦＥＴのゲート電極１７と電気的に接続された電
極２０により接続されている．電極２０は、第７図Ｃａ
）のインバータ回路の出力端子２となる．第１０図は，
エンハンスメントＭＯＳＦＥＴのゲート電極／酸化膜／
ｐ−Ｓｉ基板部分のエネルギーバンドを模式的に示して
いる．同図ではゲート電極に正の電圧を印加し，ｎ形反
転層が形成されている場合を示す． エンハンスメントＭＯＳＦＥＴでは、ゲート電極に印加
した電圧によりｐ形Ｓｉ基板の表面の禁制帯を電，気的
に曲げることにより、Ｓｉ基板表面にｎ形反転層を形成
するので、室温であっても液体窒素温度であっても，エ
ンハンスメント形動作、すなわち，閾値電圧Ｖ ｔｈＥ
は、正のままである．第１１図は，ｐ形Ｓｉ基板に対し
て異極性不純物であるＰ又はＡｓ等をイオン注入して、
従来のデプレッションＭＯＳＦＥＴのゲート電極／酸化
膜／ ｐ − Ｓ ｉ基板部分のエネルギーバンドを模
式的に示している。室温ではゲート酸化膜直下にＡｓ又
はＰのイオン化により生ずる電子が存在するので上記Ｍ
ＯＳＦＥＴはデプレッション動作する．しかし、７７Ｋ
では、第１２図に示すように，異極性不純物としてドー
プしたＡｓやＰがフリーズアウトしてイオン化しないた
め，ゲート電圧を印加しない場合，ゲート酸化膜１６直
下にｎチャンネル層が形成されずデプレッション動作し
ない．すなわち異極性不純物を注入してデプレツション
動作させるＭＯＳＦＥＴは液体窒素温度では、極端な場
合エンハンスメント動作してしまう．従って、異極性不
純物をチャンネル部１８′にドープしたデプレッション
ＭＯＳＦＥＴを用いた従来のＥ／Ｄ構成インバータは、
室温では、正常な動作をするが、液体窒素温度では、正
常な動作をしないという問題があった． 上述の説明において、インバータやＭＯＳＦＥＴの電源
電圧ＶＯＯの絶対値については触れていない．ＭＯＳＦ
ＥＴの電源電圧は．ＴＴＬとの互換性を保つため、従来
は５ｖに定められていた．しかし，チャンネル長が１μ
ｍ以下のＭＯＳＦＥＴは、電源電圧を５ｖに保つと、素
子内部の電界強度が増大し、ホットキャリア劣化やドレ
インブレークダウンによりＭＯＳＦＥＴの正常動作や信
頼性確保が困難になり、電源電圧は低下せざるを得なく
なっている．例えばチャンネル長０．５μｍの場合は略
３．３Ｖ，０．１μｍの場合は略１乃゛至１．５ｖと予
測されている． 従って、本発明で目的とする高速、高密度ＭＯＳＦＥＴ
では、チャンネル長が必然的にｌμｍ以下になるので，
デプレッションＭＯＳＦＥＴの閾値電圧ｖ ｔｈＥの大
きさは、電源電圧ＶＤＤ＝３．３ｖの時、略−２Ｖ，Ｖ
ＤＤが１乃至１．５Ｖ（７）時は，−０．６乃至−０．
９Ｖ程度にならなければならない． ［発明が解決しようとする課題］ Ｅ／Ｄ構成ＭＯＳＦＥＴ論理回路は、ＣＭＯ Ｓ構成論
理回路と比較して、製作工程が容易でかつ、同一論理回
路を構成する際のＭＯＳＦＥＴ数が少ない特徴がある． 論理回路の動作速度はＥ／Ｄ構成であってもＣＭＯＳ構
成であっても，ほぼ等しく、液体窒素温度動作による動
作速度向上も可能である．しかしながら、上記に述べた
ように、用いる半導体基板の導電形に対して異極性不純
物をチャンネルにドープするデプレッションＭＯＳＦＥ
Ｔを用いたＥ／Ｄ構成インバータは，低温動作時に不純
物がフリーズアウトしてしまうためデプレッション動作
しなくなってしまう欠点がある． ［発明の目的］ 本発明の目的は、用いる半導体基板の導電形に対して異
極性不純物をチャンネル部にドープすることなく、デプ
レッション動作するＭＯＳＦＥＴ及びこれを用いたＥ／
Ｄ構成インバータ等の構成法を提供するにある． ［課題を解決するための手段］ 本発明によるＭ６８ＦＥＴは、半導体基板と導電形の異
なる不純物をゲート電極が設けられている絶縁膜の直下
の半導体基板のチャンネル部にドープせず、かつ半導体
基板の導電形がＰ形の場合は、ゲート電極の仕事関数は
、基板の仕事関数よりも小さく、また基板がｎ形の場合
は、ゲート電極の仕事関数は基板の仕事関数よりも大き
いことを特徴とする． ［実施例］ 上述の構成とすると仕事関数の差により基板表面の禁制
帯が電子のエネルギーを用いたエネルギーバンド図上で
負側に曲げられ、基板に対して異極性不純物をドープし
ないにもかかわらず、基板表面にｎ形反転層が形成され
る．仕事関数は温度によってほとんど変化しないため、
室温でも液体窒素温度でも基板表面にはｎ形反転層が形
成できる． 第１３図は、低仕事関数金属を用いたデプレッションＭ
ＯＳＦＥＴのゲート金属／酸化膜／ｐ−Ｓｉ部分のエネ
ルギーバンドの模式図を示してぃる．ｐ形Ｓｉのエネル
ギーバンドは、ゲート電極とｐ−Ｓｉの仕事関数差によ
り曲げられるので，室温でも７７Ｋでもゲート酸化膜直
下にｎ形チャンネルが形成されるのでデプレッション動
作可能である． 従って、上記構成によるＭＯＳＦＥＴは、室温でも低温
でもデプレッション動作が実現できる．また、上記構成
によるデプレッションＭＯＳＦＥＴと，従来形のエンハ
ンスメントＭＯＳＦＥＴを用いてＥ／Ｄインバータを構
成すると、室温でも液体窒素温度でもインバータ動作し
、且つ特に低温では，移動度もしくは飽和速度の向上に
よりスイッチング速度の速い論理回路を実現することが
できる． 以下図面を参照しながら、本発明に好適な実施態様につ
いて説明する． 第１図に，本発明による異極性不純物をチャンネル部分
にドープしないデプレッション形ｎチャンネルＭＯＳＦ
ＥＴの一実施例の模式的断面図を示す。
第１図において第９図と同一符号は同一又は類似の部分
を示し、２５はｎ ドーピング領域（デプレッションＭ
ＯＳＦＥＴのソースＳ部分）で、ゲート電極１７の絶縁
膜１６の直下のＳＬ基板１７のチャンネル部１８′には
異極性不純物がドープされていない．またゲート電極１
７はｐ形Ｓｉ基板７の仕事関数より小さい仕事関数の材
料が用いられている（基板７の導電形がｎ形の場合は仕
事関数がｎ形基板より大きい材料のゲート電極を用いる
）． 基本的構造は、ＬＯＧＯＳ分離によるエンハンスメント
形ｎチャンネルＭＯＳＦＥＴと同じであり，製作プロセ
スは公知のｎチャンネルＭＯＳＦＥＴプロセスを用いる
．なお、素子分離法は、Ｌｏｃｏｓ分離法以外の例えば
トレンチ分離法でもよい．要は素子分離ができるなら何
を用いてもよｌ１）． また、第１図では、公知のＳＤ（シングルドレイン）構
造に対応するものをしているが，公知のＤＤ（ダブルド
レイン）構造やＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ？ｏｐｅ
ｄ Ｄｒａｉｎ）構造に対応するものでもよい．要は、
仕事関数の小さい金属もしくは、化合物をゲートに用い
たものであればよい． 本発明の特徴は、ゲート電極にｎ０ボリシリコンではな
く，仕事関数の小さい材料を用いている点であり、ゲー
ト電極用材料としては、仕事関数が略４ｅＶより小さい
ことが必要である．本発明者は前述したように具体的な
材料として単体金属Ｌａ，Ｍｇや化合物としてＬａＢ＠
が望ましい材料であるが，特に融点が高く、化学的にも
安定であるＬａＢ，が望ましい． ＬａＢ，は、融点が２０００℃以上あり、バルク結晶は
電子ビーム源フィラメントとして用いられており、化学
的にも安定で，バルク材料としては低仕事関数であるこ
とが知られている．ＳｉＭＯＳＦＥＴプロセスにおいて
最も好ましからざる元素としてはＳｉＯ■中で可動イオ
ンとなるアルカリ金属であり、またα線の放出する放射
性元素も好ましからざる元素である．本発明では，従来
のＳｉプロセスにおいて広く用いられているか、もしく
は研究開発において用いられ、Ｓｉ ＬＳＩの信頼性を
損なわないとされる元素からなる化合物材料でもゲート
金属に用いることができることを見出した． Ｓｉプロセスにおいて作製された装置等の信頼性を損な
わない元素としては、Ｓｉ，Ｇｏ，Ｂ，Ｐ，Ａｓ，Ｗ，
Ｍｏ，Ｚｒ，Ｔａ，Ｔｉ，ＡＩ，Ｎ，Ｈ，Ａｒ，Ｈｅ等
が揚げられる．これら元素のうち単元素からなる金属の
仕事関数は、略４ｅＶ以上であり、ｎチャンネルルＭＯ
ＳＦＥＴ用低仕事関数ゲート材料として用いることがで
きない．しかし例えば，窒化物、炭化物、シリサイド等
の化合物であって低仕事関数であれば用いることができ
る．一般にシリサイドは、仕事関数が略４ａＶ以上であ
ることが知られており、本発明には不適である。
を示し、２５はｎ ドーピング領域（デプレッションＭ
ＯＳＦＥＴのソースＳ部分）で、ゲート電極１７の絶縁
膜１６の直下のＳＬ基板１７のチャンネル部１８′には
異極性不純物がドープされていない．またゲート電極１
７はｐ形Ｓｉ基板７の仕事関数より小さい仕事関数の材
料が用いられている（基板７の導電形がｎ形の場合は仕
事関数がｎ形基板より大きい材料のゲート電極を用いる
）． 基本的構造は、ＬＯＧＯＳ分離によるエンハンスメント
形ｎチャンネルＭＯＳＦＥＴと同じであり，製作プロセ
スは公知のｎチャンネルＭＯＳＦＥＴプロセスを用いる
．なお、素子分離法は、Ｌｏｃｏｓ分離法以外の例えば
トレンチ分離法でもよい．要は素子分離ができるなら何
を用いてもよｌ１）． また、第１図では、公知のＳＤ（シングルドレイン）構
造に対応するものをしているが，公知のＤＤ（ダブルド
レイン）構造やＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ？ｏｐｅ
ｄ Ｄｒａｉｎ）構造に対応するものでもよい．要は、
仕事関数の小さい金属もしくは、化合物をゲートに用い
たものであればよい． 本発明の特徴は、ゲート電極にｎ０ボリシリコンではな
く，仕事関数の小さい材料を用いている点であり、ゲー
ト電極用材料としては、仕事関数が略４ｅＶより小さい
ことが必要である．本発明者は前述したように具体的な
材料として単体金属Ｌａ，Ｍｇや化合物としてＬａＢ＠
が望ましい材料であるが，特に融点が高く、化学的にも
安定であるＬａＢ，が望ましい． ＬａＢ，は、融点が２０００℃以上あり、バルク結晶は
電子ビーム源フィラメントとして用いられており、化学
的にも安定で，バルク材料としては低仕事関数であるこ
とが知られている．ＳｉＭＯＳＦＥＴプロセスにおいて
最も好ましからざる元素としてはＳｉＯ■中で可動イオ
ンとなるアルカリ金属であり、またα線の放出する放射
性元素も好ましからざる元素である．本発明では，従来
のＳｉプロセスにおいて広く用いられているか、もしく
は研究開発において用いられ、Ｓｉ ＬＳＩの信頼性を
損なわないとされる元素からなる化合物材料でもゲート
金属に用いることができることを見出した． Ｓｉプロセスにおいて作製された装置等の信頼性を損な
わない元素としては、Ｓｉ，Ｇｏ，Ｂ，Ｐ，Ａｓ，Ｗ，
Ｍｏ，Ｚｒ，Ｔａ，Ｔｉ，ＡＩ，Ｎ，Ｈ，Ａｒ，Ｈｅ等
が揚げられる．これら元素のうち単元素からなる金属の
仕事関数は、略４ｅＶ以上であり、ｎチャンネルルＭＯ
ＳＦＥＴ用低仕事関数ゲート材料として用いることがで
きない．しかし例えば，窒化物、炭化物、シリサイド等
の化合物であって低仕事関数であれば用いることができ
る．一般にシリサイドは、仕事関数が略４ａＶ以上であ
ることが知られており、本発明には不適である。
窒化物や炭化物は，高融点かつ化学的に安定でシリコン
プロ、セスヘ導入しても作製したＭＯＳデバイスの特性
劣化等を生じさせない．しかし，窒化物や炭化物の仕事
関数は，詳細に検討されているわけではなく、またＭＯ
ＳＦＥＴでは、薄膜状態として用いられているため、Ｍ
ＯＳＦＥＴ用低仕事関数ゲート金属へ適用可能か否かは
、実際にＭＯＳダイオードもしくはＭＯＳＦＥＴを作製
してデプレッション動作可能であるか確認しなければな
らない． 本発明においては，従来のＳｉプロセスへの適合性が高
く、且つ特性劣化等を生じない化合物としてＬａＢ，．
窒化物、炭化物が低仕事関数のゲート金属として利用で
きることを見出した．具体的な材料として、ＬａＢ，，
ＴｉＮ，ＺｒＮ，ＴａＮ，ＶＮ等の窒化物、ＺｒＣ，Ｔ
ｉＣ，ＴａＣ，ＨｆＣ等の炭化物が低仕事関数ゲート金
属として利用可能であった． 特に、ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣは、
融点が１５００℃以上あり、化学的にも安定である．さ
らに、ＴｉＮは市販品レベルの高信頼性を要求されるＭ
ＯＳＦＥＴ ＬＳＩにおいてＡ１もしくはＡｌ−ＳＬと
Ｓｉとのオーミック接合部のバリアメタルとして既に用
いられており、特性劣化のないデプレッションＭＯＳＦ
ＥＴに最適な材料である。
プロ、セスヘ導入しても作製したＭＯＳデバイスの特性
劣化等を生じさせない．しかし，窒化物や炭化物の仕事
関数は，詳細に検討されているわけではなく、またＭＯ
ＳＦＥＴでは、薄膜状態として用いられているため、Ｍ
ＯＳＦＥＴ用低仕事関数ゲート金属へ適用可能か否かは
、実際にＭＯＳダイオードもしくはＭＯＳＦＥＴを作製
してデプレッション動作可能であるか確認しなければな
らない． 本発明においては，従来のＳｉプロセスへの適合性が高
く、且つ特性劣化等を生じない化合物としてＬａＢ，．
窒化物、炭化物が低仕事関数のゲート金属として利用で
きることを見出した．具体的な材料として、ＬａＢ，，
ＴｉＮ，ＺｒＮ，ＴａＮ，ＶＮ等の窒化物、ＺｒＣ，Ｔ
ｉＣ，ＴａＣ，ＨｆＣ等の炭化物が低仕事関数ゲート金
属として利用可能であった． 特に、ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣは、
融点が１５００℃以上あり、化学的にも安定である．さ
らに、ＴｉＮは市販品レベルの高信頼性を要求されるＭ
ＯＳＦＥＴ ＬＳＩにおいてＡ１もしくはＡｌ−ＳＬと
Ｓｉとのオーミック接合部のバリアメタルとして既に用
いられており、特性劣化のないデプレッションＭＯＳＦ
ＥＴに最適な材料である。
ＬａＢ．，ＴｉＮ，ＺｒＮ＊ ＴａＮ，ＺｒＣの薄膜は
，電子ビーム蒸着法、スパッタリング法、反応性スパッ
タ法，化学気相戒長法を用いて形成することができる．
本発明において、いずれの薄膜も電子ビーム蒸着法によ
り形成できた．また，ＴｉもしくはＺｒもしくは，Ｔａ
をターゲットに用いてＮ２雰囲気中での反応性スバッタ
法によっても各々ＴｉＮ， ｚｒＮ，ＴａＮ薄膜を形成
することができた．更にターゲットにはＴｉＮ，ＺｒＮ
，ＴａＮ，ＺｒＣを用いた反応性スバッタでも各薄膜を
形成することができた．また． Ｔｉ （Ｎ（ＣＨ．）
．）．とＮＨ，による化学気相成長法によりＴｉＮ膜が
形成できた． 以下の実施例でＬａＢ，は公知の電子ビーム蒸着法を用
いた． 以下の実施例では組成制御が最も容易であった反応性ス
パッタ法により、ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣ薄膜
を形成した． 第１図のデプレッション形ｎチャンネルＭＯＳＦＥＴで
は、ゲート酸化膜直下のチャンネル部分にはチャンネル
ドープしていない．基板の導電形と異極性の不純物をチ
ャンネル部にドープする場合は，７７Ｋにおいてチャン
ネルドープした不純物のフリーズアウトのため閾値電圧
が室温と７７Ｋでは変化してしまう．しかし、基板の導
電形と同極性の不純物をチャンネルドープする場合は、
フリーズアウトしないので，閾値電圧が室温と７７Ｋで
ほぼ一定である． 例えばｐ形Ｓｉ基板濃度が略Ｉ Ｘ １ ０”ａｍ−”
ゲート酸化膜厚略２００人、ＬａＢ，ゲート電極をゲー
ト金属に用いるとＭＯＳＦＥＴの閾値電圧は、略−１．
６ｖであった．また、例えばｐ形Ｓｉ基板濃度が略Ｉ
Ｘ Ｉ Ｏ”ｃｓ−” 、ゲート酸化膜厚略２０ＯＡの
時、ＴｉＮをゲート金属に用いるとＭＯＳＦＥＴの閾値
電圧は，略−１．２Ｖであった．基板の導電形と同極性
の不純物をチャンネルドープすると，チャンネルドープ
量を増大させることで閾値電圧を例えば−１．ＯＶ，−
０．５Ｖのように正の方向へ変化させることができた．
第１図ではゲート金属は，例えばＬａＢ，やＴｉＮ一層
で形成されているが、ＬａＢ．もしくはＴｉＮの上にｐ
ｏｌｙ− Ｓ Ｌや、高融点金属やシリサイドを形成し
てもよい＊ ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，Ｚｒ
Ｃは、薄膜の抵抗が数１０乃至数百μΩ・値と大きい．
抵抗率が数μΩ・国の金属或いは，ｌＯ乃至数１０μΩ
・０のシリサイドをＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ
，ＺｒＣ上に形成するとゲート電極の実効的抵抗率を実
効的に小さくすることができた．複雑な論理回路におい
て、プロセス上ゲート電極材料をそのまま配線金属とし
て用いる場合、低抵抗配線のために二層乃至三層構造ゲ
ートは、望ましい構造である．要は、ゲート酸化膜直上
に仕事関数の小さい材料が形成されていればよい． ＭＯＳＦＥＴの場合、界面固定電荷密度によって閾値電
圧がシフトするが、ｎチャンネルＭＯＳＦＥＴの場合、
界面固定電荷密度が大きいと閾値電圧がより負の方向に
大きくなるので、界面固定電荷密度が大きいためにエン
ハンスメント動作してしまうということはない． 閾値電圧は上述したように，ｎチャンネルＭＯＳＦＥＴ
では，負になるがＥ／Ｄ構成インバータでは，閾値電圧
の大きさが問題となる．Ｅ／Ｄ構戊インバータでは、第
７図（ｂ）のインバータ特性において入力電圧Ｖｉｎと
出力電圧Ｖ ｏｕｔの等しくなる電圧をインバータの閾
値電圧Ｖ ＩＮＶと定義している．インバータの閾値電
圧は、インバータの電源電圧ＶＥ）ｏの略１／２にし，
スイッチングスピードが入力電圧のＯＮ時．ＯＦＦ時で
ほぼ等しくなるように、略−０．６ＶＤＤに設定される
ことが公知の設計法である．従って電源電圧ＶＤＤが５
Ｖの場合、デプレッションＭＯＳＦＥＴの閾値電圧は，
略−３■である． 本発明の目的とする超高速、高密度ＭＯＳＦＥＴ論理回
路では，チャンネル長が略０．５μｍ以下の微細ＭＯＳ
ＦＥＴから構威されるので、電源電圧は、チャンネル長
略０．５μｍの時，略３．３Ｖ、略０．ｌμｍでは１乃
至１．５ｖである．従ってデプレッションＭＯＳＦＥＴ
の閾値電圧は、チャンネル長が略０．５μｍの時、略−
２■、Ｏ．ｌμｍの時略−０．６乃至−１．Ｏｖに設定
できなければならない． ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣを用いたデ
プレッションＭＯＳＦＥＴでは、ｐ形基板濃度を例えば
Ｉ Ｘ １ ０”ａｍ−３と小さく，且つゲート酸化膜
を略５０人と薄くした時に得られた閾値電圧の下限は略
−２Ｖであった．また，一定厚のゲート酸化膜であって
もチャンネル部分へｐ形基板に対して同極性不純物であ
るＢ等を打ち込むことにより、ゲート電圧を−２Ｖから
ＯＶの範囲で制御することができた．従って，本発明に
よるデプレッションＭＯＳＦＥＴは、ゲート酸化膜を略
５０乃至２００入と薄くし、且つ電源電圧を略１乃至３
．３Ｖと低くしなければならないチャンネル長０．５μ
ｍ以下の微細ＭＯＳＦＥＴを用いたＥ／Ｄ構成イ，ンバ
ータに用いることができる．第４肉は、ＬａＢ，もしく
はＴｉＮもしくは，ＺｒＮもしくはＴ ａ Ｎもしくは
ＺｒＣをゲート金属に用いたＥ／Ｄ構成インバータの模
式的断面図である． 同図において，第１図、第５図，第９図と同一符号は同
一又は類似の部分をあらわし、２６はデプレッションＭ
ＯＳＦＥＴの異極性不純物をドープしないチャンネル部
である． 上記実施例の製作プロセスは、公知のＬＯＧＯＳ分離技
術を用いたｎ Ｍ Ｏ Ｓプロセスを用いた．分離法は
、ＬＯＧＯＳ分離法以外の方法でもよい“．要は，素子
分離ができればよい．ただし公知のｎＭＯＳプロセスと
異なり、デプレッション形ｎチャンネルＭＯＳＦＥＴの
ゲート酸化膜１６直下のｐ形Ｓｉ部分２６に異極性不純
物であるＡｓやＰをイオン注入等によりドーピングして
いない．ゲート電極となるＴｉＮもしくはＴａＮもしく
はＺｒＮもしくはＺｒＣは、反応性スパッタリング法を
用いて形成したｍ Ｌ ａ Ｂ ＠は公知の電子ビーム
蒸着法を用いて形成した．第４図では、ゲート金属はＴ
ｉＮ等一層構造であるが．ＴｉＮ等上にポリシリコンや
高融点金属やシリサイドなどを形成して二層乃至三層構
造にしてもよい．要は，酸化膜直上に低仕事関数金属で
あるＬａＢ，もしくはＴｉＮもしくはＺｒＮもしくはＴ
ａ ＮもしくはＺｒＣが形成されていればよい．デプ
レッション形ｎチャンネルＭＯＳＦＥＴのソース及びド
レイン領域は、ゲート電極形成後に、Ｐをイオン注入し
、形成した。
，電子ビーム蒸着法、スパッタリング法、反応性スパッ
タ法，化学気相戒長法を用いて形成することができる．
本発明において、いずれの薄膜も電子ビーム蒸着法によ
り形成できた．また，ＴｉもしくはＺｒもしくは，Ｔａ
をターゲットに用いてＮ２雰囲気中での反応性スバッタ
法によっても各々ＴｉＮ， ｚｒＮ，ＴａＮ薄膜を形成
することができた．更にターゲットにはＴｉＮ，ＺｒＮ
，ＴａＮ，ＺｒＣを用いた反応性スバッタでも各薄膜を
形成することができた．また． Ｔｉ （Ｎ（ＣＨ．）
．）．とＮＨ，による化学気相成長法によりＴｉＮ膜が
形成できた． 以下の実施例でＬａＢ，は公知の電子ビーム蒸着法を用
いた． 以下の実施例では組成制御が最も容易であった反応性ス
パッタ法により、ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣ薄膜
を形成した． 第１図のデプレッション形ｎチャンネルＭＯＳＦＥＴで
は、ゲート酸化膜直下のチャンネル部分にはチャンネル
ドープしていない．基板の導電形と異極性の不純物をチ
ャンネル部にドープする場合は，７７Ｋにおいてチャン
ネルドープした不純物のフリーズアウトのため閾値電圧
が室温と７７Ｋでは変化してしまう．しかし、基板の導
電形と同極性の不純物をチャンネルドープする場合は、
フリーズアウトしないので，閾値電圧が室温と７７Ｋで
ほぼ一定である． 例えばｐ形Ｓｉ基板濃度が略Ｉ Ｘ １ ０”ａｍ−”
ゲート酸化膜厚略２００人、ＬａＢ，ゲート電極をゲー
ト金属に用いるとＭＯＳＦＥＴの閾値電圧は、略−１．
６ｖであった．また、例えばｐ形Ｓｉ基板濃度が略Ｉ
Ｘ Ｉ Ｏ”ｃｓ−” 、ゲート酸化膜厚略２０ＯＡの
時、ＴｉＮをゲート金属に用いるとＭＯＳＦＥＴの閾値
電圧は，略−１．２Ｖであった．基板の導電形と同極性
の不純物をチャンネルドープすると，チャンネルドープ
量を増大させることで閾値電圧を例えば−１．ＯＶ，−
０．５Ｖのように正の方向へ変化させることができた．
第１図ではゲート金属は，例えばＬａＢ，やＴｉＮ一層
で形成されているが、ＬａＢ．もしくはＴｉＮの上にｐ
ｏｌｙ− Ｓ Ｌや、高融点金属やシリサイドを形成し
てもよい＊ ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，Ｚｒ
Ｃは、薄膜の抵抗が数１０乃至数百μΩ・値と大きい．
抵抗率が数μΩ・国の金属或いは，ｌＯ乃至数１０μΩ
・０のシリサイドをＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ
，ＺｒＣ上に形成するとゲート電極の実効的抵抗率を実
効的に小さくすることができた．複雑な論理回路におい
て、プロセス上ゲート電極材料をそのまま配線金属とし
て用いる場合、低抵抗配線のために二層乃至三層構造ゲ
ートは、望ましい構造である．要は、ゲート酸化膜直上
に仕事関数の小さい材料が形成されていればよい． ＭＯＳＦＥＴの場合、界面固定電荷密度によって閾値電
圧がシフトするが、ｎチャンネルＭＯＳＦＥＴの場合、
界面固定電荷密度が大きいと閾値電圧がより負の方向に
大きくなるので、界面固定電荷密度が大きいためにエン
ハンスメント動作してしまうということはない． 閾値電圧は上述したように，ｎチャンネルＭＯＳＦＥＴ
では，負になるがＥ／Ｄ構成インバータでは，閾値電圧
の大きさが問題となる．Ｅ／Ｄ構戊インバータでは、第
７図（ｂ）のインバータ特性において入力電圧Ｖｉｎと
出力電圧Ｖ ｏｕｔの等しくなる電圧をインバータの閾
値電圧Ｖ ＩＮＶと定義している．インバータの閾値電
圧は、インバータの電源電圧ＶＥ）ｏの略１／２にし，
スイッチングスピードが入力電圧のＯＮ時．ＯＦＦ時で
ほぼ等しくなるように、略−０．６ＶＤＤに設定される
ことが公知の設計法である．従って電源電圧ＶＤＤが５
Ｖの場合、デプレッションＭＯＳＦＥＴの閾値電圧は，
略−３■である． 本発明の目的とする超高速、高密度ＭＯＳＦＥＴ論理回
路では，チャンネル長が略０．５μｍ以下の微細ＭＯＳ
ＦＥＴから構威されるので、電源電圧は、チャンネル長
略０．５μｍの時，略３．３Ｖ、略０．ｌμｍでは１乃
至１．５ｖである．従ってデプレッションＭＯＳＦＥＴ
の閾値電圧は、チャンネル長が略０．５μｍの時、略−
２■、Ｏ．ｌμｍの時略−０．６乃至−１．Ｏｖに設定
できなければならない． ＬａＢ，，ＴｉＮ，ＺｒＮ，ＴａＮ，ＺｒＣを用いたデ
プレッションＭＯＳＦＥＴでは、ｐ形基板濃度を例えば
Ｉ Ｘ １ ０”ａｍ−３と小さく，且つゲート酸化膜
を略５０人と薄くした時に得られた閾値電圧の下限は略
−２Ｖであった．また，一定厚のゲート酸化膜であって
もチャンネル部分へｐ形基板に対して同極性不純物であ
るＢ等を打ち込むことにより、ゲート電圧を−２Ｖから
ＯＶの範囲で制御することができた．従って，本発明に
よるデプレッションＭＯＳＦＥＴは、ゲート酸化膜を略
５０乃至２００入と薄くし、且つ電源電圧を略１乃至３
．３Ｖと低くしなければならないチャンネル長０．５μ
ｍ以下の微細ＭＯＳＦＥＴを用いたＥ／Ｄ構成イ，ンバ
ータに用いることができる．第４肉は、ＬａＢ，もしく
はＴｉＮもしくは，ＺｒＮもしくはＴ ａ Ｎもしくは
ＺｒＣをゲート金属に用いたＥ／Ｄ構成インバータの模
式的断面図である． 同図において，第１図、第５図，第９図と同一符号は同
一又は類似の部分をあらわし、２６はデプレッションＭ
ＯＳＦＥＴの異極性不純物をドープしないチャンネル部
である． 上記実施例の製作プロセスは、公知のＬＯＧＯＳ分離技
術を用いたｎ Ｍ Ｏ Ｓプロセスを用いた．分離法は
、ＬＯＧＯＳ分離法以外の方法でもよい“．要は，素子
分離ができればよい．ただし公知のｎＭＯＳプロセスと
異なり、デプレッション形ｎチャンネルＭＯＳＦＥＴの
ゲート酸化膜１６直下のｐ形Ｓｉ部分２６に異極性不純
物であるＡｓやＰをイオン注入等によりドーピングして
いない．ゲート電極となるＴｉＮもしくはＴａＮもしく
はＺｒＮもしくはＺｒＣは、反応性スパッタリング法を
用いて形成したｍ Ｌ ａ Ｂ ＠は公知の電子ビーム
蒸着法を用いて形成した．第４図では、ゲート金属はＴ
ｉＮ等一層構造であるが．ＴｉＮ等上にポリシリコンや
高融点金属やシリサイドなどを形成して二層乃至三層構
造にしてもよい．要は，酸化膜直上に低仕事関数金属で
あるＬａＢ，もしくはＴｉＮもしくはＺｒＮもしくはＴ
ａ ＮもしくはＺｒＣが形成されていればよい．デプ
レッション形ｎチャンネルＭＯＳＦＥＴのソース及びド
レイン領域は、ゲート電極形成後に、Ｐをイオン注入し
、形成した。
また、エンハンスメント形ＭＯＳＦＥＴのゲート電極１
４には、従来のｎｏポリＳｉを用いた．エンハンスメン
ト形ＭＯＳＦＥＴのゲート電極は、ｎ０ポリＳｉ一層で
なく、ｎ０ポリＳｉ上にシリサイドを形成したポリサイ
ド構造であってもよい．また、ｎ０ボリＳｉでなく、Ｗ
，Ｔｉ，Ｔａ等のシリサイドをゲート金属に用いてもよ
い。
４には、従来のｎｏポリＳｉを用いた．エンハンスメン
ト形ＭＯＳＦＥＴのゲート電極は、ｎ０ポリＳｉ一層で
なく、ｎ０ポリＳｉ上にシリサイドを形成したポリサイ
ド構造であってもよい．また、ｎ０ボリＳｉでなく、Ｗ
，Ｔｉ，Ｔａ等のシリサイドをゲート金属に用いてもよ
い。
ＭｏやＷ等の高融点金属であってもよい．更にＡｌであ
ってもよい． エンハンスメント形ＭＯＳＦＥＴの閾値電圧を制御する
ために，ゲート酸化膜１３の形成前に、チャンネル部分
にＰ形Ｓｉに対して同極性不純物であるＢをイオン注入
した．チャンネル長略０．５ｐｍのＭＯＳＦＥＴでは、
閾値電圧ｖ ｔｈ”が略０．７Ｖ、チャンネル長０．１
μｍのＭＯＳＦＥＴでは，閾値電圧ＶｔｈＥが略＋０．
３Ｖ４ｍなるようにＢをイオン注入した． また，デプレッション形ＭＯＳＦＥＴの閾値電圧を制御
するために、ゲート酸化膜２を形成前にチャンネル部分
にｐ形Ｓｉ基板に対して同極性不純物であるＢをイオン
注入した．０．５μｍのＭＯＳＦＥＴでは，閾値電圧ｖ
ｔｈＤが−１．５乃至−２Ｖ、チャンネル長０，ｌμ
ｍのＭＯＳＦＥＴでは，閾値電圧ＶｔｈＤが略−１ｖに
なるようにＢをイオン注入した． 本実施例では閾値制御用にｐ形Ｓｉに対して同極性不純
物を打ち込んだが，エンハンスメントＭＯＳＦＥＴ及び
デプレッションＭＯＳＦＥＴの閾値電圧がＥ／Ｄインバ
ータの電源電圧ｖＤＤに対してそれぞれ略０．２Ｖｏｏ
及び略−０．６ｖＤＤであれば、イオン注入を行なう必
要はない．デプレッションＭＯＳＦＥＴ製作時に、従来
の技術であるＰ形Ｓｉに対して異極性不純物であるＰや
Ａｓをチャンネル部にイオン注入すると，室温ではｎ型
チャンネルが形成されデプレツション形動作をするが，
液体窒素温度（７７Ｋ）では、ｎ形不純物として打ち込
んだＰやＡｓ不純物が枯渇するため，ｎ形チャンネル層
が形成されずデプレッション形動作をしない．しかしな
がら、Ｐ形Ｓｉに対して，チャンネル部分のＰ形不純物
の量を変化させるためのみにドーピングする場合は、フ
リーズアウトすることがないので、室温でも７７Ｋでも
上述のフリーズアウトは影響しない。
ってもよい． エンハンスメント形ＭＯＳＦＥＴの閾値電圧を制御する
ために，ゲート酸化膜１３の形成前に、チャンネル部分
にＰ形Ｓｉに対して同極性不純物であるＢをイオン注入
した．チャンネル長略０．５ｐｍのＭＯＳＦＥＴでは、
閾値電圧ｖ ｔｈ”が略０．７Ｖ、チャンネル長０．１
μｍのＭＯＳＦＥＴでは，閾値電圧ＶｔｈＥが略＋０．
３Ｖ４ｍなるようにＢをイオン注入した． また，デプレッション形ＭＯＳＦＥＴの閾値電圧を制御
するために、ゲート酸化膜２を形成前にチャンネル部分
にｐ形Ｓｉ基板に対して同極性不純物であるＢをイオン
注入した．０．５μｍのＭＯＳＦＥＴでは，閾値電圧ｖ
ｔｈＤが−１．５乃至−２Ｖ、チャンネル長０，ｌμ
ｍのＭＯＳＦＥＴでは，閾値電圧ＶｔｈＤが略−１ｖに
なるようにＢをイオン注入した． 本実施例では閾値制御用にｐ形Ｓｉに対して同極性不純
物を打ち込んだが，エンハンスメントＭＯＳＦＥＴ及び
デプレッションＭＯＳＦＥＴの閾値電圧がＥ／Ｄインバ
ータの電源電圧ｖＤＤに対してそれぞれ略０．２Ｖｏｏ
及び略−０．６ｖＤＤであれば、イオン注入を行なう必
要はない．デプレッションＭＯＳＦＥＴ製作時に、従来
の技術であるＰ形Ｓｉに対して異極性不純物であるＰや
Ａｓをチャンネル部にイオン注入すると，室温ではｎ型
チャンネルが形成されデプレツション形動作をするが，
液体窒素温度（７７Ｋ）では、ｎ形不純物として打ち込
んだＰやＡｓ不純物が枯渇するため，ｎ形チャンネル層
が形成されずデプレッション形動作をしない．しかしな
がら、Ｐ形Ｓｉに対して，チャンネル部分のＰ形不純物
の量を変化させるためのみにドーピングする場合は、フ
リーズアウトすることがないので、室温でも７７Ｋでも
上述のフリーズアウトは影響しない。
従って、本実施例によるＥ／Ｄインパータは、室温でも
７７Ｋでも正常なインバータ動作をした．従来のデプレ
ッションＭＯＳＦＥＴを用いたＥ／Ｄインバータは、７
７Ｋで正常動作しなかったが、本発明によるＥ／Ｄイン
バータは、室温でも７７Ｋでも正常動作した． 上記Ｅ／Ｄインバータを多段に接続してリング発振器を
構成し，室温と７７Ｋでの１ゲート当りのゲート遅延時
間を測定したところ，７７Ｋでは室温の略０．７乃至０
．５倍に短縮された．本発明では，従来のシリコンプロ
セスに適合しやすい材料であるＬａＢｓ，ＴｉＮ，Ｚｒ
Ｎ，ＴａＮ，ＺｒＣを用いた． これら材料を用いて製作したＭＯＳＦＥＴは、略１７５
℃の高温加速劣化試験後も、ＭＯＳダイオードのフラッ
トバンド電圧の変化、ＦＥＴの閾値電圧ｖ ｔｈＤの変
化、相互コンダクタンスｇｍの変化はなかった．また，
前記インバータを縦列に接続したリングオシレーダに対
し略１７５℃の高温加速劣化試験を行ったが、試験後も
インバータの閾値電圧ＶＴＨの変動、室温及び７７Ｋで
の遅延時間の劣化は観測できなかった． （実施例１） ゲート電極にＬａＢ．を用いて、第１図に示すような断
面構造を有するデプレッション形ｎチャンネルＭＯＳＦ
ＥＴを作製した．ＬａＢ．は、電子ビーム蒸着法で形成
した．素子分離にはＬＯＧＯＳ構造を用い，作製プロセ
スは，公知の自己整合形ｎ Ｍ Ｏ Ｓプロセスである
．ゲート電極形成後にＡｓをイオン注入しソース、ドレ
イン領域を作製した． ｐ形Ｓｉ基板濃度は略Ｉ Ｘ １ ０”ｅｌｍ−３．ゲ
ート酸化膜厚は略２００人、チャンネル長は略１μｍと
し、ゲート電極厚さを２００，５００，１０００，２０
００，５０００．１００００人の６水準のＭＯＳＦＥＴ
を作製した。
７７Ｋでも正常なインバータ動作をした．従来のデプレ
ッションＭＯＳＦＥＴを用いたＥ／Ｄインバータは、７
７Ｋで正常動作しなかったが、本発明によるＥ／Ｄイン
バータは、室温でも７７Ｋでも正常動作した． 上記Ｅ／Ｄインバータを多段に接続してリング発振器を
構成し，室温と７７Ｋでの１ゲート当りのゲート遅延時
間を測定したところ，７７Ｋでは室温の略０．７乃至０
．５倍に短縮された．本発明では，従来のシリコンプロ
セスに適合しやすい材料であるＬａＢｓ，ＴｉＮ，Ｚｒ
Ｎ，ＴａＮ，ＺｒＣを用いた． これら材料を用いて製作したＭＯＳＦＥＴは、略１７５
℃の高温加速劣化試験後も、ＭＯＳダイオードのフラッ
トバンド電圧の変化、ＦＥＴの閾値電圧ｖ ｔｈＤの変
化、相互コンダクタンスｇｍの変化はなかった．また，
前記インバータを縦列に接続したリングオシレーダに対
し略１７５℃の高温加速劣化試験を行ったが、試験後も
インバータの閾値電圧ＶＴＨの変動、室温及び７７Ｋで
の遅延時間の劣化は観測できなかった． （実施例１） ゲート電極にＬａＢ．を用いて、第１図に示すような断
面構造を有するデプレッション形ｎチャンネルＭＯＳＦ
ＥＴを作製した．ＬａＢ．は、電子ビーム蒸着法で形成
した．素子分離にはＬＯＧＯＳ構造を用い，作製プロセ
スは，公知の自己整合形ｎ Ｍ Ｏ Ｓプロセスである
．ゲート電極形成後にＡｓをイオン注入しソース、ドレ
イン領域を作製した． ｐ形Ｓｉ基板濃度は略Ｉ Ｘ １ ０”ｅｌｍ−３．ゲ
ート酸化膜厚は略２００人、チャンネル長は略１μｍと
し、ゲート電極厚さを２００，５００，１０００，２０
００，５０００．１００００人の６水準のＭＯＳＦＥＴ
を作製した。
ゲート電極１７とｐ形Ｓｉ基板７間のＭＩＳダイオード
の３００Ｋおよび７７Ｋにおける周波数略ＩＭＨｚの高
周波Ｃ−■曲線の測定結果を第２図に示す．このＭＩＳ
ダイオードのｐ形Ｓｉ表面が反転する閾値電圧は，略−
１．６ｖであった．Ｃ一Ｖ特性は室温，７７Ｋで変化し
なかった．また、第２図に示すＣ−■特性は、ゲート電
極厚さに依存しなかった． 作製したＭＯＳＦＥＴのドレイン電流（ＩＤ）対ゲート
電圧（Ｖａ）特性は、第６図に示されるデプレッション
形ｎチャンネルＭＯＳＦＥＴの特性を示し、ＭＯＳＦＥ
Ｔ（７）閾値電圧ｖ ｔｈＤは、室温で略−１．６Ｖで
あった。また７７Ｋでも閾値電圧の変化は０．２Ｖ以下
であった．ＭＯＳＦＥＴの電流電圧特性は、ゲート電極
の厚さに依存しなかった． 次に、ゲート電極厚さを５０００人一定として、種々の
ゲート酸化膜厚及びｐ形Ｓｉ基板濃度を有するＭＯＳＦ
ＥＴを作製した．ゲート酸化膜厚は，５０，１００，２
００，４００，６００，１０００，１２００，１４００
人とし、また基板濃度は，ＩＸＩＯ１ｓ，２Ｘ１０”
，５Ｘ１０” ，ＬＸ１０” ，２ｘｌＯ” ，５ｘｌ
Ｏ”，１ｘｌＯ１７２Ｘ１０” ，５Ｘ１０” ，ＩＸ
ＩＯ” ，２ＸＩＱ’７”とし，すべての組み合わせに
よるＭＯＳＦＥＴを作製した．ＭＯＳＦＥＴの閾値電圧
が負になったゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係
を第３図（ａ）に示す．第３図（ａ）においてラインを
引いた下側（斜線側）領域のゲート酸化膜厚及び基板濃
度の時、閾値電圧は負となった．ｐ形基板濃度Ｉ Ｘ
１ ０ｉｓａｍ−”と小さく，且つゲート酸化膜厚を５
０人と薄くした場合の閾値電圧の下限は、略−２ｖであ
った．本実施例において第２図及び第３図（ａ）の得ら
れたＭＯＳダイオードの界面固定電荷密度は、１乃至５
Ｘ Ｉ Ｑ”ｃｍ−”であった． （実施例２） デプレッションＭＯＳＦＥＴのゲート電極にＬａＢいエ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ポリシ
リコンを用いて第４図に示すような断面構造を有するＥ
／Ｄ構成インバータ、及びこのインバータを縦列に接続
したリング発振器を作製した．チャンネル長はデプレッ
ション形，エンハンスメント形ＭＯＳＦＥＴ共に０．１
μｍ、または０．５μｍとしたａ ＬａＢ，は電子ビー
ム蒸着法を用いて形成し、ｎ９ボリシリコンは、公知の
ＣＶＤ法を用いて形成した．素子分離にはＬＯＧＯＳ構
造を用い、作製プロセスは、公知の自己整合形ｎ Ｍ
Ｏ Ｓプロセスである．ゲート電極形成後にＡｓをイオ
ン注入しソース、ドレイン領域を作製した．ｌＪ値制御
のためにチャンネル部にイオン注入を行った．チャンネ
ル長０．５μｍエンハンスメントＭＯＳＦＥＴの閾値電
圧は、略０．７Ｖ、またチャンネル長０．１μｍエンハ
ンスメントＭＯＳＦＥＴの閾値電圧は，略０．３Ｖにな
るように、ｎ０ボリシリコンゲートを形性する前にＢを
エンハンスメントＭＯＳＦＥＴのチャンネル部にイオン
注入した．また、チャンネル長０．５μｍデプレッショ
ンＭＯＳＦＥＴの閾値電圧は、略−１．６Ｖ、またチャ
ンネル長０．１μｍエンハンスメントＭＯＳＦＥＴの閾
値電圧は，略−ｌＶになるように、ＬａＢ，ゲートを形
成する前にｐ形Ｓｔ基板と同極性の不純物であるＢを゛
デプレッションＭＯＳＦＥＴのチャンネル部にイオン注
入した． 第５図及び第６図は、それぞれチャンネル長０．５μｍ
及び０．１μｍのＭＯＳＦＥＴを用いたＥ／Ｄｌｌ成イ
ンバータの入力電圧一出力電圧特性である．電源電圧は
、０．５ＭｍＭＯＳＦＥＴの場合、３．３Ｖ，０．１μ
ｍＭＯＳＦＥＴ（７）場合、１．５ｖとした．室温でも
７７Ｋでも第５図、第６図に示すような入力出力電圧特
性が得られた．リング発振器の１ゲート当りのゲート遅
延時間を測定したところ、７７Ｋでは，室温の略０．７
倍に短縮された． （実施例３） 実施例ｌにおけるゲート電極ＬａＢＧをＴ ｉ Ｎに替
えて、実施例１と同様のデプレッションＭＯＳＦＥＴを
作製したｍＴｘＮは，反応性スパッタ法を用いて形成し
た． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０Ｌｓａｓ−”と小さく，且つゲート酸
化膜厚を５０λと薄くした場合の閾値電圧の下限は、略
−１．６ｖであった．本実施例において第２図及び第３
図（ｂ）の得られたＭＯＳダイオードの界面固定電荷密
度は、１乃至５ Ｘ １ ０”ａｍ−１であった． （実施例４） デプレッションＭＯＳＦＥＴのゲート電極にＴｉＮ、エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ボリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄａ成インバータ、及び
インバータを縦列に接続したリング発振器を作製した． ＴｉＮは、反応性スパッタ法を用いて形成し、ｎ０ポリ
シリコンは、公知のＣＶＤ法を用いて形成した．実施例
２と同様に閾値制御のためにチャンネル部にイオン注入
を行った． 実施例２と同様，それぞれチャンネル長０．５ｐｍ及び
Ｏ．ＬｐｍのＭＯＳＦＥＴについて，第５図、第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．電源電圧は、０．５ｐｍＭＯＳＦＥＴ
の場合、３．３Ｖ，０．１ｐｍＭＯＳＦＥＴの場合、１
．５■とした．室温でも７７Ｋでも第５図、第６図に示
すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０． ７倍に短縮され
た． （実施例５） 実施例１におけるゲート電極ＬａＢ，をＺｒＮに替えて
、実施例１と同様のデプレッションＭＯＳＦＥＴを作製
した．ＺｒＮは、反応性スパッタ法を用いて形成した． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
Ｐ形基板濃度１０”ａｓ−’と小さく，且つゲート酸化
膜厚を５０λと薄くした場合の閾値電圧の下限は、略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、ｌ乃至５Ｘ１０”国−３であった． （実施例６） デプレッションＭＯＳＦＥＴのゲート電極にＺｒＮ，エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ポリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＺｒＮは、反応性スバッタ法を用いて形成し，ｎ０
ボリシリコンは、公知のＣＶＤ法を用いて形成した。実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５ｐｍ及び
０． １ｐｍのＭＯＳＦＥＴについて、第５図、第６図
に示すようなＥ／Ｄ構成インバータの入力電圧一出力電
圧特性が得られた．電源電圧は、０．５μｍＭＯＳＦＥ
Ｔの場合，３．３Ｖ．０．１μｍＭＯＳＦＥＴの場合．
１．５Ｖとした．室温でも７７Ｋでも第５図、第６図に
示すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０．７倍に短縮された
． （実施例７） 実施例１におけるゲート金属ＬａＢ６をＴａＮに替えて
ＭＯＳＦＥＴを作製したａＴａＮは、反応性スバッタ法
を用いて形成した． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とＰ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０”ａｍ−３と小さく、且つゲート酸化
膜厚を５０人と薄くした場合の閾値電圧の下限は，略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、１乃至５ Ｘ １ ０”３−３であった． （実施例８） デプレッションＭＯＳＦＥＴのゲート電極にＴａＮ、エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ボリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＴａＮは、反応性スパッタ法を用いて形成し、ｎ゛
ボリシリコンは、公殖のＣＶＤ法を用いて形成した。実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５μｍ及び
Ｏ．ｌｕｍのＭＯＳＦＥＴにツイて、第５図、第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．１！源電圧は、０．５μｍＭＯＳＦＥ
Ｔの場合、３．３ｖ、０．１ｐｍＭＯＳＦＥＴの場合．
１．５Ｖとした．室温でも７７Ｋでも第５図、第６図に
示すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは，室温の略０．７倍に短縮された
． （実施例９） 実施例１におけるゲート電極ＬａＢ，をＺｒＣに替えて
，実施例ｌと同様のデプレッションＭＯＳＦＥＴを作製
した．ＺｒＣは，反応性スパッタ法を用いて形成した． 得られたＣ−■特性．ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様，第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０”ｃｘ−”と小さく、且つゲート酸化
膜厚を５０λと薄くした場合の閾値電圧の下限は、略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、１乃至５Ｘ１０”Ｑｌ − ”であった． （実施例１０） デプレッションＭＯＳＦＥＴのゲート電極にＺｒＣ．エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎゝポリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＺｒＣは、反応性スパッタ法を用いて形成し、ｎ０
ポリシリコンは、公知のＣＶＤ法を用いて形成した．実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５μｍ及び
Ｏ．ｌμｍのＭＯＳＦＥＴについて，第５図，第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．電源電圧は、０．５ｐｍＭＯＳＦＥＴ
の場合、３．３Ｖ，０．１ｐｍＭＯＳＦＥＴの場合、１
．５ｖとした．室温でも７７Ｋでも第５図，第６図に示
すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０．７倍に短縮された
． （実施例１１） 実施例１及び実施例２では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＬａＢ，一層構造であった．ゲート
電極ＬａＢ，形成後、Ｗ、もしくはＭｏ、もしくはチタ
ンシリサイド、もしくはタングステンシリサイドを形成
して二層構造ゲートをもつデプレッションＭＯＳＦＥＴ
を作製した．ＬａＢ．上のＷ、もしくはＭ ｏ．もしく
はチタンシリサイド、もしくはタングステンシリサイド
の膜厚はｓｏｏｏ人とした．ＬａＢ．の膜厚を１００，
２００，５００．１０００λとした各水準のＭＯＳＦＥ
Ｔを作製した．Ｗ．Ｍｏ、もしくはチタンシリサイド、
もしくはタングステンシリサイドは、公知のスバッタ法
により形成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は、ＬａＢ．上に形成したＷ、
もしくはＭｏ、もしくはチタンシリサイド、もしくはタ
ングステンシリサイドによらず実施例ｌ及び実施例２と
同様の結果が得られた． （実施例１２〉 実施例３及び実施例４では，デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＴｉＮ一層構造であった．ゲート電
極ＴｉＮ形成後、Ｗ、もしくはＭｏ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＴｉＮ上のＷ，もしくはＭｏ、もしくはチタン
シリサイド、もしくはタングステンシリサイドの膜厚は
ｓｏｏｏ入とした．ＴｘＮの膜厚を１００，２００，５
００，ＩＯＯＯＡとした各水準のＭＯＳＦＥＴを作製し
た．Ｗ．Ｍｏ．もしくはチタンシリサイド、もしくはタ
ングステンシリサイドは、公知のスバッタ法により形成
した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果，インバータの特
性、リング発振器の特性は、ＴｉＮ上に形成したＷ，も
しくはＭＯ、もしくはチタンシリサイド、もしくはタン
グステンシリサイドによらず実施例３及び実施例４と同
様の結果が得られた． （実施例１３） 実施例５及び実施例６では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＺｒＮ一層構造であった．ゲート電
極ＺｒＮ形成後、ｗ５もしくはＭｏ、もしくはチタンシ
リサイド，もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＺｒＮ上のＷ、もしくはＭ ｏ．もしくはチタ
ンシリサイド、もしくはタングステンシリサイドの膜厚
は８０００Ａとした＊ＺｒＮの膜厚を１００，２００，
５００．１０００入とした各水準ノＭＯＳＦＥＴを作製
した．Ｗ．Ｍｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイドは、公知のスパッタ法により形
成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は，ＺｒＮ上に形成したＷ、も
しくはＭＯ、もしくはチタンシリサイド，もしくはタン
グステンシリサイドによらず実施例３及び実施例４と同
様の結果が得られた。
の３００Ｋおよび７７Ｋにおける周波数略ＩＭＨｚの高
周波Ｃ−■曲線の測定結果を第２図に示す．このＭＩＳ
ダイオードのｐ形Ｓｉ表面が反転する閾値電圧は，略−
１．６ｖであった．Ｃ一Ｖ特性は室温，７７Ｋで変化し
なかった．また、第２図に示すＣ−■特性は、ゲート電
極厚さに依存しなかった． 作製したＭＯＳＦＥＴのドレイン電流（ＩＤ）対ゲート
電圧（Ｖａ）特性は、第６図に示されるデプレッション
形ｎチャンネルＭＯＳＦＥＴの特性を示し、ＭＯＳＦＥ
Ｔ（７）閾値電圧ｖ ｔｈＤは、室温で略−１．６Ｖで
あった。また７７Ｋでも閾値電圧の変化は０．２Ｖ以下
であった．ＭＯＳＦＥＴの電流電圧特性は、ゲート電極
の厚さに依存しなかった． 次に、ゲート電極厚さを５０００人一定として、種々の
ゲート酸化膜厚及びｐ形Ｓｉ基板濃度を有するＭＯＳＦ
ＥＴを作製した．ゲート酸化膜厚は，５０，１００，２
００，４００，６００，１０００，１２００，１４００
人とし、また基板濃度は，ＩＸＩＯ１ｓ，２Ｘ１０”
，５Ｘ１０” ，ＬＸ１０” ，２ｘｌＯ” ，５ｘｌ
Ｏ”，１ｘｌＯ１７２Ｘ１０” ，５Ｘ１０” ，ＩＸ
ＩＯ” ，２ＸＩＱ’７”とし，すべての組み合わせに
よるＭＯＳＦＥＴを作製した．ＭＯＳＦＥＴの閾値電圧
が負になったゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係
を第３図（ａ）に示す．第３図（ａ）においてラインを
引いた下側（斜線側）領域のゲート酸化膜厚及び基板濃
度の時、閾値電圧は負となった．ｐ形基板濃度Ｉ Ｘ
１ ０ｉｓａｍ−”と小さく，且つゲート酸化膜厚を５
０人と薄くした場合の閾値電圧の下限は、略−２ｖであ
った．本実施例において第２図及び第３図（ａ）の得ら
れたＭＯＳダイオードの界面固定電荷密度は、１乃至５
Ｘ Ｉ Ｑ”ｃｍ−”であった． （実施例２） デプレッションＭＯＳＦＥＴのゲート電極にＬａＢいエ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ポリシ
リコンを用いて第４図に示すような断面構造を有するＥ
／Ｄ構成インバータ、及びこのインバータを縦列に接続
したリング発振器を作製した．チャンネル長はデプレッ
ション形，エンハンスメント形ＭＯＳＦＥＴ共に０．１
μｍ、または０．５μｍとしたａ ＬａＢ，は電子ビー
ム蒸着法を用いて形成し、ｎ９ボリシリコンは、公知の
ＣＶＤ法を用いて形成した．素子分離にはＬＯＧＯＳ構
造を用い、作製プロセスは、公知の自己整合形ｎ Ｍ
Ｏ Ｓプロセスである．ゲート電極形成後にＡｓをイオ
ン注入しソース、ドレイン領域を作製した．ｌＪ値制御
のためにチャンネル部にイオン注入を行った．チャンネ
ル長０．５μｍエンハンスメントＭＯＳＦＥＴの閾値電
圧は、略０．７Ｖ、またチャンネル長０．１μｍエンハ
ンスメントＭＯＳＦＥＴの閾値電圧は，略０．３Ｖにな
るように、ｎ０ボリシリコンゲートを形性する前にＢを
エンハンスメントＭＯＳＦＥＴのチャンネル部にイオン
注入した．また、チャンネル長０．５μｍデプレッショ
ンＭＯＳＦＥＴの閾値電圧は、略−１．６Ｖ、またチャ
ンネル長０．１μｍエンハンスメントＭＯＳＦＥＴの閾
値電圧は，略−ｌＶになるように、ＬａＢ，ゲートを形
成する前にｐ形Ｓｔ基板と同極性の不純物であるＢを゛
デプレッションＭＯＳＦＥＴのチャンネル部にイオン注
入した． 第５図及び第６図は、それぞれチャンネル長０．５μｍ
及び０．１μｍのＭＯＳＦＥＴを用いたＥ／Ｄｌｌ成イ
ンバータの入力電圧一出力電圧特性である．電源電圧は
、０．５ＭｍＭＯＳＦＥＴの場合、３．３Ｖ，０．１μ
ｍＭＯＳＦＥＴ（７）場合、１．５ｖとした．室温でも
７７Ｋでも第５図、第６図に示すような入力出力電圧特
性が得られた．リング発振器の１ゲート当りのゲート遅
延時間を測定したところ、７７Ｋでは，室温の略０．７
倍に短縮された． （実施例３） 実施例ｌにおけるゲート電極ＬａＢＧをＴ ｉ Ｎに替
えて、実施例１と同様のデプレッションＭＯＳＦＥＴを
作製したｍＴｘＮは，反応性スパッタ法を用いて形成し
た． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０Ｌｓａｓ−”と小さく，且つゲート酸
化膜厚を５０λと薄くした場合の閾値電圧の下限は、略
−１．６ｖであった．本実施例において第２図及び第３
図（ｂ）の得られたＭＯＳダイオードの界面固定電荷密
度は、１乃至５ Ｘ １ ０”ａｍ−１であった． （実施例４） デプレッションＭＯＳＦＥＴのゲート電極にＴｉＮ、エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ボリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄａ成インバータ、及び
インバータを縦列に接続したリング発振器を作製した． ＴｉＮは、反応性スパッタ法を用いて形成し、ｎ０ポリ
シリコンは、公知のＣＶＤ法を用いて形成した．実施例
２と同様に閾値制御のためにチャンネル部にイオン注入
を行った． 実施例２と同様，それぞれチャンネル長０．５ｐｍ及び
Ｏ．ＬｐｍのＭＯＳＦＥＴについて，第５図、第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．電源電圧は、０．５ｐｍＭＯＳＦＥＴ
の場合、３．３Ｖ，０．１ｐｍＭＯＳＦＥＴの場合、１
．５■とした．室温でも７７Ｋでも第５図、第６図に示
すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０． ７倍に短縮され
た． （実施例５） 実施例１におけるゲート電極ＬａＢ，をＺｒＮに替えて
、実施例１と同様のデプレッションＭＯＳＦＥＴを作製
した．ＺｒＮは、反応性スパッタ法を用いて形成した． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
Ｐ形基板濃度１０”ａｓ−’と小さく，且つゲート酸化
膜厚を５０λと薄くした場合の閾値電圧の下限は、略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、ｌ乃至５Ｘ１０”国−３であった． （実施例６） デプレッションＭＯＳＦＥＴのゲート電極にＺｒＮ，エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ポリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＺｒＮは、反応性スバッタ法を用いて形成し，ｎ０
ボリシリコンは、公知のＣＶＤ法を用いて形成した。実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５ｐｍ及び
０． １ｐｍのＭＯＳＦＥＴについて、第５図、第６図
に示すようなＥ／Ｄ構成インバータの入力電圧一出力電
圧特性が得られた．電源電圧は、０．５μｍＭＯＳＦＥ
Ｔの場合，３．３Ｖ．０．１μｍＭＯＳＦＥＴの場合．
１．５Ｖとした．室温でも７７Ｋでも第５図、第６図に
示すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０．７倍に短縮された
． （実施例７） 実施例１におけるゲート金属ＬａＢ６をＴａＮに替えて
ＭＯＳＦＥＴを作製したａＴａＮは、反応性スバッタ法
を用いて形成した． 得られたＣ−■特性、ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とＰ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様、第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０”ａｍ−３と小さく、且つゲート酸化
膜厚を５０人と薄くした場合の閾値電圧の下限は，略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、１乃至５ Ｘ １ ０”３−３であった． （実施例８） デプレッションＭＯＳＦＥＴのゲート電極にＴａＮ、エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎ０ボリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＴａＮは、反応性スパッタ法を用いて形成し、ｎ゛
ボリシリコンは、公殖のＣＶＤ法を用いて形成した。実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５μｍ及び
Ｏ．ｌｕｍのＭＯＳＦＥＴにツイて、第５図、第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．１！源電圧は、０．５μｍＭＯＳＦＥ
Ｔの場合、３．３ｖ、０．１ｐｍＭＯＳＦＥＴの場合．
１．５Ｖとした．室温でも７７Ｋでも第５図、第６図に
示すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは，室温の略０．７倍に短縮された
． （実施例９） 実施例１におけるゲート電極ＬａＢ，をＺｒＣに替えて
，実施例ｌと同様のデプレッションＭＯＳＦＥＴを作製
した．ＺｒＣは，反応性スパッタ法を用いて形成した． 得られたＣ−■特性．ＭＯＳＦＥＴの電流電圧特性は実
施例１の場合と同様であった．ＭＯＳＦＥＴの閾値電圧
が負になるゲート酸化膜厚とｐ形Ｓｉ基板濃度の関係を
第３図（ｂ）に示す．実施例１の場合と同様，第３図（
ｂ）においてラインを引いた下側（斜線側）領域のゲー
ト酸化膜厚及び基板濃度の時、閾値電圧は負となった．
ｐ形基板濃度１０”ｃｘ−”と小さく、且つゲート酸化
膜厚を５０λと薄くした場合の閾値電圧の下限は、略−
２．４ｖであった．本実施例において第２図及び第３図
（ｂ）の得られたＭＯＳダイオードの界面固定電荷密度
は、１乃至５Ｘ１０”Ｑｌ − ”であった． （実施例１０） デプレッションＭＯＳＦＥＴのゲート電極にＺｒＣ．エ
ンハンスメントＭＯＳＦＥＴのゲート電極にｎゝポリシ
リコンを用いて実施例２と同様のプロセスで第４図に示
すような断面構造を有するＥ／Ｄ構成インバータ、及び
このインバータを縦列に接続したリング発振器を作製し
た．ＺｒＣは、反応性スパッタ法を用いて形成し、ｎ０
ポリシリコンは、公知のＣＶＤ法を用いて形成した．実
施例２と同様に閾値制御のためにチャンネル部にイオン
注入を行った． 実施例２と同様、それぞれチャンネル長０．５μｍ及び
Ｏ．ｌμｍのＭＯＳＦＥＴについて，第５図，第６図に
示すようなＥ／Ｄ構成インバータの入力電圧一出力電圧
特性が得られた．電源電圧は、０．５ｐｍＭＯＳＦＥＴ
の場合、３．３Ｖ，０．１ｐｍＭＯＳＦＥＴの場合、１
．５ｖとした．室温でも７７Ｋでも第５図，第６図に示
すような入力出力電圧特性が得られた． リング発振器の１ゲート当りのゲート遅延時間を測定し
たところ、７７Ｋでは、室温の略０．７倍に短縮された
． （実施例１１） 実施例１及び実施例２では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＬａＢ，一層構造であった．ゲート
電極ＬａＢ，形成後、Ｗ、もしくはＭｏ、もしくはチタ
ンシリサイド、もしくはタングステンシリサイドを形成
して二層構造ゲートをもつデプレッションＭＯＳＦＥＴ
を作製した．ＬａＢ．上のＷ、もしくはＭ ｏ．もしく
はチタンシリサイド、もしくはタングステンシリサイド
の膜厚はｓｏｏｏ人とした．ＬａＢ．の膜厚を１００，
２００，５００．１０００λとした各水準のＭＯＳＦＥ
Ｔを作製した．Ｗ．Ｍｏ、もしくはチタンシリサイド、
もしくはタングステンシリサイドは、公知のスバッタ法
により形成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は、ＬａＢ．上に形成したＷ、
もしくはＭｏ、もしくはチタンシリサイド、もしくはタ
ングステンシリサイドによらず実施例ｌ及び実施例２と
同様の結果が得られた． （実施例１２〉 実施例３及び実施例４では，デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＴｉＮ一層構造であった．ゲート電
極ＴｉＮ形成後、Ｗ、もしくはＭｏ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＴｉＮ上のＷ，もしくはＭｏ、もしくはチタン
シリサイド、もしくはタングステンシリサイドの膜厚は
ｓｏｏｏ入とした．ＴｘＮの膜厚を１００，２００，５
００，ＩＯＯＯＡとした各水準のＭＯＳＦＥＴを作製し
た．Ｗ．Ｍｏ．もしくはチタンシリサイド、もしくはタ
ングステンシリサイドは、公知のスバッタ法により形成
した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果，インバータの特
性、リング発振器の特性は、ＴｉＮ上に形成したＷ，も
しくはＭＯ、もしくはチタンシリサイド、もしくはタン
グステンシリサイドによらず実施例３及び実施例４と同
様の結果が得られた． （実施例１３） 実施例５及び実施例６では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＺｒＮ一層構造であった．ゲート電
極ＺｒＮ形成後、ｗ５もしくはＭｏ、もしくはチタンシ
リサイド，もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＺｒＮ上のＷ、もしくはＭ ｏ．もしくはチタ
ンシリサイド、もしくはタングステンシリサイドの膜厚
は８０００Ａとした＊ＺｒＮの膜厚を１００，２００，
５００．１０００入とした各水準ノＭＯＳＦＥＴを作製
した．Ｗ．Ｍｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイドは、公知のスパッタ法により形
成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は，ＺｒＮ上に形成したＷ、も
しくはＭＯ、もしくはチタンシリサイド，もしくはタン
グステンシリサイドによらず実施例３及び実施例４と同
様の結果が得られた。
（実施例１４）
実施例７及び実施例９では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＴａＮ一層構造であった．ゲート電
極ＴａＮ形成後、Ｗ、もしくはＭｏ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＴａＮ上のＷ，もしくはＭ ｏ．もしくはチタ
ンシリサイド、もしくはタングステンシリサイドの膜厚
は８０００人とした。ＴａＮの膜厚を１００，２００，
５００．１０００人とした各水準のＭＯＳＦＥＴを作製
した．Ｗ．Ｍｏ．もしくはチタンシリサイド，もしくは
タングステンシリサイドは，公知のスパッタ法により形
成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は、Ｔ ａ Ｎ上に形成したＷ
、もしくはＭｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイドによらず実施例５及び実施例６
と同様の結果が得られた． （実施例１５） 実施例７及び実施例８では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＺｒＣ一層構造であ４た．ゲート電
極ＺｒＣ形成後、Ｗ、もしくはＭＯ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した。
Ｔのゲート電極は、ＴａＮ一層構造であった．ゲート電
極ＴａＮ形成後、Ｗ、もしくはＭｏ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した．ＴａＮ上のＷ，もしくはＭ ｏ．もしくはチタ
ンシリサイド、もしくはタングステンシリサイドの膜厚
は８０００人とした。ＴａＮの膜厚を１００，２００，
５００．１０００人とした各水準のＭＯＳＦＥＴを作製
した．Ｗ．Ｍｏ．もしくはチタンシリサイド，もしくは
タングステンシリサイドは，公知のスパッタ法により形
成した． 得られたＭＯＳダイオード特性、デプレッションＭＯＳ
ＦＥＴの特性、第３図に示される結果、インバータの特
性、リング発振器の特性は、Ｔ ａ Ｎ上に形成したＷ
、もしくはＭｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイドによらず実施例５及び実施例６
と同様の結果が得られた． （実施例１５） 実施例７及び実施例８では、デプレッションＭＯＳＦＥ
Ｔのゲート電極は、ＺｒＣ一層構造であ４た．ゲート電
極ＺｒＣ形成後、Ｗ、もしくはＭＯ、もしくはチタンシ
リサイド、もしくはタングステンシリサイドを形成して
二層構造ゲートをもつデプレッションＭＯＳＦＥＴを作
製した。
ＺｒＣ上のＷ，もしくはＭｏ、もしくはチタンシリサイ
ド、もしくはタングステンシリサイドの膜厚はｓｏｏｏ
人とした。ＺｒＣの膜厚を１００，２００，５００．１
０００入とした各水準のＭＯＳＦＥＴを作製した．Ｗ，
Ｍｏ．もしくはチタンシリサイド、もしくはタングステ
ンシリサイドは、公知のスパッタ法により形成した． 得られたＭＯＳダイオード特性，デプレッションＭＯＳ
ＦＥＴの特性，第３図に示される結果，インバータの特
性、リング発振器の特性は、ＺｒＣ上に形成したＷ、も
しくはＭｏ、もしくはチタンシリサイド、もしくはタン
グステンシリサイドによらず実施例７及び実施例８と同
様の結果が得られた． （実施例１６） 実施例２及び実施例１１のＥ／Ｄ構成インバータ及びリ
ング発振器においてデプレッションＭＯＳＦＥＴのゲー
ト金属は、ＬａＢ，一層、もしくはＬａＢ．と他の材料
（Ｗ、もしくはＭｏ、もしくはチタンシリサイド、もし
くはタングステンシリサイド）との二層構造であった．
一方，エンハンスメント形ＭＯＳＦＥＴのゲート金属は
、いずれの場合もｎ０ポリＳｉであった． 実施例２及び実施例１１のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ，もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ構成インバータ及びリング発振器を作製し
た．Ｗ，もしくはＭｏ、もしくはチタンシリサイド、も
しくはタングステンシリサイドは、公知のスバッタ法を
用いて形成した． 得られたインバータの特性，リング発振器の特性は，エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例２及び実施例１１と同様の結果が得られた
． （実施例１７） 実施例４及び実施例１２のＥ／Ｄ構成インバータ及びリ
ング発振器においてデプレツションＭＯＳＦＥＴのゲー
ト金属は、ＴｉＮ一層構造、もしくはＴｉＮと他の材料
（Ｗ、もしくはＭＯ、もしくはチタンシリサイド、もし
くはタングステンシリサイド）との二層構造であった．
一方、エンハンスメント形ＭＯＳＦＥＴのゲート金属は
、いずれの場合もｎ０ポリＳｉであった． 実施例４及び実施例１２のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ、もしくはＭ ｏ．もしく
はチタンシリサイド，もしくはタングステンシリサイド
を用いてＥ／Ｄ構成インバータ及びリング発振器を作製
した．Ｗ、もしくはＭＯ、もしくはチタンシリサイド、
もしくはタングステンシリサイドは、公知のスパツタ法
を用いて形成した。
ド、もしくはタングステンシリサイドの膜厚はｓｏｏｏ
人とした。ＺｒＣの膜厚を１００，２００，５００．１
０００入とした各水準のＭＯＳＦＥＴを作製した．Ｗ，
Ｍｏ．もしくはチタンシリサイド、もしくはタングステ
ンシリサイドは、公知のスパッタ法により形成した． 得られたＭＯＳダイオード特性，デプレッションＭＯＳ
ＦＥＴの特性，第３図に示される結果，インバータの特
性、リング発振器の特性は、ＺｒＣ上に形成したＷ、も
しくはＭｏ、もしくはチタンシリサイド、もしくはタン
グステンシリサイドによらず実施例７及び実施例８と同
様の結果が得られた． （実施例１６） 実施例２及び実施例１１のＥ／Ｄ構成インバータ及びリ
ング発振器においてデプレッションＭＯＳＦＥＴのゲー
ト金属は、ＬａＢ，一層、もしくはＬａＢ．と他の材料
（Ｗ、もしくはＭｏ、もしくはチタンシリサイド、もし
くはタングステンシリサイド）との二層構造であった．
一方，エンハンスメント形ＭＯＳＦＥＴのゲート金属は
、いずれの場合もｎ０ポリＳｉであった． 実施例２及び実施例１１のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ，もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ構成インバータ及びリング発振器を作製し
た．Ｗ，もしくはＭｏ、もしくはチタンシリサイド、も
しくはタングステンシリサイドは、公知のスバッタ法を
用いて形成した． 得られたインバータの特性，リング発振器の特性は，エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例２及び実施例１１と同様の結果が得られた
． （実施例１７） 実施例４及び実施例１２のＥ／Ｄ構成インバータ及びリ
ング発振器においてデプレツションＭＯＳＦＥＴのゲー
ト金属は、ＴｉＮ一層構造、もしくはＴｉＮと他の材料
（Ｗ、もしくはＭＯ、もしくはチタンシリサイド、もし
くはタングステンシリサイド）との二層構造であった．
一方、エンハンスメント形ＭＯＳＦＥＴのゲート金属は
、いずれの場合もｎ０ポリＳｉであった． 実施例４及び実施例１２のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ、もしくはＭ ｏ．もしく
はチタンシリサイド，もしくはタングステンシリサイド
を用いてＥ／Ｄ構成インバータ及びリング発振器を作製
した．Ｗ、もしくはＭＯ、もしくはチタンシリサイド、
もしくはタングステンシリサイドは、公知のスパツタ法
を用いて形成した。
得られたインパータの特性，リング発振器の特性は，エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず，実施例４及び実施例１２と同様の結果が得られた
． （実施例１８） 実施例６及び実施例ｌ３のＥ／Ｄ構威インバータ及びリ
ング発振器においてデプレツションＭＯＳＦＥＴのゲー
ト金属は、ＺｒＮ一層、もしくはＺｒＮと他の材料（Ｗ
、もしくはＭｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイド）との二層構造であった。一方
，エンハンスメント形ＭＯＳＦＥＴのゲート金属は、い
ずれの場合もｎ０ポリＳｉであった． 実施例６及び実施例１３のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ、もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ４１或インバータ及びリング発振器を作製
した．Ｗ、もしくはＭ ｏ ，もしくはチタンシリサイ
ド，もしくはタングステンシリサイドは，公知のスパッ
タ法を用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例６及び実施例１３と同様の結果が得られた
． （実施例１９） 実施例８及び実施例ｌ４のＥ／ＤＩ戊インバータ及びリ
ング発振器においてデプレッションＭＯＳＦＥＴのゲー
ト金属は．ＴａＮ一層、もしくはＴａＮと他の材料（Ｗ
、もしくはＭＯ、もしくはチタンシリサイド、もしくは
タングステンシリサイド）との二層構造であった．一方
，エンハンスメント形ＭＯＳＦＥＴのゲート金属は、い
ずれの場合もｎ０ポリＳｉであった． 実施例８及び実施例１４のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として，Ｗ，もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ構成インバータ及びリング発振器を作製し
た。Ｗ、もしくはＭｏ、もしくはチタンシリサイド、も
しくはタングステンシリサイドは、公知のスパツタ法を
用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例８及び実施例１４と同様の結果が得られた
。
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず，実施例４及び実施例１２と同様の結果が得られた
． （実施例１８） 実施例６及び実施例ｌ３のＥ／Ｄ構威インバータ及びリ
ング発振器においてデプレツションＭＯＳＦＥＴのゲー
ト金属は、ＺｒＮ一層、もしくはＺｒＮと他の材料（Ｗ
、もしくはＭｏ、もしくはチタンシリサイド、もしくは
タングステンシリサイド）との二層構造であった。一方
，エンハンスメント形ＭＯＳＦＥＴのゲート金属は、い
ずれの場合もｎ０ポリＳｉであった． 実施例６及び実施例１３のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として、Ｗ、もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ４１或インバータ及びリング発振器を作製
した．Ｗ、もしくはＭ ｏ ，もしくはチタンシリサイ
ド，もしくはタングステンシリサイドは，公知のスパッ
タ法を用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例６及び実施例１３と同様の結果が得られた
． （実施例１９） 実施例８及び実施例ｌ４のＥ／ＤＩ戊インバータ及びリ
ング発振器においてデプレッションＭＯＳＦＥＴのゲー
ト金属は．ＴａＮ一層、もしくはＴａＮと他の材料（Ｗ
、もしくはＭＯ、もしくはチタンシリサイド、もしくは
タングステンシリサイド）との二層構造であった．一方
，エンハンスメント形ＭＯＳＦＥＴのゲート金属は、い
ずれの場合もｎ０ポリＳｉであった． 実施例８及び実施例１４のエンハンスメント形ＭＯＳＦ
ＥＴのゲート金属として，Ｗ，もしくはＭｏ、もしくは
チタンシリサイド、もしくはタングステンシリサイドを
用いてＥ／Ｄ構成インバータ及びリング発振器を作製し
た。Ｗ、もしくはＭｏ、もしくはチタンシリサイド、も
しくはタングステンシリサイドは、公知のスパツタ法を
用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず、実施例８及び実施例１４と同様の結果が得られた
。
（実施例２０）
実施例１０及び実施例１５のＥ／Ｄ構成インバータ及び
リング発振器においてデプレツションＭＯＳＦＥＴのゲ
ート金属は，ＺｒＣ一層構造，もしくはＺｒＣと他の材
料（Ｗ．もしくはＭＯ、もしくはチタンシリサイド、も
しくはタングステンシリサイド）との二層構造であった
．一方，エンハンスメント形ＭＯＳＦＥＴのゲート金属
は、いずれの場合もｎ０ポリＳｉであった． 実施例１０及び実施例１５のエンハンスメント形ＭＯＳ
ＦＥＴのゲート金属として、Ｗ、もしくはＭｏ、もしく
はチタンシリサイド，もしくはタングステンシリサイド
を用いてＥ／Ｄ構成インバータ及びリング発振器を作製
した．Ｗ、もしくはＭＯ、もしくはチタンシリサイド，
もしくはタングステンシリサイドは、公知のスパッタ法
を用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず，実施例１０及び実施例１５と同様の結果が得られ
た． （実施例２１） 以上述べた実施例では、基板にｐ形Ｓｉを用いているが
ｎ形Ｓｉを基板に用いた場合も、ｎ形Ｓｉに対して異極
性不純物であるＢをデプレッション形ＭＯＳＦＥＴのチ
ャンネル部にドープすることなく、デプレッション形Ｐ
チャンネルＭＯＳＦＥＴ及びＥ／Ｄ構成インバータを製
作することができた．デプレッション形ＰチャンネルＭ
ＯＳＦＥＴのゲート電極には、ｎ形Ｓｉの仕事関数より
大きい物質のうち、仕事関数が略５，５ｅＶより大きい
物質であるＳｅ，Ｉｒ，Ｐｔ等を用いることができるが
、電子ビーム蒸着法等を用いて容易に形成できて，融点
が略１７７０℃のｐｔが望ましい．白金をゲート電極に
用いて、室温でも低温でもデプレッション動作するデプ
レッション形ＭＯＳＦＥＴを得ることができ，且つ、Ｅ
／Ｄ構成Ｐチャンネルインバータを得ることができた．
［発明の効果］ 本発明によるデプレッションＭＯＳＦＥＴは、室温でも
゜液体窒素温度でも動作し、Ｅ／Ｄ構成インバータも室
温及び液体窒素温度で動作する．本発明によるデプレッ
ションＭＯＳＦＥＴ及びＥ／Ｄ４１威インバータを用い
たＭＯＳＦＥＴ集積回路は、液体窒Ｓ温度動作させるこ
とでバイボーラトランジスタを用いた集積回路の高速性
とＭＯＳＦＥＴの高集積性を兼ね備えた高速，高密度集
積回路を提供することができる． また、Ｅ／Ｄ構成インバータは、ＣＭＯＳ構成によるイ
ンバータとは異なり，Ｎ便な製作プロセス及び少ないＭ
ＯＳＦＥＴ数で，高速，高密度集積回路を提供すること
ができる． また、本発明によるＭＯＳＦＥＴ集積回路は、室温でも
液体窒素温度でも動作するため、システムを構成する際
に，室温で動作チェックを行ない、不良なチップやボー
ドを交換し、正常なシステム動作を確認し、その後、液
体窒素温度で最高動作性能をもってシステムを稼動する
ことができる。
リング発振器においてデプレツションＭＯＳＦＥＴのゲ
ート金属は，ＺｒＣ一層構造，もしくはＺｒＣと他の材
料（Ｗ．もしくはＭＯ、もしくはチタンシリサイド、も
しくはタングステンシリサイド）との二層構造であった
．一方，エンハンスメント形ＭＯＳＦＥＴのゲート金属
は、いずれの場合もｎ０ポリＳｉであった． 実施例１０及び実施例１５のエンハンスメント形ＭＯＳ
ＦＥＴのゲート金属として、Ｗ、もしくはＭｏ、もしく
はチタンシリサイド，もしくはタングステンシリサイド
を用いてＥ／Ｄ構成インバータ及びリング発振器を作製
した．Ｗ、もしくはＭＯ、もしくはチタンシリサイド，
もしくはタングステンシリサイドは、公知のスパッタ法
を用いて形成した． 得られたインバータの特性、リング発振器の特性は、エ
ンハンスメント形ＭＯＳＦＥＴのゲート金属の種類によ
らず，実施例１０及び実施例１５と同様の結果が得られ
た． （実施例２１） 以上述べた実施例では、基板にｐ形Ｓｉを用いているが
ｎ形Ｓｉを基板に用いた場合も、ｎ形Ｓｉに対して異極
性不純物であるＢをデプレッション形ＭＯＳＦＥＴのチ
ャンネル部にドープすることなく、デプレッション形Ｐ
チャンネルＭＯＳＦＥＴ及びＥ／Ｄ構成インバータを製
作することができた．デプレッション形ＰチャンネルＭ
ＯＳＦＥＴのゲート電極には、ｎ形Ｓｉの仕事関数より
大きい物質のうち、仕事関数が略５，５ｅＶより大きい
物質であるＳｅ，Ｉｒ，Ｐｔ等を用いることができるが
、電子ビーム蒸着法等を用いて容易に形成できて，融点
が略１７７０℃のｐｔが望ましい．白金をゲート電極に
用いて、室温でも低温でもデプレッション動作するデプ
レッション形ＭＯＳＦＥＴを得ることができ，且つ、Ｅ
／Ｄ構成Ｐチャンネルインバータを得ることができた．
［発明の効果］ 本発明によるデプレッションＭＯＳＦＥＴは、室温でも
゜液体窒素温度でも動作し、Ｅ／Ｄ構成インバータも室
温及び液体窒素温度で動作する．本発明によるデプレッ
ションＭＯＳＦＥＴ及びＥ／Ｄ４１威インバータを用い
たＭＯＳＦＥＴ集積回路は、液体窒Ｓ温度動作させるこ
とでバイボーラトランジスタを用いた集積回路の高速性
とＭＯＳＦＥＴの高集積性を兼ね備えた高速，高密度集
積回路を提供することができる． また、Ｅ／Ｄ構成インバータは、ＣＭＯＳ構成によるイ
ンバータとは異なり，Ｎ便な製作プロセス及び少ないＭ
ＯＳＦＥＴ数で，高速，高密度集積回路を提供すること
ができる． また、本発明によるＭＯＳＦＥＴ集積回路は、室温でも
液体窒素温度でも動作するため、システムを構成する際
に，室温で動作チェックを行ない、不良なチップやボー
ドを交換し、正常なシステム動作を確認し、その後、液
体窒素温度で最高動作性能をもってシステムを稼動する
ことができる。
更に、ゲート電極にＬａＢｓ＊ ＴｉＮ，ＺｒＮ，Ｔａ
Ｎ，ＺｒＣを用いれば従来のＳｉプロセスへの適合性が
高く、加速劣化試験によっても特性変動が生ぜず、信頼
性の高い集積回路を提供することができる．
Ｎ，ＺｒＣを用いれば従来のＳｉプロセスへの適合性が
高く、加速劣化試験によっても特性変動が生ぜず、信頼
性の高い集積回路を提供することができる．
第ｌ図は本発明による基板の導電形に対して、異極性不
純物をチャンネルドープしないデプレッションＭＯＳＦ
ＥＴの実施例を示す図、第２図は本発明によるデプレッ
ションＭＯＳＦＥＴの高周波Ｃ−Ｖ曲線測定例を示す図
，第３図（ａ），（ｂ）は第１図の実施例において閾値
電圧が負となる基板濃度とゲート酸化膜厚の関係を示す
図、第４図は本発明によるデプレッションＭＯＳＦＥＴ
に、基板の導電形に対して異極性不純物異極性不純物を
チャンネルドープしないＥ／Ｄ構成ｎチャンネルＭＯＳ
ＦＥＴインバータの断面図，第５図は本発明によるチャ
ンネル長０．５μｍのＥ／Ｄインバータの入出力特性例
を示す図、第６図は本発明によるチャンネル長０．１μ
ｍのＥ／Ｄインバータの入出力特性例を示す図，第７図
は従来のＥ／Ｄ構成ＭＯＳＦＥＴインバータ回路を示す
図、同図（ｂ）は従来のＥ／Ｄ構成ＭＯＳＦＥＴインバ
ータの入出力特性図、第８図は従来のデプレッション形
及びエンハンスメント形ｎチャンネルＭＯＳＦＥＴのド
レイン電流（ＩＤ） 対ゲート電圧（Ｖａ）特性の例
を示す図、第９図は従来のデプレッションＭＯＳＦＥＴ
に、基板の導電形に対して異極性不純物をチャンネルド
ープしたＥ／Ｄ構戊ｎチャンネルＭＯＳＦＥＴインバー
タの断面図、第１０図はエンハンスメントＭＯＳＦＥＴ
のゲート電極／酸化膜／ｐ−Ｓｉ部分のエネルギーバン
ドの模式図、第１１ｍは基板の導電形に対して異極性不
純物をチャンネルにドープした従来形デプレッションＭ
ＯＳＦＥＴのゲー電極／酸化膜／ｐ−Ｓｉ部分のエネル
ギーバンドの模式図（３００Ｋ）、第１２図は第１１図
を７７Ｋに冷した場合のエネルギーバンドの模式図，第
１３図は低仕事関数金属をゲート電極に用いた場合のゲ
ート電極／酸化膜／ｐ−Ｓｉ部分のエネルギーバンドの
模式図である． １・・・・・・・・・入力端子、２・・・・・・・・・
出力端子、３・・・・・・・・電源端子、４・・・・・
・・・・デプレッション形ｎチャンネルＭＯＳＦＥＴ．
５・・・・・・・・・エン八ンスメント形ｎチャンネル
ＭＯＳＦＥＴ、 ６・・・・・・・・・接地、７・・・
・・・・・・Ｐ形Ｓｉ基板、８・・・・・・・・・フィ
ールド酸化膜、９・・・・・・・・・Ｐ″″ ドーピン
グ領域（チャンネルストツバ）、１０・・・・・・・・
・ｎ ドーピング領域（エンハンスメントＭＯＳＦＥＴ
のソースＳ部分），１１・・・・・・・・・ｎ ドーピ
ング領域（エンハンスメントＭＯＳＦＥＴのドレインＤ
部分とデプレッションＭＯＳＦＥＴのソースＳ部分が同
一部分に形成される）、ｌ２・・・・・・・・・ｎ０ド
ーピング領域（デプレッションＭＯＳＦＥＴのドレイン
Ｄ部分）、１３・・・・・・一・・・エンハンスメント
ＭＯＳＦＥＴのゲート酸化膜，１４・・・・・・・・・
エンハンスメントＭＯＳＦＥＴのゲート電極、１５・・
・・・・・・・Ｐ形Ｓ１に対して同極性不純物をドープ
したエンハンスメントＭＯＳＦＥＴのチャンネルドープ
領域，１６・・・・・・・・・デプレッションＭＯＳＦ
ＥＴのゲート酸化膜、１７・・・・・・・・・デプレッ
ションＭＯＳＦＥＴのゲート電極，１８・・・・・・・
・・Ｐ形Ｓｉに対して異極性不純物をドープしたデプレ
ッションＭＯＳＦＥＴのチャンネルドープ領域、１９・
・・・・・・・・ＰＳＧ （絶縁膜），２０・・・・・
・・・デプレッションＭＯＳＦＥＴのゲート電極１６と
電気的に接続された電極，２１・・・・・・・・・ＡＭ
金属配線（接地ライン）、２２・・・・・・・・・ＡＱ
金属配線（電源ライン），２３・・・・・・・・・エン
ハンスメントＭＯＳＦＥＴのチャンネル長，２４・・・
・・・・・・デプレッションＭＯＳＦＥＴのチャンネル
長、２５・・・・・・・・・ｎ ドーピング領域（デプ
レッションＭＯＳＦＥＴのソースＳ部分）、２６・・・
・・・・・・デプレッションＭＯＳＦＥＴの異極性不純
物のドープしていないチャンネル部． 第２口 Ｃｏｘ ：ゲート蔽化１容！ ＣＦＢ ；フラソトバンド客Ｉ ＶＧ ：ゲート電江 ＶＦＢ ；フラソトバンド客ｉ Ｖ＋ｈ ：聞愉電圧 第４図 第５図 Ｖｉｎ（Ｖ） 第６図 ＶＤＤ ＝ １．５ Ｖ 第 ７図 （ａ） （ｂ） λカ電圧Ｖｉｎ 第８Ｉ２Ｉ 第９図 第１０図 第１１目 （室温）
純物をチャンネルドープしないデプレッションＭＯＳＦ
ＥＴの実施例を示す図、第２図は本発明によるデプレッ
ションＭＯＳＦＥＴの高周波Ｃ−Ｖ曲線測定例を示す図
，第３図（ａ），（ｂ）は第１図の実施例において閾値
電圧が負となる基板濃度とゲート酸化膜厚の関係を示す
図、第４図は本発明によるデプレッションＭＯＳＦＥＴ
に、基板の導電形に対して異極性不純物異極性不純物を
チャンネルドープしないＥ／Ｄ構成ｎチャンネルＭＯＳ
ＦＥＴインバータの断面図，第５図は本発明によるチャ
ンネル長０．５μｍのＥ／Ｄインバータの入出力特性例
を示す図、第６図は本発明によるチャンネル長０．１μ
ｍのＥ／Ｄインバータの入出力特性例を示す図，第７図
は従来のＥ／Ｄ構成ＭＯＳＦＥＴインバータ回路を示す
図、同図（ｂ）は従来のＥ／Ｄ構成ＭＯＳＦＥＴインバ
ータの入出力特性図、第８図は従来のデプレッション形
及びエンハンスメント形ｎチャンネルＭＯＳＦＥＴのド
レイン電流（ＩＤ） 対ゲート電圧（Ｖａ）特性の例
を示す図、第９図は従来のデプレッションＭＯＳＦＥＴ
に、基板の導電形に対して異極性不純物をチャンネルド
ープしたＥ／Ｄ構戊ｎチャンネルＭＯＳＦＥＴインバー
タの断面図、第１０図はエンハンスメントＭＯＳＦＥＴ
のゲート電極／酸化膜／ｐ−Ｓｉ部分のエネルギーバン
ドの模式図、第１１ｍは基板の導電形に対して異極性不
純物をチャンネルにドープした従来形デプレッションＭ
ＯＳＦＥＴのゲー電極／酸化膜／ｐ−Ｓｉ部分のエネル
ギーバンドの模式図（３００Ｋ）、第１２図は第１１図
を７７Ｋに冷した場合のエネルギーバンドの模式図，第
１３図は低仕事関数金属をゲート電極に用いた場合のゲ
ート電極／酸化膜／ｐ−Ｓｉ部分のエネルギーバンドの
模式図である． １・・・・・・・・・入力端子、２・・・・・・・・・
出力端子、３・・・・・・・・電源端子、４・・・・・
・・・・デプレッション形ｎチャンネルＭＯＳＦＥＴ．
５・・・・・・・・・エン八ンスメント形ｎチャンネル
ＭＯＳＦＥＴ、 ６・・・・・・・・・接地、７・・・
・・・・・・Ｐ形Ｓｉ基板、８・・・・・・・・・フィ
ールド酸化膜、９・・・・・・・・・Ｐ″″ ドーピン
グ領域（チャンネルストツバ）、１０・・・・・・・・
・ｎ ドーピング領域（エンハンスメントＭＯＳＦＥＴ
のソースＳ部分），１１・・・・・・・・・ｎ ドーピ
ング領域（エンハンスメントＭＯＳＦＥＴのドレインＤ
部分とデプレッションＭＯＳＦＥＴのソースＳ部分が同
一部分に形成される）、ｌ２・・・・・・・・・ｎ０ド
ーピング領域（デプレッションＭＯＳＦＥＴのドレイン
Ｄ部分）、１３・・・・・・一・・・エンハンスメント
ＭＯＳＦＥＴのゲート酸化膜，１４・・・・・・・・・
エンハンスメントＭＯＳＦＥＴのゲート電極、１５・・
・・・・・・・Ｐ形Ｓ１に対して同極性不純物をドープ
したエンハンスメントＭＯＳＦＥＴのチャンネルドープ
領域，１６・・・・・・・・・デプレッションＭＯＳＦ
ＥＴのゲート酸化膜、１７・・・・・・・・・デプレッ
ションＭＯＳＦＥＴのゲート電極，１８・・・・・・・
・・Ｐ形Ｓｉに対して異極性不純物をドープしたデプレ
ッションＭＯＳＦＥＴのチャンネルドープ領域、１９・
・・・・・・・・ＰＳＧ （絶縁膜），２０・・・・・
・・・デプレッションＭＯＳＦＥＴのゲート電極１６と
電気的に接続された電極，２１・・・・・・・・・ＡＭ
金属配線（接地ライン）、２２・・・・・・・・・ＡＱ
金属配線（電源ライン），２３・・・・・・・・・エン
ハンスメントＭＯＳＦＥＴのチャンネル長，２４・・・
・・・・・・デプレッションＭＯＳＦＥＴのチャンネル
長、２５・・・・・・・・・ｎ ドーピング領域（デプ
レッションＭＯＳＦＥＴのソースＳ部分）、２６・・・
・・・・・・デプレッションＭＯＳＦＥＴの異極性不純
物のドープしていないチャンネル部． 第２口 Ｃｏｘ ：ゲート蔽化１容！ ＣＦＢ ；フラソトバンド客Ｉ ＶＧ ：ゲート電江 ＶＦＢ ；フラソトバンド客ｉ Ｖ＋ｈ ：聞愉電圧 第４図 第５図 Ｖｉｎ（Ｖ） 第６図 ＶＤＤ ＝ １．５ Ｖ 第 ７図 （ａ） （ｂ） λカ電圧Ｖｉｎ 第８Ｉ２Ｉ 第９図 第１０図 第１１目 （室温）
Claims (13)
- （１）半導体基板の導電形と異なる不純物をゲート電極
が設けられている絶縁膜の直下の半導体基板のチャンネ
ル部にドープせず、かつ半導体基板の導電形がｐ形の場
合は、仕事関数がｐ形基板より小さく、また半導体基板
の導電形がｎ形の場合は、仕事関数がｎ形基板より大き
いゲート電極を用いたデプレッション形電界効果トラン
ジスタからなることを特徴とする集積回路。 - （２）前記チャンネル部に半導体基板の導電形と同極性
の不純物をドーピングしたことを特徴とする請求項（１
）に記載の集積回路。 - （３）ｐ形半導体基板と、 該半導体基板の主表面側にｎ形不純物をドープして形成
されたソース部と、 上記半導体基板の主表面側における上記ソース部に近接
した部分にｎ形不純物をドープして形成されたドレイン
部と、 上記ソース部とドレイン部とに挟まれたｎ形不純物がド
ープされない半導体表面上に形成されたゲート絶縁膜と
、 前記ゲート絶縁膜上に形成され、上記ｐ形半導体基板よ
り仕事関数が小さいゲート電極と、からなるデプレッシ
ョン形電界効果トランジスタを含む集積回路。 - （４）上記ソース部とドレイン部に挟まれたｎ形不純物
がドープされない半導体表面部は、上記半導体基板と同
極性不純物がドープされている請求項（１）に記載の集
積回路。 - （５）請求項（１）又は（２）に記載のデプレッション
形電界効果トランジスタとエンハンスメント形電界効果
トランジスタを用いて、エンハンスメント形電界効果ト
ランジスタのソース部分を接地し、エンハンスメント形
電界効果トランジスタのドレイン部分と上記デプレッシ
ョン形電界効果トランジスタのソース部分とゲート電極
部を電気的に接続し、更にデプレッション形電界効果ト
ランジスタのドレイン部に直流電圧を印加し、エンハン
スメント形電界効果トランジスタのゲート電極を入力端
子とし、エンハンスメント形電界効果トランジスタのド
レイン部分を出力端子と成すエンハンスメント／デプレ
ッション形インバータを構成することを特徴とする集積
回路。 - （６）請求項（１）、（２）、（３）、（４）もしくは
（５）に記載のデプレッション形電界効果トランジスタ
を複数個同一半導体基板上に形成したことを特徴とする
半導体集積回路。 - （７）半導体基板表面に形成したソース部分とドレイン
部分の距離を０．５μｍ以下にしたことを特徴とする請
求項（３）から（５）の何れかに記載のデプレッション
形電界効果トランジスタ、エンハンスメント／デプレッ
ション形インバータ、もしくはインバータの変形からな
る論理和・論理積回路からなる半導体集積回路。 - （８）単体のデプレッション形電界効果トランジスタの
ソース・ドレイン間電圧、又はエンハンスメント／デプ
レッション形インバータの接地及びデプレッション形電
界効果トランジスタのドレイン部の間の電圧、又は半導
体集積回路への供給電圧を、直流５Ｖ以下にしたことを
特徴とする請求項（３）から（７）の何れかに記載のデ
プレッション形電界効果トランジスタ、エンハンスメン
ト／デプレッション形インバータ、もしくはインバータ
の変形からなる論理和・論理積回路からなる半導体集積
回路。 - （９）半導体の導電形がｐ形であるシリコンとゲート金
属としてＬａＢ＿６を用いた請求項（３）から（８）の
何れかに記載のデプレッション形電界効果トランジスタ
もしくはエンハンスメント／デプレッション形インバー
タからなる半導体集積回路。 - （１０）半導体の導電形がｐ形であるシリコンとゲート
金属としてＴｉＮを用いた請求項（３）から（８）の何
れかに記載のデプレッション形電界効果トランジスタも
しくはエンハンスメント／デプレッション形インバータ
からなる半導体集積回路。 - （１１）半導体の導電形がｐ形であるシリコンとゲート
金属としてＺｒＮを用いた請求項（３）から（８）の何
れかに記載のデプレッション形電界効果トランジスタも
しくはエンハンスメント／デプレッション形インバータ
からなる半導体集積回路。 - （１２）半導体の導電形がｐ形であるシリコンとゲート
金属としてＴａＮを用いた請求項（３）から（８）の何
れかに記載のデプレッション形電界効果トランジスタも
しくはエンハンスメント／デプレッション形インバータ
からなる半導体集積回路。 - （１３）半導体の導電形がｐ形であるシリコンとゲート
金属としてＺｒＣを用いた請求項（３）から（８）の何
れかに記載のデプレッション形電界効果トランジスタも
しくはエンハンスメント／デプレッション形インバータ
からなる半導体集積回路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007525827A (ja) * | 2003-11-28 | 2007-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造、二重仕事関数のｃｍｏｓデバイス、二重仕事関数のｃｍｏｓ回路、および基板上に二重仕事関数のｃｍｏｓデバイスを形成する方法（炭化金属ゲート構造および形成方法） |
| JP2008530769A (ja) * | 2005-01-13 | 2008-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高い誘電率のＳｉＯ２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2243948B (en) * | 1990-04-20 | 1994-06-08 | Nobuo Mikoshiba | Integrated circuit |
| JP2010503981A (ja) | 2006-09-19 | 2010-02-04 | クナノ アーベー | ナノスケール電界効果トランジスタの構体 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214383A (en) * | 1975-07-24 | 1977-02-03 | Fujitsu Ltd | Mis-type semiconductor device |
| JPS57128967A (en) * | 1981-02-02 | 1982-08-10 | Nec Corp | Integrated semiconductor device |
| JPS59168666A (ja) * | 1983-03-15 | 1984-09-22 | Toshiba Corp | 半導体装置 |
| JPS61137317A (ja) * | 1984-12-10 | 1986-06-25 | Agency Of Ind Science & Technol | 半導体装置用電極材料 |
| JPS63113895A (ja) * | 1986-10-30 | 1988-05-18 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2012712B2 (de) * | 1970-03-17 | 1972-11-02 | Siemens AG, 1000 Berlin und 8000 München | Integrierte bistabile kippschaltung mit feldeffekttransistoren |
| JPS56165358A (en) * | 1980-05-23 | 1981-12-18 | Nec Corp | Semiconductor device |
| JPS56165359A (en) * | 1980-05-23 | 1981-12-18 | Nec Corp | Semiconductor device |
| JPS5925273A (ja) * | 1982-08-03 | 1984-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE3330851A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen |
| JPS60100474A (ja) * | 1983-11-04 | 1985-06-04 | Shindengen Electric Mfg Co Ltd | 半導体圧力センサ |
| JPS60100473A (ja) * | 1983-11-05 | 1985-06-04 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS62219966A (ja) * | 1986-03-22 | 1987-09-28 | Toshiba Corp | 半導体装置 |
-
1990
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5214383A (en) * | 1975-07-24 | 1977-02-03 | Fujitsu Ltd | Mis-type semiconductor device |
| JPS57128967A (en) * | 1981-02-02 | 1982-08-10 | Nec Corp | Integrated semiconductor device |
| JPS59168666A (ja) * | 1983-03-15 | 1984-09-22 | Toshiba Corp | 半導体装置 |
| JPS61137317A (ja) * | 1984-12-10 | 1986-06-25 | Agency Of Ind Science & Technol | 半導体装置用電極材料 |
| JPS63113895A (ja) * | 1986-10-30 | 1988-05-18 | Nec Corp | Ｍｏｓ型半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066880A (en) * | 1997-08-26 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6492676B2 (en) | 1997-08-26 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having gate electrode in which depletion layer can be generated |
| JP2007525827A (ja) * | 2003-11-28 | 2007-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造、二重仕事関数のｃｍｏｓデバイス、二重仕事関数のｃｍｏｓ回路、および基板上に二重仕事関数のｃｍｏｓデバイスを形成する方法（炭化金属ゲート構造および形成方法） |
| JP2008530769A (ja) * | 2005-01-13 | 2008-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高い誘電率のＳｉＯ２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| GB9008525D0 (en) | 1990-06-13 |
| DE4012681A1 (de) | 1990-10-25 |
| GB2231720A (en) | 1990-11-21 |
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