JPS59168666A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、高融点金属を電極若しくは電極配線に使用
した半導体装置に関するものである。
した半導体装置に関するものである。
［発明の技術的背景］
現在、半導体装置の製造においては、Ｓｉ半導体ＬＳＩ
の一層の高集積化に向かって研究が進められていると同
時に、より高速なＩＩＩ−Ｖ族半導体ＬＳＩの量産化技
術の開発が進められている。
の一層の高集積化に向かって研究が進められていると同
時に、より高速なＩＩＩ−Ｖ族半導体ＬＳＩの量産化技
術の開発が進められている。
このような一層の高集積化やＩＩＩ−Ｖ族半導体ＬＳＩ
の開発にあたっては、電極配線材の選定や形成方法が重
要な問題になっている。
の開発にあたっては、電極配線材の選定や形成方法が重
要な問題になっている。
まず、従来一般的に用いられているＡｌの電極形成技術
は、５００℃付近の温度におけるＳｉ共晶形成があるた
めに、この温度より高温の熱処理工程は、すべて電極形
成工程の前に終了しくいなければならないという制約が
ある。
は、５００℃付近の温度におけるＳｉ共晶形成があるた
めに、この温度より高温の熱処理工程は、すべて電極形
成工程の前に終了しくいなければならないという制約が
ある。
次にＭＯＳデバイスなどにおいてゲート電極などに多結
晶Ｓｉが使用されている。この多結晶Ｓｉは、高温に耐
え、絶縁膜との密着性の高いことなどの長所を有するた
め、多結晶Ｓｉゲートプロセスはほぼ完成されていると
いえるが、一方シート抵抗値が高い短所があるために、
高集積化や高速化のうえで障害になっている。
晶Ｓｉが使用されている。この多結晶Ｓｉは、高温に耐
え、絶縁膜との密着性の高いことなどの長所を有するた
め、多結晶Ｓｉゲートプロセスはほぼ完成されていると
いえるが、一方シート抵抗値が高い短所があるために、
高集積化や高速化のうえで障害になっている。
そこで、高温熱処理に耐え、かつシート抵抗の低い高融
点金属の利用が検討されている。ところがＴｉやＴｉＷ
等の高融点金属は、半導体基板とオーミックコンタクト
をしないため、基板上のオーミック金属層に積層して形
成され、さらにこの高融点金属層の上にボンディング用
金属層を積層する多層配線の形で用いられている。この
多層配線において、高融点金属層は基板からの不純物拡
散の防止及び基板へのボンディング用金属拡散の防止を
目的とした拡散バリア層として利用されているだけであ
る。
点金属の利用が検討されている。ところがＴｉやＴｉＷ
等の高融点金属は、半導体基板とオーミックコンタクト
をしないため、基板上のオーミック金属層に積層して形
成され、さらにこの高融点金属層の上にボンディング用
金属層を積層する多層配線の形で用いられている。この
多層配線において、高融点金属層は基板からの不純物拡
散の防止及び基板へのボンディング用金属拡散の防止を
目的とした拡散バリア層として利用されているだけであ
る。
このようにＴｉやＴｉＷ等の高融点金属を用いた電極配
線の問題点の一つは、電極配線の形成工程がながくがつ
繁雑であることである。ＧａＡｓＦＥＴの製造プロセス
を例にとって説明すると次の如くである。まず、基板に
イオン注入し、活性化アニールを行った後、注入用マス
クを除去する。しかる後、基板上にＡｕ−Ｇｅ合金、Ｐ
ｔのオーミックコンタクト電極層を設けた上に、ボンデ
ィング電極層Ｔｉ／Ｐｔ／Ａｕを積層する。
線の問題点の一つは、電極配線の形成工程がながくがつ
繁雑であることである。ＧａＡｓＦＥＴの製造プロセス
を例にとって説明すると次の如くである。まず、基板に
イオン注入し、活性化アニールを行った後、注入用マス
クを除去する。しかる後、基板上にＡｕ−Ｇｅ合金、Ｐ
ｔのオーミックコンタクト電極層を設けた上に、ボンデ
ィング電極層Ｔｉ／Ｐｔ／Ａｕを積層する。
（この場合のＴｉ層は拡散バリア層である。）次に配線
パターンを形成しなければならないが、多層構造の電極
の場合は一回のエッチングで形成することは困難であり
、一回のエッチングで行ったとしても従来の湿式エッチ
ング法によっては微細なパターン形成が極めて難しい。
パターンを形成しなければならないが、多層構造の電極
の場合は一回のエッチングで形成することは困難であり
、一回のエッチングで行ったとしても従来の湿式エッチ
ング法によっては微細なパターン形成が極めて難しい。
そのためＣＶＤ法によるＳｉＯ２膜やレジストを利用し
たりフトオフ法で配線パターンを形成しているので、配
線形成工程が長くかつ繁雑となっている。
たりフトオフ法で配線パターンを形成しているので、配
線形成工程が長くかつ繁雑となっている。
さらにＴｉやＴｉＷ等の高融点金属の次の問題点は、Ｓ
ｉ基板に適用した場合に、５００℃程度の熱処理には耐
えるが更に高温の熱処理を加えると拡散バリア層の働き
が失われるという問題点がある。すなわちＴｉは６００
℃以上でＴｉＳｉ２の形で完全にシリサイド化し、Ｔｉ
Ｗは８００℃以上でシリサイド化し膜が変質するからで
ある。
ｉ基板に適用した場合に、５００℃程度の熱処理には耐
えるが更に高温の熱処理を加えると拡散バリア層の働き
が失われるという問題点がある。すなわちＴｉは６００
℃以上でＴｉＳｉ２の形で完全にシリサイド化し、Ｔｉ
Ｗは８００℃以上でシリサイド化し膜が変質するからで
ある。
そこで高融点金属単体に代えて高融点金属の窒化物、炭
化物又は珪化物を用いることが検討されている。これら
の高融点金属の化合物は、高融点金属単体と同様にシー
ト抵抗が小さくて高集積化や高速化する電極配線に適す
るとともに、化学的に安定であるため８００℃以上の高
温熱処理を加えても変質せず拡散バリア層としての働き
が失われないという理由によるものである。
化物又は珪化物を用いることが検討されている。これら
の高融点金属の化合物は、高融点金属単体と同様にシー
ト抵抗が小さくて高集積化や高速化する電極配線に適す
るとともに、化学的に安定であるため８００℃以上の高
温熱処理を加えても変質せず拡散バリア層としての働き
が失われないという理由によるものである。
［背景技術の問題点］
上述したように高融点金属化合物層は、高温熱処理を加
えた場合、化学的に変質することはないけれども、それ
に積層されている他の金属層との間の密着力が低下する
という重大な欠点がある。
えた場合、化学的に変質することはないけれども、それ
に積層されている他の金属層との間の密着力が低下する
という重大な欠点がある。
この密着力低下現象に伴って電気的性能の低下現象があ
り、この面から高温熱処理の条件に制約が生じている。
り、この面から高温熱処理の条件に制約が生じている。
また、前述したように多結晶Ｓｉゲートプロセスの多結
晶Ｓｉを高融点金属化合物で置きかえるためには、高融
点金属化合物層と基板や絶縁性との密着性が良好でなけ
ればならないが、この点高融点金属化合物はＭｏＳｉ２
など一部のものを除き満足できるものがない。
晶Ｓｉを高融点金属化合物で置きかえるためには、高融
点金属化合物層と基板や絶縁性との密着性が良好でなけ
ればならないが、この点高融点金属化合物はＭｏＳｉ２
など一部のものを除き満足できるものがない。
［発明の目的］
この発明の目的は、高温熱処理をしても他の金属層や基
板・絶縁膜との密着力の低下しない、且つ多結晶Ｓｉゲ
ートプロセスと同様な製造プロセスの短縮単純化が図れ
る高融点金属化合物層の導電部を備えた半導体装置を提
供することにある。
板・絶縁膜との密着力の低下しない、且つ多結晶Ｓｉゲ
ートプロセスと同様な製造プロセスの短縮単純化が図れ
る高融点金属化合物層の導電部を備えた半導体装置を提
供することにある。
［発明の概要］
この発明の半導体装置は、高融点金属（Ｔ１，Ｚｒ，Ｈ
ｆ，Ｔａ，Ｗ）の窒化物、炭化物又は珪化物という高融
点金属化合物の層と他の金属（Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ
，Ｗ，Ｎｉ，Ｃｏ，Ａｌ，Ａｕ，Ｐｔ）の層との積層構
造から成るところの電極若しくは電極配線等の導電部を
有し、特に上記高融点金属化合物層と他の金属層のいず
れかに銅を０．０１％〜５％含有せしめたことを特徴と
するものである。
ｆ，Ｔａ，Ｗ）の窒化物、炭化物又は珪化物という高融
点金属化合物の層と他の金属（Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ
，Ｗ，Ｎｉ，Ｃｏ，Ａｌ，Ａｕ，Ｐｔ）の層との積層構
造から成るところの電極若しくは電極配線等の導電部を
有し、特に上記高融点金属化合物層と他の金属層のいず
れかに銅を０．０１％〜５％含有せしめたことを特徴と
するものである。
この発明の半導体装置によって、導電部の両層間及び導
電部と基板や絶縁膜との密着性が改善されるのは、Ｃｕ
を含有せしめることにより両層間の界面での結晶粒界が
細かくなること、Ｃｕのイオン化傾向やイオン半径の点
から両層間の原子配列適合性が向上しまた接触ポテンシ
ャルが小さくなること、導電部と絶縁膜・半絶縁膜との
接触ボテンシャルが小さくなること、酸素やＳｉとの親
和性が高まること、高融点金属化合物層の膜ストレスや
膜延性が改善されることに基因するものと推定される。
電部と基板や絶縁膜との密着性が改善されるのは、Ｃｕ
を含有せしめることにより両層間の界面での結晶粒界が
細かくなること、Ｃｕのイオン化傾向やイオン半径の点
から両層間の原子配列適合性が向上しまた接触ポテンシ
ャルが小さくなること、導電部と絶縁膜・半絶縁膜との
接触ボテンシャルが小さくなること、酸素やＳｉとの親
和性が高まること、高融点金属化合物層の膜ストレスや
膜延性が改善されることに基因するものと推定される。
［発明の実施例］
第１図の構造の整流素子を、次の三種の電極構造Ａ，Ｂ
，Ｃについて試作した。
，Ｃについて試作した。
第１図において、１はＰ＋型Ｓｉ層、２はＮ−型Ｓｉ層
、３はＮ＋型Ｓｉ層、４は試験されるべきＡ，Ｂ，Ｃ電
極、５ははんだ層，６はステムである。
、３はＮ＋型Ｓｉ層、４は試験されるべきＡ，Ｂ，Ｃ電
極、５ははんだ層，６はステムである。
試片の電極４の構造Ａ，Ｂ，Ｃは以下の通りである。
Ａ：Ｎｉ．Ｃｏ・・・従来の整流素子で使用されている
電極材 Ｂ：ＴｉＮ／Ｎｉ・・・従来の高融点金属窒化物の電極
材 Ｃ：ＴｉＮ／Ｃｕ（０．０１〜５％）含有Ｎｉ・・・本
発明を適用した電極材 なお、各電極における各素材膜厚は、Ｎｉ（Ａ）：２０
００％，Ｃｏ（Ａ）：５０００％，ＴｉＮ（Ｂ，Ｃ）：
２０００％，Ｎｉ（Ｂ，Ｃ）：５０００％である。
電極材 Ｂ：ＴｉＮ／Ｎｉ・・・従来の高融点金属窒化物の電極
材 Ｃ：ＴｉＮ／Ｃｕ（０．０１〜５％）含有Ｎｉ・・・本
発明を適用した電極材 なお、各電極における各素材膜厚は、Ｎｉ（Ａ）：２０
００％，Ｃｏ（Ａ）：５０００％，ＴｉＮ（Ｂ，Ｃ）：
２０００％，Ｎｉ（Ｂ，Ｃ）：５０００％である。
以上の電極構造Ａ，Ｂ，Ｃで試作した整流素子試片は、
熱処理前（蒸着したまま）、７００℃熱処理後、８００
℃熱処理後、９００℃熱処理後の４状態について引張り
試験を行って電極４の機械的強度の変化を調べた。その
結果を第２図に示した。
熱処理前（蒸着したまま）、７００℃熱処理後、８００
℃熱処理後、９００℃熱処理後の４状態について引張り
試験を行って電極４の機械的強度の変化を調べた。その
結果を第２図に示した。
第２図から明らかなように、熱処理前においてＡ及びＢ
の強度に対してＣの強度がはるかに大きく、また熱処理
後Ａ及びＢは強度が急激に低下するのに対してＣの強度
低下は極めて小さい。
の強度に対してＣの強度がはるかに大きく、また熱処理
後Ａ及びＢは強度が急激に低下するのに対してＣの強度
低下は極めて小さい。
またＴｉＮ中の銅の含有量と引張強度との関係を第７図
に示す。
に示す。
一方前記８００℃熱処理後のＡ，Ｂ，Ｃ試片について、
順方向バイアスをかけ３０アンペア通電時における順方
向電圧Ｖｆと、１５０Ａ，０．１秒のサージ電流を流し
た後の電圧変化量ΔｍＶ（順方向−Ｖｆ方向−に９０ｍ
Ａの電流を流した時のＶｆ１とした時、１５０Ａ，０．
１秒のサージ電流を流し、この電流が切れた後、４００
μｓｅｃ後に９０ｍＡのＶｆを測定しＶｆ２とする。Ｖ
ｆ１−Ｖｆ２をΔｍＶと定義している）とを測定し、そ
の結果を第１表に示した。 また試片の順特性を調べて
その結果を第３図に示した。
順方向バイアスをかけ３０アンペア通電時における順方
向電圧Ｖｆと、１５０Ａ，０．１秒のサージ電流を流し
た後の電圧変化量ΔｍＶ（順方向−Ｖｆ方向−に９０ｍ
Ａの電流を流した時のＶｆ１とした時、１５０Ａ，０．
１秒のサージ電流を流し、この電流が切れた後、４００
μｓｅｃ後に９０ｍＡのＶｆを測定しＶｆ２とする。Ｖ
ｆ１−Ｖｆ２をΔｍＶと定義している）とを測定し、そ
の結果を第１表に示した。 また試片の順特性を調べて
その結果を第３図に示した。
第１表
第１表及び第３図の電気特性の結果にみるようにＢ電極
が最も悪いが、これは熱処理後にＴｉＮとＮ１との間の
密着力が低下することに起因すると考えられる。これに
対し本発明を適用したＣ電極構造は、電気特性において
Ａ，Ｂよりいちぢるしく優れており、前記機械的強度に
関する試験結果と併せ考えると、Ｃ電極では熱処理後も
密着性が損なわれていないことがわかる。
が最も悪いが、これは熱処理後にＴｉＮとＮ１との間の
密着力が低下することに起因すると考えられる。これに
対し本発明を適用したＣ電極構造は、電気特性において
Ａ，Ｂよりいちぢるしく優れており、前記機械的強度に
関する試験結果と併せ考えると、Ｃ電極では熱処理後も
密着性が損なわれていないことがわかる。
次に第二実施例としく、ＴｉＮターゲットとＣｕを含む
ターゲットを同時にスパッタさせて、Ｃｕを０．０１〜
５％含有するＴｉＮをゲート電極とした４ｋｂスタティ
ックＲＡＭを、従来の多結晶Ｓｉゲートプロセスと同一
工程で製作し、対照例としてＭｏ電極呼びＭｏＳｉ２電
極のものを同一工程で製作した。第４図にそのＦＥＴ部
分の概略製造工程を示した。基板７上にフィールド酸化
膜８を形成後エッチング開口し［第４図（ａ）］、次い
てゲート酸化膜９を形成した後、Ｃｕ含有ＴｉＮゲート
電極１０を形成し、これをマスクにしてソース・ドレイ
ン領域１１，１２にイオン注入し［第４図（ｂ）］、ゲ
ート保護膜形成後Ａｌ電極１３をソース・ドレイン領域
に形成する［第４図（ｃ）］。このようにして製造した
４ｋｂスタチックＲＡＭのアクセス時間と設計ルールの
関係を第６図に示す。次にＳｉ上にＳｉＯ２を形成した
ウエハ上に高融点メタルＭｏ，ＭｏＳｉ２，ＴｉＮ（Ｃ
ｕ含有）を３０００Åデポした後、Ｎ２中で８００℃，
９００℃，１０００℃で３０分間熱処理し各々のシート
抵抗（Ω、□）を測定し、第５図に示した。
ターゲットを同時にスパッタさせて、Ｃｕを０．０１〜
５％含有するＴｉＮをゲート電極とした４ｋｂスタティ
ックＲＡＭを、従来の多結晶Ｓｉゲートプロセスと同一
工程で製作し、対照例としてＭｏ電極呼びＭｏＳｉ２電
極のものを同一工程で製作した。第４図にそのＦＥＴ部
分の概略製造工程を示した。基板７上にフィールド酸化
膜８を形成後エッチング開口し［第４図（ａ）］、次い
てゲート酸化膜９を形成した後、Ｃｕ含有ＴｉＮゲート
電極１０を形成し、これをマスクにしてソース・ドレイ
ン領域１１，１２にイオン注入し［第４図（ｂ）］、ゲ
ート保護膜形成後Ａｌ電極１３をソース・ドレイン領域
に形成する［第４図（ｃ）］。このようにして製造した
４ｋｂスタチックＲＡＭのアクセス時間と設計ルールの
関係を第６図に示す。次にＳｉ上にＳｉＯ２を形成した
ウエハ上に高融点メタルＭｏ，ＭｏＳｉ２，ＴｉＮ（Ｃ
ｕ含有）を３０００Åデポした後、Ｎ２中で８００℃，
９００℃，１０００℃で３０分間熱処理し各々のシート
抵抗（Ω、□）を測定し、第５図に示した。
第５図において、曲線Ｃ１は実施例のＣｕ含有ＴｉＮ，
曲線Ｄ，はＭｏ，曲線Ｅ１はＭｏＳｉ２の電極の結果で
ある。
曲線Ｄ，はＭｏ，曲線Ｅ１はＭｏＳｉ２の電極の結果で
ある。
第５図から明らかなように、Ｃｕ含有ＴｉＮの熱処理後
のシート抵抗は変化がなく、従来高融点金属のうち実用
性が高いＭｏやＭｏＳｉ２よりも高温熱処理に耐えるこ
とがわがる。また酸化膜との密着性もＭｏやＭｏＳｉ２
と遜色のないことがわかった。
のシート抵抗は変化がなく、従来高融点金属のうち実用
性が高いＭｏやＭｏＳｉ２よりも高温熱処理に耐えるこ
とがわがる。また酸化膜との密着性もＭｏやＭｏＳｉ２
と遜色のないことがわかった。
第６図において曲線Ｃ２は高融点金属（シート抵抗０．
３〜０．５Ω／□）、曲線Ｄ２は高融点金属（シート抵
抗１Ω／□）、曲線Ｆ２は多結晶Ｓｉ（シート抵抗２０
Ω／□）の関係曲線である。
３〜０．５Ω／□）、曲線Ｄ２は高融点金属（シート抵
抗１Ω／□）、曲線Ｆ２は多結晶Ｓｉ（シート抵抗２０
Ω／□）の関係曲線である。
第６図からみてわかるように、多結晶Ｓｉゲートで微細
化によりアクセス峙間を短かくできるのは１．５μｍル
ールまでであるが、Ｃｕ含有ＴｉＮを用いればＭｏＳｉ
２（９００℃、２Ω／□）を用いた場合より１．５μｍ
以下の設計ルールにおいてアクセス時間を短縮できる効
果がある。たとえば１μｍの設計ルールで１０ｎｓｅｅ
のアクセス時間にすることが可能となった。
化によりアクセス峙間を短かくできるのは１．５μｍル
ールまでであるが、Ｃｕ含有ＴｉＮを用いればＭｏＳｉ
２（９００℃、２Ω／□）を用いた場合より１．５μｍ
以下の設計ルールにおいてアクセス時間を短縮できる効
果がある。たとえば１μｍの設計ルールで１０ｎｓｅｅ
のアクセス時間にすることが可能となった。
第三実施例として、ＴｉＮにＣｕを０．０１〜５％含有
させたゲート電極のＧａＡｓ及びＧａＰを用いてＦＥＴ
やダイオードを製作したところ、ＩＩＩ■Ｖ族半導体と
の密着力も大幅に改善できること、またゲート・ソース
のセルファラインによって大幅な工程の短縮ができるこ
ともわかった。
させたゲート電極のＧａＡｓ及びＧａＰを用いてＦＥＴ
やダイオードを製作したところ、ＩＩＩ■Ｖ族半導体と
の密着力も大幅に改善できること、またゲート・ソース
のセルファラインによって大幅な工程の短縮ができるこ
ともわかった。
なお、以上の実施例では高融点金属の化合物としてＴｉ
Ｎのみを示したが、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗそれぞ
れの窒化物、炭化物、及び珪化物についても同様な特性
を示すことが判っった。それら引張強度の結果を第７図
に示す。炭化物の場合は、約２％のＣｕ含有率で引張強
度が最大になり、珪化物の場合は、約３％のＣｕ含有率
で引張強度が最大になり、炭化物、珪化物ともに、０．
０１％と５％で従来方式とほぼ同等の引張強度となり、
０．０１％より含有率が小さい場合、５％より含有率が
大きくなった場合ともに引張強度が急激に弱くなる。実
際これはメタル・メタル間の反応の問題のために生じる
ものと考えられる。
Ｎのみを示したが、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗそれぞ
れの窒化物、炭化物、及び珪化物についても同様な特性
を示すことが判っった。それら引張強度の結果を第７図
に示す。炭化物の場合は、約２％のＣｕ含有率で引張強
度が最大になり、珪化物の場合は、約３％のＣｕ含有率
で引張強度が最大になり、炭化物、珪化物ともに、０．
０１％と５％で従来方式とほぼ同等の引張強度となり、
０．０１％より含有率が小さい場合、５％より含有率が
大きくなった場合ともに引張強度が急激に弱くなる。実
際これはメタル・メタル間の反応の問題のために生じる
ものと考えられる。
［発明の効果］
以上の実施例に説明したように、この発明の半導体装置
によれば、高速高集積のＳｉ−ＬＳＩやＧａＡｓ−ＬＳ
Ｉ等に好適であり、従来の多結晶Ｓｉゲートプロセスと
同一工程の製造方法で製造できる半導体共向が提供され
る。また、熱処理工程において電極や電極配線に機械的
強度及び電気特性の劣化の少ない半導体装置が提供でき
る。
によれば、高速高集積のＳｉ−ＬＳＩやＧａＡｓ−ＬＳ
Ｉ等に好適であり、従来の多結晶Ｓｉゲートプロセスと
同一工程の製造方法で製造できる半導体共向が提供され
る。また、熱処理工程において電極や電極配線に機械的
強度及び電気特性の劣化の少ない半導体装置が提供でき
る。
第１図は本発明半導体装置の導電部の特性試験用試片の
縦断面図、第２図は第１図試片の熱処理後の機械的特性
を比較したグラフ、第３図は第１図試片の熱処理後の電
気特性を比較したグラフ、第４図は本発明第二実施図の
製造工程図、第５図は本発明の導電部シート抵抗の熱処
理御度依存性を比較したグラフ、第６図は本発明半導体
装置におけるアクセス時間の設計ルール依存性を比較し
たグラフ、第７図，第８図は本発明実施例における引張
強度を示すグラフである。 １・・・Ｐ＋４型半導体、２・・・Ｎ−型半導体、３・
・・Ｎ＋型半導体、４・・・電極、５・・・はんだ層、
６・・・ステム、７・・・基板、８・・・フィールド酸
化膜、９・・・ゲート酸化膜、１０・・ゲート電極。 特許出願人 東京芝浦電気株式会社 第１図 第２図 アニール湿度（°Ｃ） 第３図 第４図 第５図 アニール温度（°Ｃ） 設訂ルール（μｍ） １（Ｘ）５０６５６０５０３０１０ ケ゛−ト散イ６咳厚 （ｎｍ） 第７図 ＴｉＮ中の室間のへ屑費（’／、） 第８図 ダ４の名イｉｔ（’１０） 「υ４．補ｉｌＸ円（自発） 昭和５８１１／ＩＪＩ ’ｉ ｌｌ ’１５ ；ｉ’ｉ＋’を長官 若杉和人１メジ１、事
イ’ｌノ８示１１ｆｉ４１１５Ｏｆ’ＲｉＫ’１Ｉｌｉ
Ｉ’ｉｆｆＭ １ ／１７０ｊ３２ ブを明の名称
゛１劇署ホ共同３、補」１をりる右 事イシ１どの関係 特δ′１出Ｊ！Ｉｆｆ人神奈川
県川崎市−・と区堀用町７２番地１り １．フ ／
バ ウ５ Ｔ′７ 士（３０７）東京芝浦電気株式
会ネ１ 代表者 佐 波 市 − １１、代理人 ６、捕１１にＪ、り増加りる発明の数 ０７、 ｌ
＋１ｉｉｌの夕・ｊ３さ 願Ｊ）８、 補ｊ１
の内容 （１） Ｉｌ’ｌ’！ Ｆ’！ ０） ＩＩＩ １１
（１） ｔ’＋ Ｌ （７）余白部５） ＬＬ、 ［
” （１’ｌ晶′ｔ ？ＡＡｓ２３条り／、ｉ シ４．
１４ ＋／）現＞ｔ ニａ、ルｆｌ ｕ’１＋ＨＫ／（
＋ ） ｊを加入りる。 （２） ２項から（う項までをｌ Ｉｆｊずつ繰り下り
る。 （３） ２３ｒ＋どして「２、特許請求の範囲に記載
された発明の数 ２」を加入りる。
縦断面図、第２図は第１図試片の熱処理後の機械的特性
を比較したグラフ、第３図は第１図試片の熱処理後の電
気特性を比較したグラフ、第４図は本発明第二実施図の
製造工程図、第５図は本発明の導電部シート抵抗の熱処
理御度依存性を比較したグラフ、第６図は本発明半導体
装置におけるアクセス時間の設計ルール依存性を比較し
たグラフ、第７図，第８図は本発明実施例における引張
強度を示すグラフである。 １・・・Ｐ＋４型半導体、２・・・Ｎ−型半導体、３・
・・Ｎ＋型半導体、４・・・電極、５・・・はんだ層、
６・・・ステム、７・・・基板、８・・・フィールド酸
化膜、９・・・ゲート酸化膜、１０・・ゲート電極。 特許出願人 東京芝浦電気株式会社 第１図 第２図 アニール湿度（°Ｃ） 第３図 第４図 第５図 アニール温度（°Ｃ） 設訂ルール（μｍ） １（Ｘ）５０６５６０５０３０１０ ケ゛−ト散イ６咳厚 （ｎｍ） 第７図 ＴｉＮ中の室間のへ屑費（’／、） 第８図 ダ４の名イｉｔ（’１０） 「υ４．補ｉｌＸ円（自発） 昭和５８１１／ＩＪＩ ’ｉ ｌｌ ’１５ ；ｉ’ｉ＋’を長官 若杉和人１メジ１、事
イ’ｌノ８示１１ｆｉ４１１５Ｏｆ’ＲｉＫ’１Ｉｌｉ
Ｉ’ｉｆｆＭ １ ／１７０ｊ３２ ブを明の名称
゛１劇署ホ共同３、補」１をりる右 事イシ１どの関係 特δ′１出Ｊ！Ｉｆｆ人神奈川
県川崎市−・と区堀用町７２番地１り １．フ ／
バ ウ５ Ｔ′７ 士（３０７）東京芝浦電気株式
会ネ１ 代表者 佐 波 市 − １１、代理人 ６、捕１１にＪ、り増加りる発明の数 ０７、 ｌ
＋１ｉｉｌの夕・ｊ３さ 願Ｊ）８、 補ｊ１
の内容 （１） Ｉｌ’ｌ’！ Ｆ’！ ０） ＩＩＩ １１
（１） ｔ’＋ Ｌ （７）余白部５） ＬＬ、 ［
” （１’ｌ晶′ｔ ？ＡＡｓ２３条り／、ｉ シ４．
１４ ＋／）現＞ｔ ニａ、ルｆｌ ｕ’１＋ＨＫ／（
＋ ） ｊを加入りる。 （２） ２項から（う項までをｌ Ｉｆｊずつ繰り下り
る。 （３） ２３ｒ＋どして「２、特許請求の範囲に記載
された発明の数 ２」を加入りる。
Claims (1)
- 【特許請求の範囲】 １ Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗの少なくとも一つの化
合物から成り、該化合物が窒化物、炭化物若しくは珪化
物である第一の薄膜と、Ｃｕを０．０１〜５％含有する
とともにＴｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ，Ｎｉ，Ｃｏ，Ａ
ｌＡｕ，Ｐｔの少なくとも一つから成る第二の薄膜とを
積層して構成された電極若しくは電極配線等の導電部を
有していることを特徴とする半導体装置。 ２ Ｃｕを０．０１〜５％含有するとともにＴｉ，Ｚｒ
，Ｈｆ，Ｔａ，Ｗの少なくとも一つの化合物から成り、
該化合物が窒化物、炭化物若しくは珪化物である第一の
薄膜と、Ｔｉ，Ｚｒ，Ｈｆ，Ｔａ，Ｗ，Ｎｉ，Ｃｏ，Ａ
ｌ，Ａｕ，Ｐｔの少なくとも一つから成る第一の薄膜と
を積層して構成された電極もしくは電極配線等の導電部
を有していることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041470A JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041470A JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168666A true JPS59168666A (ja) | 1984-09-22 |
| JPH0427710B2 JPH0427710B2 (ja) | 1992-05-12 |
Family
ID=12609251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041470A Granted JPS59168666A (ja) | 1983-03-15 | 1983-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59168666A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298723A (ja) * | 1985-10-25 | 1987-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの電極製造方法 |
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| JPH02281621A (ja) * | 1989-03-22 | 1990-11-19 | American Teleph & Telegr Co <Att> | 半導体素子とその形成方法、金属堆積装置、金属源製造方法 |
| JPH0348460A (ja) * | 1989-04-21 | 1991-03-01 | Nobuo Mikoshiba | 集積回路 |
-
1983
- 1983-03-15 JP JP58041470A patent/JPS59168666A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920071A (en) * | 1985-03-15 | 1990-04-24 | Fairchild Camera And Instrument Corporation | High temperature interconnect system for an integrated circuit |
| US5414301A (en) * | 1985-03-15 | 1995-05-09 | National Semiconductor Corporation | High temperature interconnect system for an integrated circuit |
| JPS6298723A (ja) * | 1985-10-25 | 1987-05-08 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスの電極製造方法 |
| JPH02281621A (ja) * | 1989-03-22 | 1990-11-19 | American Teleph & Telegr Co <Att> | 半導体素子とその形成方法、金属堆積装置、金属源製造方法 |
| JPH0348460A (ja) * | 1989-04-21 | 1991-03-01 | Nobuo Mikoshiba | 集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0427710B2 (ja) | 1992-05-12 |
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