JPS584973A - 半導体装置用電極 - Google Patents
半導体装置用電極Info
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- JPS584973A JPS584973A JP10121981A JP10121981A JPS584973A JP S584973 A JPS584973 A JP S584973A JP 10121981 A JP10121981 A JP 10121981A JP 10121981 A JP10121981 A JP 10121981A JP S584973 A JPS584973 A JP S584973A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置用電極に関するもので、更に詳述す
れば、多結晶３ｉを電極に用いた半導体装置に於ける電
極に関するものである。
れば、多結晶３ｉを電極に用いた半導体装置に於ける電
極に関するものである。
従来、多結晶８ｉを電極に用いた半導体装置として、８
１ゲートのＭＯ８＋ランジスタ、大容量メモリー、高速
マイクロプロセッサ−等がよく知られている。とくに、
近年の技術進歩によ〕、ＭＯＳ）ランジスタを使用しｆ
ｔ、ＭＯ８ＬＳＩは、高速化、高密度化してきているが
、これらの高性能化に伴い、上記多結晶３ｉの電気伝導
度、即ち一抵抗匝が無視できなくなってきている。それ
は、高ｌ１１度の不純物添加にも拘わらず、金属導体配
線層に較べて、はるかに抵抗が高いためで、多結晶８１
配縁は抵抗を気にする高速ＩＣ−？、電位降下が気にな
るセンスアンプ回路には使用上の大きな制約になってい
る。特に、大容量メモリーではアドレスラインに多結晶
Ｓｉを使用すると、アドレス方向への抵抗成分による信
号の遅れが発生し高速化が不可能である。そこで、Ａｔ
の様な低抵抗の金属配線で補強するのが普通である。し
かし、スタテイクＲ，ＡＭの様な多素子型メモリーでは
この方式ではどうしてもセル面積の増大につながり、余
り用いられないのが現状である。最近では、多聞に反応
が生じて配線層の抵抗増加がおきるので結局熱処理を回
避せざるを得なくな９、Ｓ１ゲート技術のメリットが損
なわれてしまうという欠点があシ実用化に至っていない
。
１ゲートのＭＯ８＋ランジスタ、大容量メモリー、高速
マイクロプロセッサ−等がよく知られている。とくに、
近年の技術進歩によ〕、ＭＯＳ）ランジスタを使用しｆ
ｔ、ＭＯ８ＬＳＩは、高速化、高密度化してきているが
、これらの高性能化に伴い、上記多結晶３ｉの電気伝導
度、即ち一抵抗匝が無視できなくなってきている。それ
は、高ｌ１１度の不純物添加にも拘わらず、金属導体配
線層に較べて、はるかに抵抗が高いためで、多結晶８１
配縁は抵抗を気にする高速ＩＣ−？、電位降下が気にな
るセンスアンプ回路には使用上の大きな制約になってい
る。特に、大容量メモリーではアドレスラインに多結晶
Ｓｉを使用すると、アドレス方向への抵抗成分による信
号の遅れが発生し高速化が不可能である。そこで、Ａｔ
の様な低抵抗の金属配線で補強するのが普通である。し
かし、スタテイクＲ，ＡＭの様な多素子型メモリーでは
この方式ではどうしてもセル面積の増大につながり、余
り用いられないのが現状である。最近では、多聞に反応
が生じて配線層の抵抗増加がおきるので結局熱処理を回
避せざるを得なくな９、Ｓ１ゲート技術のメリットが損
なわれてしまうという欠点があシ実用化に至っていない
。
本発明の目的は上記欠点を除去し、実用性のある低抵抗
の多結晶Ｓ１を用いた半導体装置用電極を提供すること
にある。
の多結晶Ｓ１を用いた半導体装置用電極を提供すること
にある。
上記目的を達成するための本発明の構成は＼多結晶ｆＪ
ｉ層と金属導体配線層との間に１．５〜３ｎｍの膜厚の
酸化膜層を介在させることにある。
ｉ層と金属導体配線層との間に１．５〜３ｎｍの膜厚の
酸化膜層を介在させることにある。
このような電極では、界面にｓ：０．があるために、１
０００Ｃ程度の温度で加熱しても、モリブデン等の遷移
金属膜と多結晶シリコンの反応による硅化物の形成は生
じない。したがって、電極の抵抗も＾くならず低抵抗値
に保たれる。また、上記の厚さ程度の薄いＳｉｎｇが界
面にあっても、トンネル電流が流れるので、モリブデン
と多結晶シリコン間の電気的導通がなくなることもない
。この薄いｓｉｏ、膜は、周知の化学分析方法を用いて
容易に計量することができる。この様に、本発明の電極
は、抵抗が低く、シかも、周知のプロセス技術で容易に
形成できる。この電極は、遷移金属と多結晶シリコンの
少く共二層からなるもので、両者の界面に厚さ１．５〜
３．ｇ ｎｍのＳ１０．が存在する。本発明によ）従来
の電極よシ、１桁以上比抵抗値が改善された。以下、遷
移金属として、上述のモリブデンを用いた場合について
説明する。
０００Ｃ程度の温度で加熱しても、モリブデン等の遷移
金属膜と多結晶シリコンの反応による硅化物の形成は生
じない。したがって、電極の抵抗も＾くならず低抵抗値
に保たれる。また、上記の厚さ程度の薄いＳｉｎｇが界
面にあっても、トンネル電流が流れるので、モリブデン
と多結晶シリコン間の電気的導通がなくなることもない
。この薄いｓｉｏ、膜は、周知の化学分析方法を用いて
容易に計量することができる。この様に、本発明の電極
は、抵抗が低く、シかも、周知のプロセス技術で容易に
形成できる。この電極は、遷移金属と多結晶シリコンの
少く共二層からなるもので、両者の界面に厚さ１．５〜
３．ｇ ｎｍのＳ１０．が存在する。本発明によ）従来
の電極よシ、１桁以上比抵抗値が改善された。以下、遷
移金属として、上述のモリブデンを用いた場合について
説明する。
上記ｍ移金属としては、上記モリブデン（ＭＯ）の他、
Ｗ、Ｃ’、ｖ、Ｎｂ、ＴＪｉ等の高融点金属、およびＦ
ｅｅ Ｎ ’ ｓ Ｃ’ ＋ Ｔ ’等の金属が適用
できるが、とりわけ、高融点金属が好ましい。以下実施
例を用いて詳述する。
Ｗ、Ｃ’、ｖ、Ｎｂ、ＴＪｉ等の高融点金属、およびＦ
ｅｅ Ｎ ’ ｓ Ｃ’ ＋ Ｔ ’等の金属が適用
できるが、とりわけ、高融点金属が好ましい。以下実施
例を用いて詳述する。
第１図は本発明の一実施例としての半導体装置の概略断
面図である。
面図である。
図において、ＭＯ８ＦランジスタはＳ８１基板１１上に
膜厚１０００〜１５０ＱＡのゲート酸化膜１２が形成さ
れている。この酸化膜１２は普通為温酸化性雰囲気中で
形成される。上記酸化膜１２上に周知の結晶成長技術に
よシ膜厚０．５〜５μｍの多結晶Ｓｔｇ１ａが形成され
ている。上記多結晶ｓ ｚｉｔ ａは酸化膜上に形成さ
れるので成長する結晶は容易に多結晶化する。また、上
記多結晶膜の代りに非晶質膜を用いても本質的に変わυ
な １く同様の効果を得る。本稿ではλ多結
晶膜と表現されているものは非晶質膜など単結晶膜以外
のものも含まれる。上記多結晶Ｂｉ膜１３上に膜厚２ｎ
ｍ （一般にｌ、 ５〜３ ｎ ｍ ）の極めて薄い
５ｉｌｌ化膜１４が形成されている。この酸化膜１４は
後述のＭＯ膜を真空蒸着後の熱処理を行なった際に形成
されるものである。即ち、第２図に示した様に、上記多
結晶Ｓｉ膜１３上にＭＯ（モリプデシ）など゛の遷移量
ＩＩ４膜１５を真空度１０°Ｉ〜１１０−４ｐ、蒸着速
ｒＬ１０−１〜１０°ｎｍ／ｓｏ条件で真空蒸着を行な
って設け、後、Ｎ１ガス雰囲気中で１００００で高温熱
処理を行なうと、上記ＭＯ膜１５と多結晶５ｉＰｆＩ＆
ｔａＯ閣に膜厚２ｎｍの酸化膜１４が得られる。同時に
、上記ＭＯ膜１５の表面にも膜厚５〜１６ｎｍの酸化膜
１４１が得られる。゛上記酸化膜１４および１４１は、
８ｉ０．膜であシ、真空容器内に僅かに残留もしくは付
着している酸素ガスをそのソースとして形成される。
膜厚１０００〜１５０ＱＡのゲート酸化膜１２が形成さ
れている。この酸化膜１２は普通為温酸化性雰囲気中で
形成される。上記酸化膜１２上に周知の結晶成長技術に
よシ膜厚０．５〜５μｍの多結晶Ｓｔｇ１ａが形成され
ている。上記多結晶ｓ ｚｉｔ ａは酸化膜上に形成さ
れるので成長する結晶は容易に多結晶化する。また、上
記多結晶膜の代りに非晶質膜を用いても本質的に変わυ
な １く同様の効果を得る。本稿ではλ多結
晶膜と表現されているものは非晶質膜など単結晶膜以外
のものも含まれる。上記多結晶Ｂｉ膜１３上に膜厚２ｎ
ｍ （一般にｌ、 ５〜３ ｎ ｍ ）の極めて薄い
５ｉｌｌ化膜１４が形成されている。この酸化膜１４は
後述のＭＯ膜を真空蒸着後の熱処理を行なった際に形成
されるものである。即ち、第２図に示した様に、上記多
結晶Ｓｉ膜１３上にＭＯ（モリプデシ）など゛の遷移量
ＩＩ４膜１５を真空度１０°Ｉ〜１１０−４ｐ、蒸着速
ｒＬ１０−１〜１０°ｎｍ／ｓｏ条件で真空蒸着を行な
って設け、後、Ｎ１ガス雰囲気中で１００００で高温熱
処理を行なうと、上記ＭＯ膜１５と多結晶５ｉＰｆＩ＆
ｔａＯ閣に膜厚２ｎｍの酸化膜１４が得られる。同時に
、上記ＭＯ膜１５の表面にも膜厚５〜１６ｎｍの酸化膜
１４１が得られる。゛上記酸化膜１４および１４１は、
８ｉ０．膜であシ、真空容器内に僅かに残留もしくは付
着している酸素ガスをそのソースとして形成される。
この酸素は高温で上記遷移金属中を拡散していく性質を
有しているので、該金属薄膜の表面もしくは界面に８１
０ｗ膜を形成する。崗、上記酸化膜１４１は普通除去さ
れる。上記酸化膜１４上に膜厚２０００〜８０００Ａの
ＭＯ膜１５が形成されている。上述の膜１２〜１５は一
つの層状のゲート領域を形作っている。このゲート領域
層をマスクとして上記基板１１内に不純物拡散によりソ
ース１６１又はドレイ／１６２領域が形成されている。
有しているので、該金属薄膜の表面もしくは界面に８１
０ｗ膜を形成する。崗、上記酸化膜１４１は普通除去さ
れる。上記酸化膜１４上に膜厚２０００〜８０００Ａの
ＭＯ膜１５が形成されている。上述の膜１２〜１５は一
つの層状のゲート領域を形作っている。このゲート領域
層をマスクとして上記基板１１内に不純物拡散によりソ
ース１６１又はドレイ／１６２領域が形成されている。
所定の領域を膜厚０．５〜１ ＃ ｍのＳ ｉ’０．
ｇｉ ７で覆ったのち、上記ＭＯ膜１５上にＡｔからな
るゲート電極１８３、ソース領域１６１上に同じくＡｔ
からなるノース電極１８１、そして、ドレイン領域１６
２上に同じ＜Ａｔからなるドレイン電極１８２が設けら
れてＭＯ８）ランジスタが構成されている。
ｇｉ ７で覆ったのち、上記ＭＯ膜１５上にＡｔからな
るゲート電極１８３、ソース領域１６１上に同じくＡｔ
からなるノース電極１８１、そして、ドレイン領域１６
２上に同じ＜Ａｔからなるドレイン電極１８２が設けら
れてＭＯ８）ランジスタが構成されている。
上記ＭＯ膜１５は、前述の様に多結晶Ｓｉ膜１３に極め
て薄いＳｉｏｍ膜１４全１４て隔てられている。そのた
め、スパッタリングなどに１９形成された比較的粗なＭ
Ｏ膜を高温熱処理によシ緻密化し九場合でも、上記ＭＯ
膜１５と多結晶９ｉ膜１３とが直接反応することが妨げ
られる。
て薄いＳｉｏｍ膜１４全１４て隔てられている。そのた
め、スパッタリングなどに１９形成された比較的粗なＭ
Ｏ膜を高温熱処理によシ緻密化し九場合でも、上記ＭＯ
膜１５と多結晶９ｉ膜１３とが直接反応することが妨げ
られる。
よって、ＭＯは本来の高導電性）；保持される。即ち、
比抵抗の高い化合物もしくは合金属が上記電他部分に形
成されないのでゲート電極の電気特性は極めて良好で、
高速スイッチングの適したＭＯＳ）ランジスタを提供で
きた。以下、本発明の効果を列挙してみる。
比抵抗の高い化合物もしくは合金属が上記電他部分に形
成されないのでゲート電極の電気特性は極めて良好で、
高速スイッチングの適したＭＯＳ）ランジスタを提供で
きた。以下、本発明の効果を列挙してみる。
（１）多結晶Ｓｉ膜と導体金属膜とは薄いｓｉｏ。
膜によって隔てられているので、ゲート電極形成後の高
部熱処理を行なうことができる。
部熱処理を行なうことができる。
（２）配線抵抗は導体金属層で決まるので、多素子構成
のメモリーセルのアドレスラインなどの長距離配線を多
結晶３ｉ配線としてゲート電極を兼ねることができ高集
積度化が行なえる。
のメモリーセルのアドレスラインなどの長距離配線を多
結晶３ｉ配線としてゲート電極を兼ねることができ高集
積度化が行なえる。
（３）多結晶Ｓｉを不純物添加後熱酸化できるので、拡
散時や多結晶Ｓｉ成長時のゴミなどによるピンホールを
埋めることができ金属ゲートを用いた時のゲートショー
トを防ぐことができ高歩留、高信頼性が得られる。
散時や多結晶Ｓｉ成長時のゴミなどによるピンホールを
埋めることができ金属ゲートを用いた時のゲートショー
トを防ぐことができ高歩留、高信頼性が得られる。
上述の実施例はＭＯＳ）ランジスタに就いてのみ述べた
が、多結晶上に金属配線を１するものであれば、バイポ
ーラ型トランジスタ、ＩＣ，ＬＳＩなどの電極配線等に
も差違なく全く同様に適用で
が、多結晶上に金属配線を１するものであれば、バイポ
ーラ型トランジスタ、ＩＣ，ＬＳＩなどの電極配線等に
も差違なく全く同様に適用で
第１図は本発明を使用した半導体装置の概略断面図、第
２図は本発明の製造工程中途の要部断面図である。
２図は本発明の製造工程中途の要部断面図である。
Claims (1)
- 多結晶Ｓｉ層上に該層よシ奄電気伝導度の大きな金属導
体層をゲート１極もしくは配線電極の一部として用いた
半導体装置用電極において、上記多結晶８１層と上記金
属導体層との間に膜厚が１．５〜３Ｈｍの極めて薄い酸
化膜層を介在せしめた仁とを特徴とする半導体装置用電
極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121981A JPS584973A (ja) | 1981-07-01 | 1981-07-01 | 半導体装置用電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10121981A JPS584973A (ja) | 1981-07-01 | 1981-07-01 | 半導体装置用電極 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS584973A true JPS584973A (ja) | 1983-01-12 |
Family
ID=14294785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10121981A Pending JPS584973A (ja) | 1981-07-01 | 1981-07-01 | 半導体装置用電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584973A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195975A (ja) * | 1984-03-19 | 1985-10-04 | Fujitsu Ltd | 半導体装置 |
| JPS6167270A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH02180019A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
-
1981
- 1981-07-01 JP JP10121981A patent/JPS584973A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60195975A (ja) * | 1984-03-19 | 1985-10-04 | Fujitsu Ltd | 半導体装置 |
| JPS6167270A (ja) * | 1984-09-10 | 1986-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH02180019A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 半導体装置 |
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