JPH0763060B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0763060B2 JPH0763060B2 JP4961784A JP4961784A JPH0763060B2 JP H0763060 B2 JPH0763060 B2 JP H0763060B2 JP 4961784 A JP4961784 A JP 4961784A JP 4961784 A JP4961784 A JP 4961784A JP H0763060 B2 JPH0763060 B2 JP H0763060B2
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- forming
- poly
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高融点金属シリサイド膜を含む低抵抗の電
極，配線を有する半導体装置の製造方法に関するもので
ある。
極，配線を有する半導体装置の製造方法に関するもので
ある。
従来例の構成とその問題点 微細化，高密度化されたMOS集積回路装置では、動作速
度を向上させるため、低抵抗のMo,W等の高融点金属又は
それらのシリサイド等をゲート電極や配線として用いる
ことができる。特にMOS界面における電気的安定性を維
持するために、リン等の不純物を拡散したpoly Si（多
結晶シリコン）膜上に高融点金属，金属シリサイド等を
形成して得た金属−poly Si,高融点金属シリサイド−po
ly Siという二層のゲート電極にすることが一般に行な
われている。MOS集積回路装置のプロセスにおいては、
二層ゲート電極形成後、必ず高温熱処理工程が入る。特
に金属シリサイドを使うデバイスでは、ゲート自体の抵
抗をデバイス特性に有効な値まで下げるため、約1000℃
の熱処理を必要とする。しかし、この熱処理によって、
ゲート電極とシリコン基板間のゲート絶縁膜に著しいリ
ークが生じ、場合によっては短絡状態になるという欠点
が存在した。絶縁耐圧の劣化を防止するためには、従来
二層ゲートの下層を構成するpoly Si膜厚を厚く形成す
る方法がとられて来た。例えばMoSi2が200nm、poly Si
が300nmにすれば厚さ35nmのゲートSiO2膜の耐圧は、100
0℃,30分の熱処理後も劣化しないようにできる。
度を向上させるため、低抵抗のMo,W等の高融点金属又は
それらのシリサイド等をゲート電極や配線として用いる
ことができる。特にMOS界面における電気的安定性を維
持するために、リン等の不純物を拡散したpoly Si（多
結晶シリコン）膜上に高融点金属，金属シリサイド等を
形成して得た金属−poly Si,高融点金属シリサイド−po
ly Siという二層のゲート電極にすることが一般に行な
われている。MOS集積回路装置のプロセスにおいては、
二層ゲート電極形成後、必ず高温熱処理工程が入る。特
に金属シリサイドを使うデバイスでは、ゲート自体の抵
抗をデバイス特性に有効な値まで下げるため、約1000℃
の熱処理を必要とする。しかし、この熱処理によって、
ゲート電極とシリコン基板間のゲート絶縁膜に著しいリ
ークが生じ、場合によっては短絡状態になるという欠点
が存在した。絶縁耐圧の劣化を防止するためには、従来
二層ゲートの下層を構成するpoly Si膜厚を厚く形成す
る方法がとられて来た。例えばMoSi2が200nm、poly Si
が300nmにすれば厚さ35nmのゲートSiO2膜の耐圧は、100
0℃,30分の熱処理後も劣化しないようにできる。
しかしながら、MoSi2/poly Siゲートにおいて、十分低
いシート抵抗を得るためには200〜300nmの厚さのMoSi2
膜が必要であるから、耐圧劣化のない二層ゲートの膜厚
は500〜600nmになり、従来のpoly Siゲートの膜厚より
大きい値となるのである。膜厚が厚い場合、サイドエッ
チ等により、二層膜の適用対象となる幅１μｍ〜サブミ
クロンのゲート・配線の精密微細加工性が損なわれ、ま
た厚い膜厚による段差によって、二層膜の上層に形成す
るアルミニウミ配線の断線や、その配線を形成するため
の異方性ドライエッチング不良による配線間のショート
が発生する確率が非常に高くなる。このような欠点は、
集積回路の製造歩留りを大幅に下げるものである。
いシート抵抗を得るためには200〜300nmの厚さのMoSi2
膜が必要であるから、耐圧劣化のない二層ゲートの膜厚
は500〜600nmになり、従来のpoly Siゲートの膜厚より
大きい値となるのである。膜厚が厚い場合、サイドエッ
チ等により、二層膜の適用対象となる幅１μｍ〜サブミ
クロンのゲート・配線の精密微細加工性が損なわれ、ま
た厚い膜厚による段差によって、二層膜の上層に形成す
るアルミニウミ配線の断線や、その配線を形成するため
の異方性ドライエッチング不良による配線間のショート
が発生する確率が非常に高くなる。このような欠点は、
集積回路の製造歩留りを大幅に下げるものである。
発明の目的 本発明は、ゲート絶縁膜上に、poly Si−金属シリサイ
ドを形成するに際し、この２層ゲートにおけるpoly Si
層を薄くしてゲート電極の膜厚を減少させてもゲート絶
縁耐圧を劣化させない製造方法を提供することによっ
て、上記従来例の欠点を除去するものである。
ドを形成するに際し、この２層ゲートにおけるpoly Si
層を薄くしてゲート電極の膜厚を減少させてもゲート絶
縁耐圧を劣化させない製造方法を提供することによっ
て、上記従来例の欠点を除去するものである。
発明の構成 本発明による２層電極配線の製造方法は、たとえば１×
1020/cm3以下の濃度の実質的に導電型形成不純物を含有
しないpoly Si膜を形成した後、その上に導電型形成不
純物を含有する金属シリサイド膜を形成し、不活性ガス
を含む雰囲気で熱処理を施すことにより、シリサイド膜
の不純物をシリコン膜に拡散させるとともに、前記シリ
サイド膜とシリコン膜を低抵抗化し、しかる後シリサイ
ド膜上に絶縁膜を形成し、これにコンタクト窓を形成す
る方法である。
1020/cm3以下の濃度の実質的に導電型形成不純物を含有
しないpoly Si膜を形成した後、その上に導電型形成不
純物を含有する金属シリサイド膜を形成し、不活性ガス
を含む雰囲気で熱処理を施すことにより、シリサイド膜
の不純物をシリコン膜に拡散させるとともに、前記シリ
サイド膜とシリコン膜を低抵抗化し、しかる後シリサイ
ド膜上に絶縁膜を形成し、これにコンタクト窓を形成す
る方法である。
実施例の説明 以下本発明の実施例を図面と共に説明する。第１図は本
発明の製造方法を具体的に説明するMOSキャパシターの
工程断面図である。先ず最初にシリコン基板１の表面に
厚さ35nmのゲート酸化膜２をパイロジェニック法を用い
900℃で成長させる（工程ａ）。次に導電型を形成する
不純物を殆んど含まないpoly Si膜３を例えばLPCVD法で
形成した後、CVD法により、リンを１×1020/cm3〜３×1
021/cm3の濃度で含有するタングステンシリサイドWSiｘ
膜４（ｘ＝2.0〜2.5）を被着する（工程ｂ）。
発明の製造方法を具体的に説明するMOSキャパシターの
工程断面図である。先ず最初にシリコン基板１の表面に
厚さ35nmのゲート酸化膜２をパイロジェニック法を用い
900℃で成長させる（工程ａ）。次に導電型を形成する
不純物を殆んど含まないpoly Si膜３を例えばLPCVD法で
形成した後、CVD法により、リンを１×1020/cm3〜３×1
021/cm3の濃度で含有するタングステンシリサイドWSiｘ
膜４（ｘ＝2.0〜2.5）を被着する（工程ｂ）。
この後、CCl4,CCl4＋O2等のガスプラズマで選択的に膜
４及び３を除去し、250μｍ×250μｍの寸法を持つゲー
ト電極を形成し、1000℃,30分の熱処理をN2等の不活性
ガス雰囲気（少量のO2を含んでいてもよい）中で熱処理
する（工程ｃ）。ここで明らかなようにリンを含有する
WSiｘ膜４を用いたのは、前記熱処理によってWSiｘ膜４
の抵抗を下げると同時にリンをpoly Si膜３に十分な濃
度で拡散させ、抵抗を下げるとともに安定したMOSトラ
ンジスタ特性を得るためである。次に熱処理したゲート
上にCVDSiO2膜５を形成し、900℃,60分N2中で第２の熱
処理を施した後、コンタクト窓を設けてAl電極６を形成
する（工程ｄ）。
４及び３を除去し、250μｍ×250μｍの寸法を持つゲー
ト電極を形成し、1000℃,30分の熱処理をN2等の不活性
ガス雰囲気（少量のO2を含んでいてもよい）中で熱処理
する（工程ｃ）。ここで明らかなようにリンを含有する
WSiｘ膜４を用いたのは、前記熱処理によってWSiｘ膜４
の抵抗を下げると同時にリンをpoly Si膜３に十分な濃
度で拡散させ、抵抗を下げるとともに安定したMOSトラ
ンジスタ特性を得るためである。次に熱処理したゲート
上にCVDSiO2膜５を形成し、900℃,60分N2中で第２の熱
処理を施した後、コンタクト窓を設けてAl電極６を形成
する（工程ｄ）。
上記実施例の方法で製造したMOSキャパシターのゲート
酸化膜の絶縁耐圧歩留りを測定した結果が第２図に示さ
れている。poly Si膜３の膜厚を50nmに薄くしても、5MV
/cm以上の耐圧を示すキャパシターの歩留りは99％以上
であった。実施例において、poly Si膜３は導電型形成
不純物をほとんど含んでいないものであるが、その不純
物濃度が約１×1020/cm3以下になれば、実験結果からゲ
ート酸化膜耐圧向上に効果があることがあきらかになっ
た。そして熱処理後のpoly Si膜とシリサイドとの界面
反応を解析した結果、poly Si中の不純物濃度が低下す
るとシリサイドとpoly Siの界面反応が平面的に一様と
なって、しかもその反応がpoly Si膜の膜厚と比較して
極めて薄い層においてだけ起こるので反応の影響がゲー
ト酸化膜に及ばないのでゲート酸化膜の耐圧歩留りは10
0％に近く、反対に上昇すると不均一となって必ず耐圧
の歩留りが低下することがわかった。これに対し従来の
n+poly Si膜を用いた場合の歩留りは、poly Siの膜厚が
100nm以下になると50％以下になったから、本方法は大
幅なゲート絶縁膜耐圧歩留り改善効果を有する。第１図
に示された同一の工程に従ってMOSキャパシターの製造
を５回行ない、耐圧を測定したが、すべての場合におい
てゲート絶縁膜耐圧歩留りは95％以上であった。さらに
WSiｘ膜４の膜厚を100nmから300nmまで変化させても歩
留りの劣化はなく、安定した一定の耐圧が得られる。
酸化膜の絶縁耐圧歩留りを測定した結果が第２図に示さ
れている。poly Si膜３の膜厚を50nmに薄くしても、5MV
/cm以上の耐圧を示すキャパシターの歩留りは99％以上
であった。実施例において、poly Si膜３は導電型形成
不純物をほとんど含んでいないものであるが、その不純
物濃度が約１×1020/cm3以下になれば、実験結果からゲ
ート酸化膜耐圧向上に効果があることがあきらかになっ
た。そして熱処理後のpoly Si膜とシリサイドとの界面
反応を解析した結果、poly Si中の不純物濃度が低下す
るとシリサイドとpoly Siの界面反応が平面的に一様と
なって、しかもその反応がpoly Si膜の膜厚と比較して
極めて薄い層においてだけ起こるので反応の影響がゲー
ト酸化膜に及ばないのでゲート酸化膜の耐圧歩留りは10
0％に近く、反対に上昇すると不均一となって必ず耐圧
の歩留りが低下することがわかった。これに対し従来の
n+poly Si膜を用いた場合の歩留りは、poly Siの膜厚が
100nm以下になると50％以下になったから、本方法は大
幅なゲート絶縁膜耐圧歩留り改善効果を有する。第１図
に示された同一の工程に従ってMOSキャパシターの製造
を５回行ない、耐圧を測定したが、すべての場合におい
てゲート絶縁膜耐圧歩留りは95％以上であった。さらに
WSiｘ膜４の膜厚を100nmから300nmまで変化させても歩
留りの劣化はなく、安定した一定の耐圧が得られる。
第３図は本発明の第２の実施例であり、ゲート配線とシ
リコン基板との直接コンタクトを有するMOS集積回路の
工程断面図を示すものである。
リコン基板との直接コンタクトを有するMOS集積回路の
工程断面図を示すものである。
工程ａでは、ｐ型シリコン基板１の一部に素子分離領域
となる厚いSiO2膜７を設け、トランジスタを形成すべき
領域には薄いゲートSiO2膜２を成長させ、膜２の下地基
板の一部にＮ型拡散層８を設ける。これら工程を実行し
た後、拡散層８の表面のゲートSiO2膜２の一部を開口し
（開口部９）、導電型を形成する不純物を殆んど含まな
いpoly Si膜３を全面に形成し、続いてリンを含むWSiｘ
膜４を被着する（工程ｂ）。上記３及び４からなる二層
膜をCCl4,CCl4＋O2等を用いる異方性エッチで選択的に
除去しゲート電極と配線を形成する。次に900℃〜1000
℃の温度範囲不活性ガス中で約30分熱処理をする。ここ
でリンを含有するWSiｘ膜４を用いたのは次の理由によ
る。すなわち前記熱処理によりリンをpoly Si膜３の中
へ拡散し、n+poly Siにすると同時にこの二層膜の抵抗
を下げる。一方配線とＮ型拡散８との直接コンタクト窓
９の部分では、前記熱処理により、poly Si膜３へ拡散
層８からのｎ型不純物とWSiｘ膜４からのリンを同時に
拡散させて膜３の抵抗、WSiｘ−poly Siおよびpoly Si
−Ｎ型拡散層のコンタクト抵抗を下げ、この部分にオー
ミックコンタクトをつくるのである。次にゲート電極を
マスクとしてAS+のイオン注入を行ないソース・ドレイ
ン10を形成する（工程ｃ）。この後通常の工程によって
CVDSiO2膜11の形成、Al/Si電極12の形成を経て完成する
のである。本発明の方法は、第３図のような直接コンタ
クトのない回路装置やCMOS集積回路の製造にももちろん
適用できるものである。
となる厚いSiO2膜７を設け、トランジスタを形成すべき
領域には薄いゲートSiO2膜２を成長させ、膜２の下地基
板の一部にＮ型拡散層８を設ける。これら工程を実行し
た後、拡散層８の表面のゲートSiO2膜２の一部を開口し
（開口部９）、導電型を形成する不純物を殆んど含まな
いpoly Si膜３を全面に形成し、続いてリンを含むWSiｘ
膜４を被着する（工程ｂ）。上記３及び４からなる二層
膜をCCl4,CCl4＋O2等を用いる異方性エッチで選択的に
除去しゲート電極と配線を形成する。次に900℃〜1000
℃の温度範囲不活性ガス中で約30分熱処理をする。ここ
でリンを含有するWSiｘ膜４を用いたのは次の理由によ
る。すなわち前記熱処理によりリンをpoly Si膜３の中
へ拡散し、n+poly Siにすると同時にこの二層膜の抵抗
を下げる。一方配線とＮ型拡散８との直接コンタクト窓
９の部分では、前記熱処理により、poly Si膜３へ拡散
層８からのｎ型不純物とWSiｘ膜４からのリンを同時に
拡散させて膜３の抵抗、WSiｘ−poly Siおよびpoly Si
−Ｎ型拡散層のコンタクト抵抗を下げ、この部分にオー
ミックコンタクトをつくるのである。次にゲート電極を
マスクとしてAS+のイオン注入を行ないソース・ドレイ
ン10を形成する（工程ｃ）。この後通常の工程によって
CVDSiO2膜11の形成、Al/Si電極12の形成を経て完成する
のである。本発明の方法は、第３図のような直接コンタ
クトのない回路装置やCMOS集積回路の製造にももちろん
適用できるものである。
本発明の方法はまた別のデバイスにも適用できる。第４
図は、第３の実施例でありメモリーセル中にpoly Si抵
抗負荷を備えたMOSスタチックRAMの工程断面図の一部で
あり、メモリーセル部のみを示している。
図は、第３の実施例でありメモリーセル中にpoly Si抵
抗負荷を備えたMOSスタチックRAMの工程断面図の一部で
あり、メモリーセル部のみを示している。
厚いSiO2膜7,ゲートSiO2膜２を設けたｐ型シリコン基板
１に、導電型形成不純物を１×1020/cm3以下の濃度に含
有するpoly Si膜３を形成し、この上にリンを含有するW
Siｘ膜４を被着する（工程ａ）。次に３及び４からなる
二層膜を選択的に除去し、ゲート電極と配線を形成した
後、900℃〜1000℃不活性ガス中で約30分間熱処理す
る。続いてゲート電極をマスクとし、As+をイオン注入
してソース・ドレイン10を形成する（工程ｂ）。イオン
注入の後、CVDSiO213を堆積して再び900℃〜1000℃の熱
処理を施し、CVDSiO213の一部を除去してコンタクト窓1
4を形成し、10及び3,4からなる二層配線の一部を露出さ
せる（工程ｃ）。コンタクト窓14を含むCVDSiO213の表
面に負荷抵抗となるpoly Si膜15をLPCVDやプラズマCVD
法で堆積し、抵抗パターンを形成する。この後、900℃
〜1000℃の熱処理を行なうと、10に含有するAs+とWSiｘ
膜４に含有するリンが共にpoly Si負荷抵抗15のコンタ
クトの開口部と重なる部分にのみ拡散し、15と10、15と
４とのコンタクト抵抗を下げることができるのである
（工程ｄ）。工程ｄ以降の製造プロセスは従来のものと
同一である。
１に、導電型形成不純物を１×1020/cm3以下の濃度に含
有するpoly Si膜３を形成し、この上にリンを含有するW
Siｘ膜４を被着する（工程ａ）。次に３及び４からなる
二層膜を選択的に除去し、ゲート電極と配線を形成した
後、900℃〜1000℃不活性ガス中で約30分間熱処理す
る。続いてゲート電極をマスクとし、As+をイオン注入
してソース・ドレイン10を形成する（工程ｂ）。イオン
注入の後、CVDSiO213を堆積して再び900℃〜1000℃の熱
処理を施し、CVDSiO213の一部を除去してコンタクト窓1
4を形成し、10及び3,4からなる二層配線の一部を露出さ
せる（工程ｃ）。コンタクト窓14を含むCVDSiO213の表
面に負荷抵抗となるpoly Si膜15をLPCVDやプラズマCVD
法で堆積し、抵抗パターンを形成する。この後、900℃
〜1000℃の熱処理を行なうと、10に含有するAs+とWSiｘ
膜４に含有するリンが共にpoly Si負荷抵抗15のコンタ
クトの開口部と重なる部分にのみ拡散し、15と10、15と
４とのコンタクト抵抗を下げることができるのである
（工程ｄ）。工程ｄ以降の製造プロセスは従来のものと
同一である。
上の実施例においては、膜４としてタングステンシリサ
イドWSiｘを用いたが、MoSiｘ,TaSiｘ,TiSiｘのような
高融点金属シリサイド、であっても効果が発揮される。
またこれら材料に含有すべき不純物は、poly Si3に拡散
して抵抗を下げることができ、ある場合にはこれと同時
に二層膜と、Si基板、poly Si負荷抵抗とのオーミック
コンタクトを形成できる導電型形成不純物であるならば
何でもよく、As,B,Ga等も可能である。さらにこれら不
純物を含む金属膜やシリサイド膜はCVD法だけでなくス
パッタリング法，蒸着法も使用することができる。例え
ばリンを含むWSiｘ膜は、タングステンシリサイドをタ
ーゲットとしてAr中にPH3を含む雰囲気でスパッタリン
グ蒸着すればよいのである。
イドWSiｘを用いたが、MoSiｘ,TaSiｘ,TiSiｘのような
高融点金属シリサイド、であっても効果が発揮される。
またこれら材料に含有すべき不純物は、poly Si3に拡散
して抵抗を下げることができ、ある場合にはこれと同時
に二層膜と、Si基板、poly Si負荷抵抗とのオーミック
コンタクトを形成できる導電型形成不純物であるならば
何でもよく、As,B,Ga等も可能である。さらにこれら不
純物を含む金属膜やシリサイド膜はCVD法だけでなくス
パッタリング法，蒸着法も使用することができる。例え
ばリンを含むWSiｘ膜は、タングステンシリサイドをタ
ーゲットとしてAr中にPH3を含む雰囲気でスパッタリン
グ蒸着すればよいのである。
発明の効果 以上、実施例に説明したように、本発明による製造方法
では、ゲート絶縁膜上の不純物をほとんど含まないpoly
Si膜上に不純物を含む高融点金属シリサイドよりなる
導電膜を被着した後、不活性ガス中で熱処理することに
より、シリサイド膜中の不純物をpoly Si膜に拡散させ
るとともに、この２層膜を低抵抗化したのちシリサイド
上にコンタクト窓形成用の絶縁膜を形成するものであっ
て、低抵抗化の熱処理におけるpoly Si膜及び導電膜と
の界面反応を平面的にほぼ一様に起こし、poly Si膜が
薄い場合にも高いゲート酸化膜耐圧が容易に得られる。
また薄いpoly Siを用いることによってゲート電極の段
差が軽減できるため、電極自体の微細加工や上部アルミ
配線の加工不良等を防止できる。さらに周知の如く導電
型形成不純物含有金属・シリサイド膜を用いるのでこの
膜から他の部分へ不純物拡散が可能で、例えばコンタク
ト抵抗低減にも寄与するという付加的効果があることは
いうまでもない。このように本発明は、従来の欠点を除
き、半導体装置の歩留り向上，特性向上にその効果を発
揮するものである。
では、ゲート絶縁膜上の不純物をほとんど含まないpoly
Si膜上に不純物を含む高融点金属シリサイドよりなる
導電膜を被着した後、不活性ガス中で熱処理することに
より、シリサイド膜中の不純物をpoly Si膜に拡散させ
るとともに、この２層膜を低抵抗化したのちシリサイド
上にコンタクト窓形成用の絶縁膜を形成するものであっ
て、低抵抗化の熱処理におけるpoly Si膜及び導電膜と
の界面反応を平面的にほぼ一様に起こし、poly Si膜が
薄い場合にも高いゲート酸化膜耐圧が容易に得られる。
また薄いpoly Siを用いることによってゲート電極の段
差が軽減できるため、電極自体の微細加工や上部アルミ
配線の加工不良等を防止できる。さらに周知の如く導電
型形成不純物含有金属・シリサイド膜を用いるのでこの
膜から他の部分へ不純物拡散が可能で、例えばコンタク
ト抵抗低減にも寄与するという付加的効果があることは
いうまでもない。このように本発明は、従来の欠点を除
き、半導体装置の歩留り向上，特性向上にその効果を発
揮するものである。
第１図（ａ）〜（ｄ）は本発明の第１の実施例で二層ゲ
ートのMOSキャパシターの製造工程を示す断面図、第２
図は第１図に示した工程及び従来の工程でそれぞれ製造
したMOSキャパシターのゲートSiO2の耐圧歩留りを示す
グラフ、第３図（ａ）〜（ｄ）は本発明の第２の実施例
でゲート配線とシリコン基板との直接コンタクトを持つ
半導体装置の工程断面図、第４図（ａ）〜（ｄ）は本発
明の第３の実施例で、MOSスタチックRAMの工程断面図で
ある。 １……シリコン基板、２……ゲートSiO2膜、３……poly
Si膜、４……WSiｘ膜、５……CVDSiO2膜、６……Al電
極、７……厚いSiO2膜、８……Ｎ型拡散層、９……コン
タクト窓、10……ソース・ドレイン、11……CVDSiO
2膜、12……Al/Si電極、13……CVDSiO2膜、14……コン
タクト窓、15……poly Si負荷抵抗。
ートのMOSキャパシターの製造工程を示す断面図、第２
図は第１図に示した工程及び従来の工程でそれぞれ製造
したMOSキャパシターのゲートSiO2の耐圧歩留りを示す
グラフ、第３図（ａ）〜（ｄ）は本発明の第２の実施例
でゲート配線とシリコン基板との直接コンタクトを持つ
半導体装置の工程断面図、第４図（ａ）〜（ｄ）は本発
明の第３の実施例で、MOSスタチックRAMの工程断面図で
ある。 １……シリコン基板、２……ゲートSiO2膜、３……poly
Si膜、４……WSiｘ膜、５……CVDSiO2膜、６……Al電
極、７……厚いSiO2膜、８……Ｎ型拡散層、９……コン
タクト窓、10……ソース・ドレイン、11……CVDSiO
2膜、12……Al/Si電極、13……CVDSiO2膜、14……コン
タクト窓、15……poly Si負荷抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 昌三 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 安井 十郎 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 釘宮 公一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭57−80768（ＪＰ，Ａ) 特開 昭50−134394（ＪＰ，Ａ) 特開 昭58−182244（ＪＰ，Ａ)
Claims (1)
- 【請求項１】半導体基板上に、ゲート絶縁膜を形成する
工程と、前記絶縁膜上に導電型形成不純物をほとんど含
有しない多結晶シリコン膜を形成する工程と、前記多結
晶シリコン膜上に導電型形成不純物を含む高融点金属シ
リサイド膜を被着する工程と、不活性ガスのみの雰囲気
で熱処理することにより前記高融点金属シリサイド膜の
不純物を前記多結晶シリコン膜に拡散させるとともに、
前記多結晶シリコン膜及び前記高融点金属シリサイド膜
を低抵抗化する工程と、しかる後前記高融点金属シリサ
イド膜上に絶縁膜を形成しこの絶縁膜にコンタクト窓を
形成する工程とを備えてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961784A JPH0763060B2 (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4961784A JPH0763060B2 (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193333A JPS60193333A (ja) | 1985-10-01 |
| JPH0763060B2 true JPH0763060B2 (ja) | 1995-07-05 |
Family
ID=12836191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4961784A Expired - Lifetime JPH0763060B2 (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0763060B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01292865A (ja) * | 1988-05-20 | 1989-11-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2654175B2 (ja) * | 1988-06-16 | 1997-09-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| EP0742847B1 (en) * | 1994-11-30 | 2000-05-24 | Micron Technology, Inc. | A method of depositing tungsten nitride using a source gas comprising silicon |
-
1984
- 1984-03-15 JP JP4961784A patent/JPH0763060B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193333A (ja) | 1985-10-01 |
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