JPS59121978A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59121978A JPS59121978A JP22900282A JP22900282A JPS59121978A JP S59121978 A JPS59121978 A JP S59121978A JP 22900282 A JP22900282 A JP 22900282A JP 22900282 A JP22900282 A JP 22900282A JP S59121978 A JPS59121978 A JP S59121978A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特ＶｃＭＯ８型集積回路装置およ
びその製造方法に関するものである。
びその製造方法に関するものである。
ＭＯ８集積回路装置のチャンネル長を５μｍ以下に短縮
した際に問題となる短チャンネル効果の防止策のひとつ
として、ソース、ドレイン領域の接合深さを浅ぐするこ
とが知られている。この接合深さを１μｍ以下としてソ
ース、ドレイン領域を形成し、このソース、ドレイン領
域上に各電極を形成する場合、例えば、電極材料として
純粋なアルミニウム全使用すると、アルミニウムが接合
全突き抜けて短絡不良を生じる。この短絡不良はソース
・ドレイン領域とアルミアロイを行う際ＶＣ。
した際に問題となる短チャンネル効果の防止策のひとつ
として、ソース、ドレイン領域の接合深さを浅ぐするこ
とが知られている。この接合深さを１μｍ以下としてソ
ース、ドレイン領域を形成し、このソース、ドレイン領
域上に各電極を形成する場合、例えば、電極材料として
純粋なアルミニウム全使用すると、アルミニウムが接合
全突き抜けて短絡不良を生じる。この短絡不良はソース
・ドレイン領域とアルミアロイを行う際ＶＣ。
シリコン酸化膜とシリコン基板との境界にそって横方向
ＶＣアルミニウムがシリコンを食い、かつ、拡散するこ
とに起因する。
ＶＣアルミニウムがシリコンを食い、かつ、拡散するこ
とに起因する。
この短絡不良の解決策として、アルミニウム中にあらか
じめシリコンを入れておき（例えば、約２％シリコンを
含むアルミニウム〕、これを蒸着する方法がある。又、
アルミニウム蒸着前に多結晶シリコン又は非結晶シリコ
ンの薄膜を形成した後、アルミニウム蒸着全行う方法が
一般に知られている。
じめシリコンを入れておき（例えば、約２％シリコンを
含むアルミニウム〕、これを蒸着する方法がある。又、
アルミニウム蒸着前に多結晶シリコン又は非結晶シリコ
ンの薄膜を形成した後、アルミニウム蒸着全行う方法が
一般に知られている。
しかし、前者の方法では蒸着時にルツボ内での・シリコ
ンとアルミニウムの混合比を均一性良く制御することが
無しく、蒸着形成された導電層の組成全適切に制御しに
くい欠点がある。一方、後者はアルミニウムをゲートと
するアルミゲートＭＯ８集積回路装置において、一般に
ゲート絶縁膜形成後にソース、ドレイン電極のためのコ
ンタクト穴を形成する従来製造方法では、多結晶シリコ
ンまたは、非紹晶シリコンの薄膜がゲート酸化膜上にも
被着して仕事関数が変化するために閾値電圧変動の原因
となる。また、従来製造方法のままゲート絶縁膜形成後
、フォトエツチングで該ゲート酸化膜上の多結晶シリコ
ン層を取り除こうとするとゲート酸化膜が汚染され易く
なる欠点がある。
ンとアルミニウムの混合比を均一性良く制御することが
無しく、蒸着形成された導電層の組成全適切に制御しに
くい欠点がある。一方、後者はアルミニウムをゲートと
するアルミゲートＭＯ８集積回路装置において、一般に
ゲート絶縁膜形成後にソース、ドレイン電極のためのコ
ンタクト穴を形成する従来製造方法では、多結晶シリコ
ンまたは、非紹晶シリコンの薄膜がゲート酸化膜上にも
被着して仕事関数が変化するために閾値電圧変動の原因
となる。また、従来製造方法のままゲート絶縁膜形成後
、フォトエツチングで該ゲート酸化膜上の多結晶シリコ
ン層を取り除こうとするとゲート酸化膜が汚染され易く
なる欠点がある。
本発明の目的は電極材料による短絡不良全防ぎ、かつ、
閾値電圧変動を抑えることができる半導体装置およびそ
の製造方法全提供することＶこある。
閾値電圧変動を抑えることができる半導体装置およびそ
の製造方法全提供することＶこある。
本発明によれば基板上の酸化膜の所定部ＶＣＣ開孔全施
工工程、全面に多結晶半導体層全形成する工程と、多結
晶半導体層および酸化膜の所定部全除去してゲート酸化
膜全形成する工程と、ゲートに化膜と開孔上の多結晶半
導体層との上に金属層を形成する工程とを含む半導体装
置の一製造方法が得られる。又、不発明によれば、ソー
ス、ドレインのコンタクト部に半導体層と金属とによる
電極全有し、ゲート上には金属のみの電極を有すること
全特徴とする半導体装置をえられる。
工工程、全面に多結晶半導体層全形成する工程と、多結
晶半導体層および酸化膜の所定部全除去してゲート酸化
膜全形成する工程と、ゲートに化膜と開孔上の多結晶半
導体層との上に金属層を形成する工程とを含む半導体装
置の一製造方法が得られる。又、不発明によれば、ソー
ス、ドレインのコンタクト部に半導体層と金属とによる
電極全有し、ゲート上には金属のみの電極を有すること
全特徴とする半導体装置をえられる。
つぎに図面により本発明の詳細な説明する。
第１図は本発明の構造を示す断面図である。すなわち、
電極８，９は半導体層例えば多結晶シリコン層と金属例
えばアルミニウムとによる電極であり、電極１０は金属
例えばアルミのみの電極である。
電極８，９は半導体層例えば多結晶シリコン層と金属例
えばアルミニウムとによる電極であり、電極１０は金属
例えばアルミのみの電極である。
第２図から第５図は本発明の一実施例全示す工程断面図
である。まず、第２図に示す様に、−導電型、例えばＮ
型シリコン基板１上にフォトエツチング法とイオン注入
法又は熱拡散法等とを用いて接合深さ０．２・〜１μｍ
程度のＭＯＳトランジスタのソースおよびドレイン領域
３を形成する。そして、表面にシリコン酸化膜２を形成
する。次に、第３図に示すように、フォトエツチング法
全用いてソース・ドレイン領域３上のシリコン酸化膜２
を除去してコンタクト穴４ｆ：形成した後、ＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒｌ）ｅｐｏｓｉｔｉｏｒ）法等を用いて、基板
１上に厚さ２００〜２０００Ａの多結晶シリコン層５を
形成する。
である。まず、第２図に示す様に、−導電型、例えばＮ
型シリコン基板１上にフォトエツチング法とイオン注入
法又は熱拡散法等とを用いて接合深さ０．２・〜１μｍ
程度のＭＯＳトランジスタのソースおよびドレイン領域
３を形成する。そして、表面にシリコン酸化膜２を形成
する。次に、第３図に示すように、フォトエツチング法
全用いてソース・ドレイン領域３上のシリコン酸化膜２
を除去してコンタクト穴４ｆ：形成した後、ＬＰＣＶＤ
（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒｌ）ｅｐｏｓｉｔｉｏｒ）法等を用いて、基板
１上に厚さ２００〜２０００Ａの多結晶シリコン層５を
形成する。
次に、第４図ＶＣ示すように、フォトエツチング法を用
いてゲート部の多結晶シリコン層５およヒ酸化膜２を除
去し、しかる後、ゲート酸化膜６全熱戚化により形成す
る。
いてゲート部の多結晶シリコン層５およヒ酸化膜２を除
去し、しかる後、ゲート酸化膜６全熱戚化により形成す
る。
次に、第５図に示すように、フォトエツチング法を用い
て多結晶シリコン５上の酸化膜７を取り除いた後にアル
ミニウム全蒸着し、ソース、ドレインおよびゲートの各
電極と配線全形成する。フィールド酸化膜２上の多結晶
シリコン層はアルミ配線をマスクとしてエツチング除去
する。そして熱処理？施してアルミニウムと多結晶シリ
コンとを合金化し、ソース、ドレインおよびゲートの６
電＠８，９および１０が形成される。尚、ゲート電極１
０はシリコンとの合金層ではない。
て多結晶シリコン５上の酸化膜７を取り除いた後にアル
ミニウム全蒸着し、ソース、ドレインおよびゲートの各
電極と配線全形成する。フィールド酸化膜２上の多結晶
シリコン層はアルミ配線をマスクとしてエツチング除去
する。そして熱処理？施してアルミニウムと多結晶シリ
コンとを合金化し、ソース、ドレインおよびゲートの６
電＠８，９および１０が形成される。尚、ゲート電極１
０はシリコンとの合金層ではない。
以上の工程において、ゲー）［化時間と多結晶シリコン
層５０減少童の間ｖｃは、第７図に示すような関係があ
る。例えば厚さ１００ＯＡなるゲート酸化膜を９５０℃
スチーム酸化で形成した場合、厚さ５００Ａの多結晶シ
リコンが酸化される。従って、電極形成前に５０ＯＡの
多結晶シリコンを残したい場合は、あらかじめ堆積する
多結晶シリコン層５の厚さを１０００八に選べばよい。
層５０減少童の間ｖｃは、第７図に示すような関係があ
る。例えば厚さ１００ＯＡなるゲート酸化膜を９５０℃
スチーム酸化で形成した場合、厚さ５００Ａの多結晶シ
リコンが酸化される。従って、電極形成前に５０ＯＡの
多結晶シリコンを残したい場合は、あらかじめ堆積する
多結晶シリコン層５の厚さを１０００八に選べばよい。
以上の工程により、所望の半導体装置全形ｇすることが
できる。
できる。
かかる半導体装置の製造方法によれば、浅い接合からの
電極取り出しができ、しかも多結晶シリコン層５のゲー
ト酸化膜７被着ＶＣよる閾値電圧変動金抑えられ、ＭＯ
８集積回路装置全再現性良く製造することができる。
電極取り出しができ、しかも多結晶シリコン層５のゲー
ト酸化膜７被着ＶＣよる閾値電圧変動金抑えられ、ＭＯ
８集積回路装置全再現性良く製造することができる。
また、本発明において、第６図に示すようにコンタクト
穴４を形成後シリコン基板１上に多結晶シリコン層１１
’ｋＬＰｃＶＤ法等を用いて形成し、次に熱拡散法又は
イオン注入法でノース・ドレイン領域３を形成してもよ
い。このとき、多結晶シリコン層１１は不純物を含んだ
ドープドボリシリコン層となる。そして、このあとの工
程ｔｆｉｉ３〜５図と同じである。
穴４を形成後シリコン基板１上に多結晶シリコン層１１
’ｋＬＰｃＶＤ法等を用いて形成し、次に熱拡散法又は
イオン注入法でノース・ドレイン領域３を形成してもよ
い。このとき、多結晶シリコン層１１は不純物を含んだ
ドープドボリシリコン層となる。そして、このあとの工
程ｔｆｉｉ３〜５図と同じである。
４１図は不発明の一実施例４示す断面図である。
第２図乃至第５図は本発明の一実施ｌ＋ｌｌを示す＠製
造工程での断面図である。第６図は他の実施列による工
程の一部を示ｊ断面図である。第７図は、本発明による
ゲート酸化膜厚と多結晶シリコン減少量の関係を示す特
性図である。 １・・・・シリコン基板、２・・・・・・シリコン酸化
膜、３・・・・・・ＭＯＳ）ランジスタのソース・ドレ
イン領域、４・・・・・・コンタクト穴、５・・・・・
・多結晶シリコン層、６・・・・・ゲート酸化膜９．７
・・・・・多結晶シリコン層上に形成された酸化膜、８
・・・半導体層と金属からなるソース電極、９・・・・
・・半導体層と金属からなるドレイン電極、１０・・・
・・・ゲート電極、１１・・・、・ソース・ドレイン領
域と同伝導型の不純物金倉む多結晶シリコン層。 わ ／ 図 物 ？ 図 冥 ３ 図 、、）’ ７ 、、）’茫ｙ’
４− しＪ 萬 ５ 冴 篤 ６ 図
造工程での断面図である。第６図は他の実施列による工
程の一部を示ｊ断面図である。第７図は、本発明による
ゲート酸化膜厚と多結晶シリコン減少量の関係を示す特
性図である。 １・・・・シリコン基板、２・・・・・・シリコン酸化
膜、３・・・・・・ＭＯＳ）ランジスタのソース・ドレ
イン領域、４・・・・・・コンタクト穴、５・・・・・
・多結晶シリコン層、６・・・・・ゲート酸化膜９．７
・・・・・多結晶シリコン層上に形成された酸化膜、８
・・・半導体層と金属からなるソース電極、９・・・・
・・半導体層と金属からなるドレイン電極、１０・・・
・・・ゲート電極、１１・・・、・ソース・ドレイン領
域と同伝導型の不純物金倉む多結晶シリコン層。 わ ／ 図 物 ？ 図 冥 ３ 図 、、）’ ７ 、、）’茫ｙ’
４− しＪ 萬 ５ 冴 篤 ６ 図
Claims (1)
- 基板上の絶縁層全選択的に除去して開孔を形成する工程
と、全面に半導体層を形成する工程と、ゲート部となる
べきところの上記絶縁層と上記半導体層とを除去してゲ
ート杷縁膜全形成する工程と、前記ゲート絶縁膜形成工
程にょフ形成される半導体層上の咽化膜を除去する工程
と、上記開孔上に上記半導体層と金属とによる電極全形
成する工程と全含むことを特徴と１゛る半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22900282A JPS59121978A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22900282A JPS59121978A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121978A true JPS59121978A (ja) | 1984-07-14 |
Family
ID=16885214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22900282A Pending JPS59121978A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250478A (en) * | 1988-07-28 | 1993-10-05 | Kyocera Corporation | Aluminum nitride sintered body and process for preparation thereof |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
-
1982
- 1982-12-28 JP JP22900282A patent/JPS59121978A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250478A (en) * | 1988-07-28 | 1993-10-05 | Kyocera Corporation | Aluminum nitride sintered body and process for preparation thereof |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
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