JPS6175544A - 半導体装置の製法 - Google Patents

半導体装置の製法

Info

Publication number
JPS6175544A
JPS6175544A JP60137652A JP13765285A JPS6175544A JP S6175544 A JPS6175544 A JP S6175544A JP 60137652 A JP60137652 A JP 60137652A JP 13765285 A JP13765285 A JP 13765285A JP S6175544 A JPS6175544 A JP S6175544A
Authority
JP
Japan
Prior art keywords
corrosion
resistant coating
photoresist
layer
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60137652A
Other languages
English (en)
Other versions
JPH0738442B2 (ja
Inventor
ジエームス　エム．マツクデービツド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS6175544A publication Critical patent/JPS6175544A/ja
Publication of JPH0738442B2 publication Critical patent/JPH0738442B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はＶＬＳ　Ｉ半導体装置の製造、更に具体的に
六えば、金属デート装置に対するエツチング方法に関す
る。
例えば１メガビツトのダイナミックＲＡＭの様なＭ’Ｏ
８ＶＬＳＩ装置を製造する時、高融点金属ｒ−）が使わ
れる。こういうデートは、シリサイド化作業の間金属デ
ートをカプセル封じする為に必要とする酸化物被覆をそ
の上に重ねて持つことがある。
然し、この酸化物被覆は、シリコン・スライスの面の地
形で、段の所に酸化物のフィラメントを残す傾向がある
為に問題がある。このフィラメントは、デートのパター
ンを定める時、モリブデンのエツチングをマスクし、こ
うして金属短絡部を残し、それが装置の故障原因になる
。
この発明の目的は、ｖＬＳＩ半導体装置、特に高融点金
属デートｖ持つこの様な装置の改良された製法を提供す
ることである。別の目的は、長いエッチ工程があっても
、エッチ・マスクを劣化させないＶＬＳ　Ｉの製法を提
供することである。
金属デート材料の上に酸化物の上側層を用い、この酸化
物がｒ−）・レベルのパターンで存在していて、この酸
化物がデートに対するカプセル封じの一部分になる様な
金属ケ゛−トＶＬＳＩ装置は、フォトレジストの降伏を
招く様な製造上の問題を持つことがある。ポリマ・レジ
ストのこの降伏は、垂直の段の側壁から酸化物を除去す
るのに必要なエッチ時間が非常に長いことによるもので
ある。
この酸化物を除去しないと、金属エッチの間、酸化物に
よってマスクされた材料からの金属短絡部が生ずる。こ
の発明は、酸化物の上に余分の薄いモリブデン層をデポ
ジットすることにより、酸化物／モリブデンの積重ねの
エッチを達成する方法を提供する。このモリブデン層の
パターンを定めてエッチし、その後レジストを除去する
。薄いモリブデン層がこの後のエッチ工程で酸化物をマ
スクする様に作用する。モリブデン・デートのエッチの
際、ケ９−ト自体は酸化物によってマスクされているが
、薄いモリブデン・マスク層が自動的に除去される。モ
リブデン以外のデート材料にも同じ様な手順が用いられ
る。
この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体並びにその他の特徴
及び利点は、以下図面について詳しく説明する所から最
もよく理解されよう。
実施例 第１図について説明すると、ＶＬＳＩ半導体装置、例え
ば１メガビツトのＤＦｔＡＭ等を製造する方法は、金属
デー）　ＭＯＳ　トランジスタのゲートを形成する為に
、モリブデン層１０のパターンを定めることを必要とす
る。層１０は、パターンを定めるのに使われるエッチの
時点で、その上に重なる酸化シリコン層１１を持ってい
る。その下側の地形の段１２は、第ルベルのポリシリコ
ン構造、フィールド酸化物区域又は種々の導体及び／又
は絶縁体構造によるものであることがある。段１２の縁
でモリブデンと酸化物の積重ね１０．１１’Ｙエツチす
る時、エッチの異方性の為に、フィラメント１３（破線
で示す）がその場所に残る傾向がある。
このフィラメント１３が残るのを避ける為に、エッチ時
間を過度に長くしなければならない。
この発明では、この長い過剰エッチの間、フォトレジス
ト・マスクに対する損傷が起るのを避ける為に、第２図
に見られる様に、酸化物１１の上に薄い金属モリブデン
層１５を被着する。次に７オトレジスト材料１６’ａ’
層１５の上に適用し、その後光に露出して現像し、エッ
チ・マスクとするパターンを所定位置に残す。第６図に
見られる様ニ、次にレジスト・マスク１６を使って金属
層１５を選択的に除去し、その後剥取りによってレジス
ト１６を除去する。次に残っているモリブデン１５をマ
スクとして使って、酸化物１１をエッチすることが出来
る。このマスクは長い過剰エッチによって損傷を受ける
惧れがずつと少ない（第４図）。同じく、その下にある
モリブデン層１０も酸化物１１をマスクとして使ってエ
ッチする。
薄いモリブデン層１５はモリブデン１０Ｚ除去したのと
同じエッチによって除去される。残っているモリブデン
１０及びキャップ酸化物１１がトランジスタ・ゲートで
あり、この後、ソース／ドレインの打込みに対するセル
ファライン・マスクとして使われる。このｒ−）は段か
ら隔てることも出来るし、或いは面に沿って延びていて
、段を横切って下るストリッツにすることも出来る。
酸化物１１を側壁１３から完全に除去しない場合、第４
図のエッチによって金属１０が完全に除去されないこと
があり、この為、破滅的な故障となる金属短絡部が生ず
ることがある。従って、酸化物のエッチはこの酸化物が
完全に除去される様に保証する為に十分長くしなければ
ならない。
図示の構造に於ける酸化物層１１０目的は、この後のシ
リサイド化作業でモリブデンをカプセル封じする為であ
る。係属中の特許願 に記載されている様に、上に述べたのと同じ考えが、タ
ングステン或いはタンタルの様な他の高融点金属をＭＯ
Ｓ　トランジスタ等の金属デートとして使うこの他の製
造方法にも役立ち、実際、フォトレジストを損傷する惧
れのある長いエッチ時間を必要とする任意の構造で役立
つ。
この発明ン実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。
以上の説明から、当業者には、この実施例の種々の変更
並びにこの発明のその他の実施例が考えられよう。従っ
て、特許請求の範囲は、この発明の範囲内に含まれるこ
の様な変更又は実施例を包括するものであることを承知
されたい。
【図面の簡単な説明】
第１図乃至第４図はこの発明に従って製造する時の種々
の段階に於けるシリコン・スライスの小さな一部分を著
しく拡大した側面断面図である。 符号の説明 １０：モリブデン層 １に酸化シリコンの上側層 １２：段 １３：フィラメント １５：薄い金属モリブデン層 １６：フォトレジスト

Claims (10)

    【特許請求の範囲】
  1. （１）半導体本体の面に、該面に沿つた段を横切つて延
    びる高融点金属層を被着する工程と、 該高融点金属層の上に絶縁体層を被着する工程と、 該絶縁体層の上に薄い耐食性被覆を被着する工程と、 該耐食性被覆の上にフォトレジスト層を被着し、前記フ
    オトレジストを露光現像して、前記段から隔たつた前記
    フォトレジストの区域を残すか、或いは前記段と交差す
    る前記フォトレジストの線を残す工程と、 前記フォトレジストの区域をマスクとして使つて前記耐
    食性被覆をエッチングによつて除き、その後前記フォト
    レジストの区域を除去して前記耐食性被覆の区域を残す
    工程と、 その後前記耐食性被覆の区域をマスクとして使つて前記
    絶縁体をエッチングして、前記段にあるフィラメント区
    域を含む露出された絶縁体被覆を除去する工程と、 その後前記高融点金属層をエッチングする工程と、 を含む半導体装置の製法。
  2. （２）特許請求の範囲第１項に記載した半導体装置の製
    法に於て、前記高融点金属がモリブデンである半導体装
    置の製法。
  3. （３）特許請求の範囲第１項に記載した半導体装置の製
    法に於て、前記絶縁体層が酸化シリコンである半導体装
    置の製法。
  4. （４）特許請求の範囲第１項に記載した半導体装置の製
    法に於て、前記耐食性被覆がモリブデンである半導体装
    置の製法。
  5. （５）特許請求の範囲第１項に記載した半導体装置の製
    法に於て、前記高融点金属並びに前記耐食性被覆が両方
    共にモリブデンであり、前記絶縁体層が酸化シリコンで
    ある半導体装置の製法。
  6. （６）半導体本体の面に、該面に沿つた段を横切る導電
    材料の層を被着する工程と、 該導電材料の層の上に絶縁体層を被着する工程と、 該絶縁体層の上に薄い耐食性被覆を被着する工程と、 該耐食性被覆の上にフオトレジスト層を被着し、該フォ
    トレジストを露光現像して前記段から隔たつた前記フォ
    トレジストの区域を残す工程と、前記フォトレジストの
    区域をマスクとして使つて前記耐食性被覆をエッチング
    によつて除き、その後前記フォトレジストの区域を除去
    して前記耐食性被覆の区域を残す工程と、 その後前記耐食性被覆の区域をマスクとして使つて前記
    絶縁体をエッチングして、前記段にあるフィラメント区
    域を含む露出された絶縁体被覆を除去する工程と、 その後前記導電材料の層をエッチングする工程と を含むＭＯＳトランジスタ装置の製法。
  7. （７）特許請求の範囲第６項に記載したＭＯＳトランジ
    スタ装置の製法に於て、前記導電材料が高融点金属であ
    るＭＯＳトランジスタ装置の製法。
  8. （８）特許請求の範囲第６項に記載したＭＯＳトランジ
    スタ装置の製法に於て、前記絶縁体層が酸化シリコンで
    あるＭＯＳトランジスタ装置の製法。
  9. （９）特許請求の範囲第６項に記載したＭＯＳトランジ
    スタ装置の製法に於て、前記耐食性被覆がモリブデンで
    あるＭＯＳトランジスタ装置の製法。
  10. （１０）特許請求の範囲第７項に記載したＭＯＳトラン
    ジスタ装置の製法に於て、前記高融点金属及び前記耐食
    性被覆が共にモリブデンであり、前記絶縁体層が酸化シ
    リコンであるＭＯＳトランジスタ装置の製法。
JP60137652A 1984-06-25 1985-06-24 半導体装置の製法 Expired - Lifetime JPH0738442B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/624,081 US4628588A (en) 1984-06-25 1984-06-25 Molybdenum-metal mask for definition and etch of oxide-encapsulated metal gate
US624081 1990-12-07

Publications (2)

Publication Number Publication Date
JPS6175544A true JPS6175544A (ja) 1986-04-17
JPH0738442B2 JPH0738442B2 (ja) 1995-04-26

Family

ID=24500576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60137652A Expired - Lifetime JPH0738442B2 (ja) 1984-06-25 1985-06-24 半導体装置の製法

Country Status (2)

Country Link
US (1) US4628588A (ja)
JP (1) JPH0738442B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125937A (ja) * 1986-11-26 1989-05-18 Meir I Janai 集積回路の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62177909A (ja) * 1986-01-31 1987-08-04 Hitachi Ltd 半導体装置の製造方法
US4868633A (en) * 1986-10-22 1989-09-19 Texas Instruments Incorporated Selective epitaxy devices and method
US4806201A (en) * 1986-12-04 1989-02-21 Texas Instruments Incorporated Use of sidewall oxide to reduce filaments
US4749443A (en) * 1986-12-04 1988-06-07 Texas Instruments Incorporated Sidewall oxide to reduce filaments
FR2669466B1 (fr) * 1990-11-16 1997-11-07 Michel Haond Procede de gravure de couches de circuit integre a profondeur fixee et circuit integre correspondant.
US5476575A (en) * 1994-08-03 1995-12-19 International Business Machines Corporation Fabrication of moly masks by electroetching
US6287975B1 (en) * 1998-01-20 2001-09-11 Tegal Corporation Method for using a hard mask for critical dimension growth containment
US6369709B1 (en) * 1998-04-10 2002-04-09 3M Innovative Properties Company Terminal for libraries and the like
US6087269A (en) * 1998-04-20 2000-07-11 Advanced Micro Devices, Inc. Method of making an interconnect using a tungsten hard mask
US6936508B2 (en) * 2003-09-12 2005-08-30 Texas Instruments Incorporated Metal gate MOS transistors and methods for making the same
US7148546B2 (en) 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same
US7015534B2 (en) * 2003-10-14 2006-03-21 Texas Instruments Incorporated Encapsulated MOS transistor gate structures and methods for making the same
US7045456B2 (en) * 2003-12-22 2006-05-16 Texas Instruments Incorporated MOS transistor gates with thin lower metal silicide and methods for making the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165636A (en) * 1979-06-12 1980-12-24 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5671973A (en) * 1979-11-16 1981-06-15 Nec Corp Preparation method of semiconductor system

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698078A (en) * 1969-12-22 1972-10-17 Gen Electric Diode array storage system having a self-registered target and method of forming
US4453306A (en) * 1983-05-27 1984-06-12 At&T Bell Laboratories Fabrication of FETs

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165636A (en) * 1979-06-12 1980-12-24 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS5671973A (en) * 1979-11-16 1981-06-15 Nec Corp Preparation method of semiconductor system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125937A (ja) * 1986-11-26 1989-05-18 Meir I Janai 集積回路の製造方法

Also Published As

Publication number Publication date
US4628588A (en) 1986-12-16
JPH0738442B2 (ja) 1995-04-26

Similar Documents

Publication Publication Date Title
US6204105B1 (en) Method for fabricating a polycide semiconductor device
JPH04226067A (ja) 実質的に低減したキャパシタンスを有するアンチヒューズエレメントの形成方法
JPS6175544A (ja) 半導体装置の製法
JPS6144470A (ja) 集積回路チップにおける金属充填方法
US4892845A (en) Method for forming contacts through a thick oxide layer on a semiconductive device
US3438121A (en) Method of making a phosphorous-protected semiconductor device
US5846873A (en) Method of creating ultra-small nibble structures during mosfet fabrication
US4775644A (en) Zero bird-beak oxide isolation scheme for integrated circuits
US6495897B1 (en) Integrated circuit having etch-resistant layer substantially covering shallow trench regions
EP0008774B1 (en) A method of manufacturing a device in a silicon wafer
JPS5923475B2 (ja) 半導体装置用電極の形成方法
US6372615B2 (en) MOSFET and fabrication method thereof
US5770464A (en) Method for fabricating semiconductor devices having lightly doped drain
US5407859A (en) Field effect transistor with landing pad
EP0209794A2 (en) Method for producing a contact for a semiconductor device
JPS59121978A (ja) 半導体装置の製造方法
JPS5935479A (ja) 半導体装置の製造方法
JPS5832502B2 (ja) 半導体装置の製造方法
JPH05259182A (ja) 自己整列した接点窓
US6300190B1 (en) Method for fabricating semiconductor integrated circuit device
KR100272577B1 (ko) 바이폴라 트랜지스터의 제조방법
KR100209210B1 (ko) 반도체 소자의 콘택홀 형성방법
JPS6149473A (ja) ポリサイドゲ−トｍｏｓ　ｉｃの製造方法
KR19990005824A (ko) 폴리사이드게이트구조를 갖는 더블 폴리 커페시터 형성방법
JPS60160168A (ja) Ｍｏｓ型半導体装置の製造方法