JPS58162064A

JPS58162064A - 半導体装置の製造方法

Info

Publication number: JPS58162064A
Application number: JP4472282A
Authority: JP
Inventors: Kunio Saito; 斎藤　國夫; Takao Amasawa; 天沢　敬生; Kazuo Hirata; 一雄平田; Masatoshi Oda; 政利小田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-03-23
Filing date: 1982-03-23
Publication date: 1983-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は簡便なる工程で、動作速度が速く、素子面積の
少ない半導体素子及び集積回路などの半導体ｈ−ｍを製
造する方法に関する。−従来、半導体集積回路等を製造
する場合、高密度化等を目的として以下に述べる方法等
が用いられていた。ここでは例として、第１図及び第２
図に示す２例のセルファラインゲート構造のＭＯＳ　）
ψ う／リスタの製造方法を説明する。この２例の製造方法
は、ＭＯＳ）ランリスタのソース及びゲート電極部の不
純物尋人工程に、ゲート電極をマスクとしたセルファラ
インによるイオン注入工程が用いられた例であり、第１
図の例はゲート電極とソース・ドレイン配線を別々に形
成する方法、第２図の例はゲート電極とソース・ドレイ
ン配線を同時に形成するいわゆるダイレクトコンタクト
工程と叶ばれる方法である。

＃５ｌｌＷｔａ）Ｆｉ、、シリコン基板ｌ上に、ゲート
酸化膜２、公知のｂｏｏｏａ法による素子分離用酸化膜
３、シリコン基板表面近傍にチャンネルドーグ４が形成
された基板を示したものである。チャンネルドープ４は
以後図示を省略することもある。この第１図（＆）の基
板上に第１図（ｂ）に示す如く、ゲート電極５を形成し
、このゲート電極５をマスクとして、第１図（０）に示
す如く、不純物のイオン注入６によってセルファライン
によシソース・ドレイン領域７を形成する。この後、ソ
ース・ドレイン領域７のイオン注入によって導入された
不純物を電気的に、活性化するため、またイオン注入に
よって生じたシリコンの結晶欠陥を回復させるために通
常、９５０〜１０００＠０　、１５分〜３０分程度の熱
処理が行われる。従って、ゲート電極５は少なくともこ
の熱処理に耐えることが必要となるため、通常不純物が
ドープされたポリシリコン、モリブデン等のｉ！ｌＩ融
点金属、あるいは＾融点金属の７リサイド等が用いられ
る。次に第１１Ｗ（ｄ）に示す如く、層間絶縁膜８を被
着せしめた後、スルーホール９ををけ、第１図（θ）に
示す如くアルミニウム（以後ム１と記す）等の金属配線
ｌＯを形成する。通常この後は外部配線のためのポンデ
ィングパッドを形成し、ポンディングパッド部分以外の
基板表面全体に保護膜を被着せしめて基板の製造工程を
完了させる。

次に第２図のダイレクトコンタクト工程について説明す
る。第２図（ａ）は該に述べた第１図（ａ）と同じ構造
の基板を示し九本のである。この基板上に第２図（ｂ）
に示す如く、レジストパターン１１を形成し、不純物の
イオン注入１２によってシリコン基板中にソース・ドレ
イン領域１３を形成する。

この後、レジストパターン１１をマスクとしてゲート酸
化膜２をエツチングし、窒素！囲気等の不油性雰囲気中
でソース・ドレイン領域１３の活性化と結晶欠陥回復等
のための９５０〜１０００°０．１５〜３０分の熱処理
を行なう。この熱処理は行なわない場合奄ある。次にソ
ース・ドレイン領域の基板表向をライトエツチングによ
って清渉化し、第２図＜Ｑ）に示す如く、ゲート電＆１
４とソース（ドレイン）配＠ｔＳ及びドレイン（ソース
）配線１６を同時に形成する。このとき、ゲート電極１
４とソース・ドレイン領域１３の位置は、マスク合わせ
１差や工程を経ることによる基板の伸縮等によってばら
つく。従って、このまｔＭＯＢ　）ランリスタを形成す
ると位置のばらつきがＭＯ１３）ランリスタの特性のは
もつきとなって現わ−れるため好ましくない。そこで、
通常は第２図（０）に示す如く、ゲート電極１４０幅を
、先に形成したソース・ドレイン領域１３の間の暢よシ
も狭くしておき、第２図（ｄ）に示す如く、ゲート電極
１４をマスクとして不純物イオン注入１γによシセルフ
ァラインのソース・ドレイン領域１８を形成する。ここ
で再びイオン注入された不純物の活性化と結晶欠陥回復
等のための９５０〜１０００”０　、１５〜３０分機度
の熱処理が行なわれる。ゲート電極１４とソース・ドレ
イン配＠１５．１６は、こ９熱処理に耐えることが要求
される。更に４この場合、該に述べた第１図の工程と異
なるところはソース・ドレイン配ｄ１５，１６とソース
・ドレイン領域１３とのコンタクトがこの熱処理を経た
後、良好なオーミックコンタクトを形成していなければ
ならないところである。これらの条件を満足する配線材
料として一般には不純物をドープしたポリシリコンが用
いられる。また、最近では配線の電気抵抗を下げるため
、ポリシリコンの上に為融点金属のシリサイドを用いた
２ＮｊＩ構造のポリサイドし呼ばれる電極配線や、不純
物をドープした高融点金属の一、シリサイドの電極配ｌ
１１等が提案されている。以上のようにしてソース・ド
レイン領域１８の活性化及び結晶欠陥回復等のための熱
処理を行なった後、第２−（・）に示す如く、層間絶縁
膜１９を形成し、その上に第２図（ｆ）に示す如く、ム
１等の第２層目の金属配！Ｉ２０を形成する。基板を完
成させるためポンディングパッド、保護膜を形成するこ
とは級に述べた第１図の工程の場合と同様である。

以上、第１図及び第２図の工程を例として説明した従来
の製造方法によるセル７アラインゲート構造のＭθＢト
ランジスリス紘集積回路は、（ａ）　　ゲート電極をマ
スクとして不純物のイオン注入によシセルファラインで
形成したソース・ドレイン領域の活性化や結晶欠陥回復
等のための為温熱処理の必要性により、ゲート電極やダ
イレクトコンタクト工程における第１層目のソース・ド
レイン配線の材料が制限される。

このため、ゲート電極やソース・ドレイン配線にはムＪ
等の低融点で電気抵抗の低い金属は使えず、一般には不
純物をドープしたポリシリコンが使われるため、電気抵
抗が高く信号の配線遅延が大きいため、集積回路の動作
速度を遅くしている。この！合、第１図の製造方法に限
ってはゲート電極にモリブデン等の高融点金属を使用で
き、電気抵抗を低くすることができるが、第１図を見て
明らかなようにソース・ドレインの第１層目の配線が行
なえないため、配線設計の自由度が、第２図のダイレク
トコンタクト工程に比べて小さくなる欠点がある。また
、第２図のダイレクトコンタクト工程でｔｉ該に述べた
ように、ゲート電極を含む第１層目の配線に、ポリサイ
ドや不純物をドープした高融点金属のシリサイド等を使
用することが提案されているが、これらの配線はＭｏや
ム１等の純金属に比べてまだ抵抗が１桁以上高く、高密
度集積回路では配線遅延がまだ大きいことが指摘されて
いる。

（ｂ）　　第１図及び第２図に示したようなセルファラ
インゲート構造が開発されたことにより、ゲート電極と
ソース・ドレイン領域との重ね合わせ余裕度を除去でき
、素子面積の縮少化に木きく貢献したが、例えば、第１
図（句のスルーホール９とその周囲との重ね合わせ余裕
度や、第２図（ｃ）のＭ１層目の配＠１４．１５．１６
と下地パターンとの重ね合わせ余裕度などの無駄な重ね
合わせ余裕度が残っておシ、素子面積の縮少化が紺オれ
ている。

（０７ｍ１図及び第２図に例を示したような従来の製造
方法では、ゲート電極やソース・ドレイン配線の切れ目
部分で段差を生ずるため、第２層以上の上層配線がこれ
らの段差を乗シ越えるとき、しばしば断線する。

などの欠点を伴っている。

本発明はこれらの欠点を解決するために提案されたもの
であシ、セルファラインゲート構造を保ちつつ、ム１等
の低融点金属をもゲート電極に使用でき、かつ、セルフ
ァライン化を更に進めることによって素子面積の縮少化
が図れ、かつ、容易に第１Ｆ＠目の電極配線を平坦化し
得るダイレクトコンタクト工程を用いたＭＯ８トランジ
スタ等の半導体素子及び集積回路の製造方法を提供する
ものである。

前記の目的を達成するため、本発明は半導体基板上に所
望の六ターンの電極間ａ屋を形成する工程と、該電極配
ａｍをマスクとして半導体基板中に不純物を導入する工
程と、骸電極配線屋の少くとも側壁を変質せしめる工程
と、該変質した側壁を残し、該電極配線型をエツチング
して隙去する工程と、該側壁が残った半導体基板上に電
気的に導体である物質を堆積して電極配線を形成する工
程とを含むことを特徴とする半導体装置の製造方法を発
明の要旨とするものである。

次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明の精神を逸脱しな
い範囲内で、種々の変更あるいは改良を行いうろことは
云うまでもない。

ＷＪ３図は本発明の実施例であり、集積回路中のＭＯＳ
　）ランリスタを製造する場合を示したものであゐ。ま
ず、該に述べた第１図（ａ）及び第２図（＆）と同じ構
造の第３図（ａ）に示す基板を用意する。すなわち１は
シリコン基板、２はゲート酸化族、３は素子分離用酸化
膜、４はチャンネルドープを示す。

次に＃！３図（ｂ）の如くゲート電極の位置に、例えば
ムｉｆ％の酸化することによって高融点の酸化膜を形成
することのできる材料を用い、ゲート電極のｆＩｉ２１
を形成する。このゲート電極の屋２１をマスクとして不
純物のイオン注入２２を行ない、ソース・ドレイン領域
２３を形成する。次に、第３図ｔｏ）に示す如く、ゲー
ト電極のｆｉ２１をマスクとしてソース・ドレイン領域
２３上のゲート酸化膜をエツチングし１次に第３図（（
１）に示す如く、ゲート電極の製２１の表向を処理して
変質層２４を形成する。ゲート電極のｆｉ２１にムＪを
用いた場合には酸化処理してム’ｍ’５（ｌｌ化アルき
ニウム）を、形成させれば良い。第３図（０）に示した
ゲート酸化族のエツチングと、第３図（ｄ）に示し走ゲ
ート電極の型の表面処理は、順序が反対であっても良い
。

次に、変質層２４の上面を、＠面よシも上面のエツチン
グ速嵐が格段に大きいエツチング方法、例えば００１４
　ガスとＨ，ガスとの混合ガスを用いたドライエツチン
グ方法によってエツチングし、更に変質されないゲート
電極の型の部分２１を００ｊ４ガスを用いてドライエツ
チングして除去するか、あるいは硝酸、燐酸、醋酸及び
水との混合准を用いたウェットエツチングにより除去し
て、第３図＜ｔａ）　Ｋ示す如くの変質層のつい立て２
５を得る。この変質層のつい立て２５は、例え−汀酸化
アルミニウムの場合は、アルオニクムを温水処理によっ
て酸化するときの、予め浸漬時間を定めた一合、温水の
温度によシその厚さを所定の厚さに制御することができ
る。変質層のつい立て２５を得た後、ソース・ドレイン
領域２３の活性化と結晶欠陥回復等のための９５０〜１
０００＠Ｃ、１５〜３０分の熱処理を窒素等の不活性雰
囲気中で行なう。このとき変質層のつい立て２５はこの
熱処理に酎える必要がある。変質層のつい立て２５がム
１，０．であれは、その融点は２０５０６０程度である
から１０００°Ｃ程度の不活性雰囲気中での熱処理に耐
えられることは明白である。また、下地のゲート酸化膜
やシリコン基板との間でも熱力学的に安定である。本発
明の要点は、このようにゲート電極が直ｉ＃為温熱処理
を受ける代わシに、ゲート電極の側壁の位受けるように
、したところにある。次に、第３図（ｅ）の基板をライ
トエツチングしてソース・ドレイン領域の表面を清浄化
し、第３図（ｆ）に示す如く、第１層目の電極配線２６
．２７を堆積する。この第１層目の電極配線は、ソース
・ドレイン領域の活性化等のための高温熱処理を受ける
必要がないから、ム１等の低融点金属も含めた広範囲な
配線材料が使用可能であることは直ちに理解できるであ
ろう。

以上、集積回路中のＭＯ８トランクスタの製造方法を実
施例に挙けて本発明を説明したが、本発明・金相いるこ
とによシリ下に述べる多大なる効果を生じせしめる。

１）本発明によれば、ＭＯＳ）ランリスタを製造する場
合、セルファラインゲート構造をとシなからゲート電極
にム１等の低融点金属等を用いることができ、配線遅延
を少なくできるので、動作速度の速い集積回路を製造す
ることができる。

２）第１層目の電極配線が高温熱処理を免れることがで
きるので、第４図に示す如く、第１層目の電極配線を容
易に２層構造にでき、下層の電極配線２８の材料を選ぶ
ことによ＃）ＭＯＢトランジスタのしきい値電圧を調整
することができる。

また、下層の電極配線２８に耐熱性の高い材料を用いる
ことによって素子の信頼性を為める等の２層構造を容易
に形成し得ることによる利点を生じせしめる。

３）ソース・ドレイン領域と配線とのコンタクト部が高
温熱処理を免れるので、劣化することなく極めて低抵抗
の良好なオーミックコンタクトを形成できる。

４）ゲート電極とソース・ドレイン配線とがセル７アラ
インで分離されるので、第１層目の電極配線と下層のパ
ターンとの１ね合わせ余裕度を低減でき、素子面積を縮
少化することができる。

５）第２図に示した従来のダイレクトコンタクト工程で
は、ソース・ドレイン領域の形成に２回のイオン注入工
程を必要としたが、本発明では１回で形成できる。

６）％ｌＮ１１目の電極配線によって生じた第３図（ｆ
）に示す変質層のつい立て２５の上に堆積した配線材料
２７を、ウェットエツチング又はエツチング速度の方向
性の少ないドライエツチング方法によって、第５図に示
すＡ日＜、電極配線の多少の膜べり３０を許容して除去
することによシ、容易にゲート電極近傍の第１層目の電
極配線の平坦化を行なうことができる。このとき、配線
材料２７を除去するのに、表面を酸化等によって変質さ
せてから除去する等の方法も適用できるであろう。また
、このとき、表面の変質層と、該変質層のつい立て２５
とが例えばム１，０３等と同じ物質となる場合には、そ
の物質をエツチングすることによシ、第６図（ａ）に示
す如くの平坦化電極配線を容易に得ることができる。更
に、上記の、ようにして得た平坦化電極配線の表面を低
温で酸化し、第６図（１，、）に示す如くの例えば、ム
１，０１等の層関絶縁農３１を容易に形成できる。

７）本発明を用いることによシ、上記のようにして容易
に平坦化電極配線を得ることができるので、従来のよう
に一関絶縁膜にリンフローと呼ばれるリンガラスを高温
で形成して表面をなだらかにする工程等を用いる必要が
なく、ソース・ドレイン領域の活性化等のための高温熱
処理以外は、低温の工程を適用し得るため、ソース・ド
レイン領域の位置の制御を容易にすることができる。従
って、極めて幅の狭いチャンネル（ソースとドレイン領
域の間の領域に形成される尋電層）を制御性良く形成で
き、ＭＯ日トランジスタの動作速度を速くすることがで
きる。

本発明は、上述の実施例に限らず、多くの半導体素子及
び集積回路に適用し得る。例えば、第７図（ａＪに示す
妬くのゲート酸化膜の無い基板を用いて本発明を適用す
れば、第７図（１））に示す如くのショットキーゲート
型のトランジスタを製造することがｂ」能である。また
、ダイオードやＭＯ８キャパシタ、あるいは抵抗素子等
の多くの回路素子に適用し得る。史に、半導体基板はシ
リコンのみでなく、化合物半導体等にも適用して有益な
るものである。

本発明の実施例では、ソース・ドレイン領域の形成にイ
オン注入工程を用いたが、拡散等の他の不純物碑入工相
を用いる場合でも、本発明を適用すれば、該に述べた効
果とほぼ同様の植々の効果を生じせしめるであろう。

【図面の簡単な説明】

第１図（ａ）〜（・）は従来のセル７アラインゲート構
造のＭＯ８トランジスタの製造方法を示した図、第２図
（ａ）〜（ｆ）は従来のダイレクトコンタクト工程を用
いたセル７アラインゲート構造のＭＯＳ　）ランリスタ
の製造方法を示し、第３図（ａ）〜（ｆ）は本発明の製
造方法を示し、第４図は本発明の実施例において第１７
−目の電極配線を２層構造にした場合、第５図は本発明
によって第１層目の電極配線を平坦化した第１の例を示
し、第６図（ａ）９価）は本発明によって第１鳩目の電
極配線を平坦化した第２の例と一関絶縁膜を形成した例
を示し、第７図（ａ）　Ｉ　（ｂ）は本発明をショット
キーゲート型のトランジスタに適用した場合の例を示す
。ｌ・・・シリコン基板等、２・・・ゲート酸イＥＰＡ、
３・・・素子分離用酸化膜、４・・・チャンネルドープ
、５・・ゲート電極、６・・・不純物のイオン柱入、７
・・・ノース・ドレイン領域、８・・・層間絶縁膜、９
・・・スルーホール、１０・・・金属配置、１１・・・
レジストノ（ターン、１２・・・不純物のイオン注入、
１３・・・ソース・ドレイン領域、１４・・・ゲート電
極、１５・・・ソース（ドレイン）配線、１６・・・ド
レイン（ソース）配線、１７・・・不純物のイオン注入
、１８・・・ソース・ドレイン領域、１９・・一関絶縁
膜、２０・・第２　Ｗｔ目の金属配線、２１・・・ゲー
ト電極の型、２２・・不純物のイオン注入、２３・・・
ソース・ドレイン領域、２４・・変質層、２５・・・変
質層のつい立て、２６・・第１層目の電極配線、２７・
・・変質層のつい立て２５の上に堆積した第１層目の電
極配線の配線材料、２８・・・下層の第１層目の電極配
線、２９・・・上層の第１層目の電極配線、３０・・・
膜べり特許出顯入ＪＪｉＪｌ　　　Ｆ・−６

Claims

【特許請求の範囲】

半導体基板上に、所望のパターンの電極配線盤を形成す
る工程と、蚊電極配線型をマスクとして半導体基板中に
不純物を導入する工程と、該電極配線盤の少くとも側壁
を変質せしめる工程と、該変質した側壁を残し、骸電極
配線型をエツｔングして除去する工程と、該側壁が残っ
た半導体基板上に電気的に導体である物質を堆積して電
極配線を形成する工程とを含むことを特徴とする半導体
装置の製造方法。