JPS6074682A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に電極形成工
程を改良した半導体装置の製造方法に係る。

〔発明の技術的背景〕

従来、ＭＯ８型半導体装置は次のような方法により製造
されている。

まず、側えばｐ型シリコン基板１の素子分離領域予定部
を選択的に除去し、この除去部にＳ　ｔ　０２等の絶縁
物を埋め込んで素子分離領域２を形成する。つづいて、
素子分離領域２で分離された基板１の島状領域に熱酸化
膜を形成し、該熱酸化膜上に多結晶シリコンからなるｒ
−計電極３を形成した後、該電極３をマスクとして熱酸
化膜を選択的にエツチングしてダート酸化膜４を形成す
る。ひきつづき、ダート電極３及び素子分離領域２をマ
スクとしてｎ型不純物、例えば砒素を基板１にドーピン
グしてｎ型のソース、ドレイン領域５，６を形成する。

次いで、全面に５１０２膜７を堆積し、コンタクトホー
ル８・・・を開孔した後、全面にＡｔ膜を蒸着し、ｉ４
ターニングして前記ソース、ドレイン領域５，６とコン
タクトホール８，８を介して接続したＡｔ取出し電極９
，１０を形成し、ＭＯ８型半導体装置を製造する（第１
図図示）。こうした方法によれば、ｆ−）電極３とソー
ス、ドレイン領域５，６との合せ余裕が不粟となるため
、高集積化が可能となる。

〔背景技術の問題点〕

しかしながら、上述した従来法にあってはソース、ドレ
イン領域５，６とＡｔ取出し電極９゜１０との接続を図
るためのコンタクトホールの形成に際し、マスク合せが
必要となり、十分な合せ余裕が必要となる。このため、
素子の微細化が進行すると、合せ余裕が十分にとれなく
なるので、コンタクトホールがソース領域とダート電極
とに亘って形成されたりしてソース、ダート間短絡を招
く。したがって、フォトエツチング技術を使用してのソ
ース、ドレインのＡｔ取出し電極の形成が困難となる。

〔発明の目的〕

本発明はセルファラインでダート電極と、ソース、ドレ
イン電極を形成することにより、サラミクロンの電極形
成が可能な高集積度の半導体装置を製造し得る方法を提
供しようとするものである。

〔発明の概要〕

本発明は第１導電型の半導体基板もしくは半導体層に素
子分離領域を形成する工程と、この素子分離領域で分離
された半導体基板もしくは半導体層の島状領域にダート
絶縁膜を介して両端が素子分離領域上に延びる被膜ノ９
ターンを選択的に形成する工程と、この被膜・奢ターン
の側面のみに該パターンに対して選択エツチング性を有
する壁体を形成した後、該ｉ９ターン及び壁体をマスク
として第２導電型の不純物を半導体基板もしくは半導体
層にドーピングして第２導電型の半導体領域を形成する
工程と、前記被膜・母ターン及び露出した半導体領域の
一部をエツチング除去して半導体基板もしくは半導体層
に溝部を形成すると共に、前記壁体を残存させる工程と
、全面に金属膜もしくは金属シリサイド５− 膜を堆積した後、残存壁体を除去してその上の金属又は
金属シリサイドをリフトオフすることにより電極を形成
する工程とを具備したことを特徴とするものである。こ
うした本発明によれば、ダート電極と上面に溝部が作ら
れたソース、ドレイン領域とをセルファラインで形成で
きると共に、ｆ−計電極とソース、ドレイン電極とをセ
ルファラインで形成でき、高集積度の半導体装置を簡単
に製造できる。

〔発明の実施例〕

次に、本発明をｎチャンネルＭＯ８）ランジスタの製造
に適用した側について第２図（、）〜（ｅ）を参照して
説明する。

■　まず、ｐ型シリコン基板１ノの素子分離領域予定部
を選択的にエツチング除去した後、除去部に５ｔＯ２を
埋め込んで素子分離領域１２を形成した。つづいて、熱
酸化処理を施して素子分離領域１２で分離された基板１
１の島状領域に熱酸化膜を成長させた後、全面に多結晶
シリコン膜を堆積した。ひきつづき、多結晶シリコ６− ン膜をダート予定部に写真蝕刻法によりレジストパター
ン（図示せず）を形成した後、該レジストパターンをマ
スクとして多結晶シリコン膜及び熱酸化膜をリアクティ
ブイオンエツチング（ＲＩＥ　）によシ選択的に除去し
て前記島状領域にダート酸化膜１３を介して両端が前記
素子分離領域１２上に延びる多結晶シリコンパターン１
４を形成した。この後レジスト・！ターンを除去し、更
に全面にＣＶＤ法により厚さａｏｏｏｌの８１０□膜１
５を堆積した（第２図（＆）図示）。

（１１）次いで、ＲＩＥにより５１０２膜１５をエツチ
ングして多結晶シリコンミ９ターン１４及びダート酸化
膜１３の側面のみに５１０２からなる壁体１６を形成し
た。つづいて、素子分離領域１２、多結晶クリコンパタ
ーン１４及び壁体１６をマスクとしてｎ型不純物、例え
ば砒素を基板１１の露出した島状領域にイオン注入した
後、熱処理を施してｎ型の拡散領域１７．ＩＩＩを形成
した（第２図（ｂ）図示）。

（ｉｉｉ　）次いで、ＲＩＥにより多結晶シリコンパタ
ーン１４がなくなるまでエツチングした。この時、露出
したｎ型拡散領域１７．１８の表面がエツチングされて
溝部１９１，１９２が形成されると共に、残存したｎ型
拡散領域によりソース、ドレイン領域２０．２１が形成
された。同時に塀状に突出した壁体１６が残存した（第
２図（ｃ）図示）。

（ｉＶ）　次いで、全面にＡｔ膜を蒸着した。この時、
第２図（ｄ）に示す如く、Ａｔ膜２２は突出した壁体１
６上にも蒸着され、該壁体１６を境に溝部１９、．１９
２上のＡｔ膜２２とダート酸化膜１３上のｋｌ膜２２と
が分離された。つづいて、壁体１６を除去してその壁体
１６，１６上のＡ／−膜をリフトオフすることにより、
壁体１６゜１６を境にしてＡｔ膜を分離した後、分離さ
れたＡ／＝膜をノＪ？ターニングしてダート酸化膜１３
上を横切るＡ／１．ダート電極２３．ソース領域２０と
接続したソース取出しＡｔ電極２４及びドレイン領域２
１と接続したドレイン取出しＡｔ電極２５を形成した。

この後、全面にＳｉ３Ｎ４から々るパッシベーション膜
２６を堆積してｎチャンネルＭＯ８）ランジスタを形成
した（第２図（、）図示）。

しかして、本発明によればダート電極予定部に位置する
多結晶シリコン・ぐターン１４及び壁体１６をマスクと
して砒素のイオン注入を行なうことにより、その後に多
結晶シリコンパターン１４を含む領域にｒ−）電極２３
を形成した場合、該ダート電極２３とｎ型のソース、ド
レイン領域２０．２１とをセルファラインで形成できる
。また、ダート電極予定部の両側に残存させた壁体１６
．１６をリフトオフ材として利用してＡｔ膜２２を分離
するため、ソース、ドレインの取出しＡｔ電極２４．２
５とＡｔダート電極２３とをセルファラインで形成でき
る。この場合、Ａｔダート電極２３と取出しＡｔ電極２
４゜２５の間の距離を壁体ｉｅ、ｉｅの幅でコントロー
ルできるため、Ａｔゲート電極２３とソースドレインの
コンタクトホールの距離を数千久と短縮できる。したが
って、高集積度のｎチャンネルＭＯ８）ランジスタを製
造できる。

９− また、第２図（ｂ）　、　（ｅ）に示す如く多結晶シリ
コンノ’？ターン１４、壁体１６．１６をマスクとして
シリコン基板１１にｎ型拡散領域１７，１Ｂを形成した
後、その拡散領域１７．１８ｆ表面をエツチングして上
面に溝部１９１．１９２を有するソース、ドレイン領域
２０．２１を形成するため、Ａｔ取出し電極２４．２５
とソース、ドレイン領域２０．２１との接触面積を大き
くでき、ひいてはソース、ドレイン領域を微細化して高
集積化を図る場合でも、良好な接続が可能となる。

なお、上記実施例において素子分離領域の形成前に該領
域に対応する箇所に基板と同導電型の不純物をドーピン
グして反転防止層を形成してもよい。

上記実施例ではダート電極予定部に多結晶シリコン・ン
ターンを形成したが、これに代って非晶質シリコンパタ
ーン等壁体に対して選択エツチング性を有する材料のパ
ターンならいかなるものを用いてもよい。

１０− 上記実施例では電極としてＡｔを用いたが、これに代っ
てＡｔ　−Ｓｔ　、　Ａｔ−Ｃｕ　、　Ａｔ−８１−Ｃ
ｕなどのＡ／＝合金やＴｉ　ｌＷ　ｒ　Ｍｏ　＋　Ｔａ
などの高融点金属、モリブデンシリサイド、タングステ
ンシリサイド、タンタルシリサイドなどの高融点金属シ
リサイドを用いてもよい。

本発明は上記実施例の如きｎ−チャンネルＭＯ８）ラン
ジスタの製造のみに限らず、ｐチャンネルＭＯ８）ラン
ジスタ、０ＭＯ８等の製造にも同様に適用できる。また
、ノマルクシリコン上にＭＯＳ　）ランジスタを製造す
る場合に限らず、ＳＯ８等の半導体膜上にＭＯＳ　）ラ
ンジスタを製造してもよい。

〔発明の効果〕

以上詳述した如く、本発明はダート電極とソース、ドレ
イン領域とをセルファラインで形成できると共に、ダー
ト電極とソース、ドレイン電極をセルファラインで形成
できることによシサブミクロンの電極形成が可能な高集
積度の半導体装置を製造し得る方法を提供できる。

【図面の簡単な説明】

第１図は従来法により製造されたｎチャンネルＭＯ８）
ランジスタの断面図、第２図（、）〜（、）は本発明の
実施例におけるｎチャンネルＭＯ８）ランジスタの製造
工程を示す断面図である。 １１・・・ｐ型シリコン基板、１２・・・素子分離領域
、１３・・・ダート酸化膜、１４・・・多結晶シリコン
パターン、１６・・・壁体、１７．１８・・・ｎ型拡散
領域、１９１．１９．・・・溝部、２０・・・ｎ＋型ソ
ースｉ域、２１・・・層型ドレイン領域、２３・・・Ａ
ｔダート電極、２４．２５・・・取出しＡｔ電極。

Claims (5)

【特許請求の範囲】
1. （１）第１導電型の半導体基板もしくは半導体層に素子
   分離領域を形成する工程と、この素子分離領域で分離さ
   れた半導体基板もしくは半導体層の島状領域にダート絶
   縁膜を介して両端が素子分離領域上に延びる被膜パター
   ンを選択的に形成する工程と、この被膜ノ４ターンの側
   面のみに該ノｆターンに対して選択エツチング性を有す
   る壁体を形成した後、該パターン及び壁体をマスクとし
   て第２導電型の不純物を半導体基板もしくは半導体層に
   ドーピングして第２導電の半導体領域を形成する工程と
   、前記被膜パターン及び露出した半導体領域の一部をエ
   ツチング除去して半導体基板もしくは半導体層に溝部を
   形成すると共に、前記壁体を残存させる工程と、全面に
   金属膜又は金属シリサイド膜を堆積した後、残存壁体を
   除去してその上の金属又は金属シリサイドをリフトオン
   することにより電極の形成を行なう工程とを具備したこ
   とを特徴とする半導体装置の製造方法。
2. （２）　非単結晶シリコンパターンが多結晶シリコンパ
   ターンであることを特徴とする特許請求の範囲第１項記
   載の半導体装置の製造方法。
3. （３）壁体力ＣｖＤ−８ｉＯ２又はＳ　ｉ　、Ｎ４から
   なることを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。
4. （４）金属膜がＴｉ膜、　Ｍｏ膜、Ｗ膜、　Ｔａ膜。 Ａｔ合金膜であることを特徴とする特許請求の範囲第１
   項記載の半導体装置の製造方法。
5. （５）金属シリサイド膜がチタンシリサイド膜。 モリブデンシリサイド膜、タングステンシリサイド膜、
   タンタルシリサイド膜であることを特徴とする特許請求
   の範囲第１項記載の半導体装置の製造方法。