JPS61185974A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61185974A JPS61185974A JP60025674A JP2567485A JPS61185974A JP S61185974 A JPS61185974 A JP S61185974A JP 60025674 A JP60025674 A JP 60025674A JP 2567485 A JP2567485 A JP 2567485A JP S61185974 A JPS61185974 A JP S61185974A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にMO8型ト
ランジスタの製造方法に係わる。
ランジスタの製造方法に係わる。
(発明の技術的背景〕
従来、NチャネルMoSトランジスタは、例えば第3図
(a)〜(C)に示す如く製造されている。
(a)〜(C)に示す如く製造されている。
まず、P型の半導体基板1の表面の所定領域に素子分離
用不純物!!12を形成した後、選択酸化法によりフィ
ールド酸化膜3を形成する(第3図(a)図示)。つづ
いて、フィールド酸化膜3により囲まれた半導体基板1
上に熱酸化法により厚さ100〜500人のゲート酸化
膜4を形成する。
用不純物!!12を形成した後、選択酸化法によりフィ
ールド酸化膜3を形成する(第3図(a)図示)。つづ
いて、フィールド酸化膜3により囲まれた半導体基板1
上に熱酸化法により厚さ100〜500人のゲート酸化
膜4を形成する。
次いで、このゲート酸化膜4上に多結晶シリコンからな
るゲート電極5を形成する。しかる後、このゲート電極
5をマスクとして基板1にN型不純物例えばヒ素をイオ
ン注入し、N+型のソース、ドレイン領域6.7を夫々
形成する〈第3図(b)図示)。更に、全面に保護用酸
化膜8をCVD法等により形成した後、前記ソース、ド
レイン領域6.7に夫々対応するゲート酸化膜4、保護
用酸化膜8を写真蝕刻法により選択的に除去してコンタ
クトホール9を形成する。しかる後、アルミニウム(A
2)を蒸着し、パターニングして配線10を形成する(
第3図(C)及び第4図図示)。
るゲート電極5を形成する。しかる後、このゲート電極
5をマスクとして基板1にN型不純物例えばヒ素をイオ
ン注入し、N+型のソース、ドレイン領域6.7を夫々
形成する〈第3図(b)図示)。更に、全面に保護用酸
化膜8をCVD法等により形成した後、前記ソース、ド
レイン領域6.7に夫々対応するゲート酸化膜4、保護
用酸化膜8を写真蝕刻法により選択的に除去してコンタ
クトホール9を形成する。しかる後、アルミニウム(A
2)を蒸着し、パターニングして配線10を形成する(
第3図(C)及び第4図図示)。
ここで、第4図は第3図(C)の平面図である。
しかしながら、従来の製造方法によれば、コンタクトホ
ール9を写真蝕刻法により形成するため、合せ精度の制
限からコンタクトホール9の周辺のソース、ドレイン領
域6.7に第4図に示す如く余裕a、b、c、dを設け
る必要があり、ソース、ドレイン領域6.7と基板1の
接合容量を低減することができない。
ール9を写真蝕刻法により形成するため、合せ精度の制
限からコンタクトホール9の周辺のソース、ドレイン領
域6.7に第4図に示す如く余裕a、b、c、dを設け
る必要があり、ソース、ドレイン領域6.7と基板1の
接合容量を低減することができない。
即ち、近年の微細集積回路においては、その微細化に伴
い各不純物層の濃度も濃くなる傾向にある。このことは
、例えば、ランダムアクセスメモリーICの様な高速の
応答速度を要求される集積回路においてはソース、ドレ
イン領域と基板の接合容量の増大によって応答速度が遅
くなることが障害となっている。上記ソース、ドレイン
a域と基板の接合容量はソース、ドレイン領域の面積に
依存することは知られており、従来技術においてはソー
ス、ドレイン領域の面積を低減するために第3図(C)
の工程で配線10のコンタクトホールの開口径を微細に
することで回避していた。つまり、コンタクトホール9
の開口面積を小さくすることで、ソース、ドレイン領域
6.7の面積を低減しようとした。しかしながら、コン
タクトホール9の形成に際して写真蝕刻法を用いること
に起因して上述した如く接合容量の問題が生ずる。
い各不純物層の濃度も濃くなる傾向にある。このことは
、例えば、ランダムアクセスメモリーICの様な高速の
応答速度を要求される集積回路においてはソース、ドレ
イン領域と基板の接合容量の増大によって応答速度が遅
くなることが障害となっている。上記ソース、ドレイン
a域と基板の接合容量はソース、ドレイン領域の面積に
依存することは知られており、従来技術においてはソー
ス、ドレイン領域の面積を低減するために第3図(C)
の工程で配線10のコンタクトホールの開口径を微細に
することで回避していた。つまり、コンタクトホール9
の開口面積を小さくすることで、ソース、ドレイン領域
6.7の面積を低減しようとした。しかしながら、コン
タクトホール9の形成に際して写真蝕刻法を用いること
に起因して上述した如く接合容量の問題が生ずる。
本発明は上記事情に鑑みてなされたもので、コンタクト
ホールを写真蝕刻法によらずに自己整合的に形成するこ
とにより、微細なソース、ドレイン領域を形成して接合
容量の低減を図った半導体装置の製造方法を提供するこ
とを目的とする。
ホールを写真蝕刻法によらずに自己整合的に形成するこ
とにより、微細なソース、ドレイン領域を形成して接合
容量の低減を図った半導体装置の製造方法を提供するこ
とを目的とする。
本発明は、素子分離領域に囲まれた半導体基板表面にゲ
ート酸化膜を介してゲート電極より幅広の多結晶シリコ
ンパターンを形成する工程と、全面に絶縁膜を形成する
工程と、この絶縁膜及び多結晶シリコンパターンを同一
の工程で選択的にパターニングしてゲート電極を形成す
る工程と、前記基板に不純物を導入する工程とを具備し
、これにより接合容量の低減を図ったものである。
ート酸化膜を介してゲート電極より幅広の多結晶シリコ
ンパターンを形成する工程と、全面に絶縁膜を形成する
工程と、この絶縁膜及び多結晶シリコンパターンを同一
の工程で選択的にパターニングしてゲート電極を形成す
る工程と、前記基板に不純物を導入する工程とを具備し
、これにより接合容量の低減を図ったものである。
(発明の実施例〕
以下、本発明をNチャネルMOSトランジスタの製造に
適用した場合について第1図(a)〜(Q)及び第2図
を参照して説明する。なお、第2図は第1図(f)の平
面図である。
適用した場合について第1図(a)〜(Q)及び第2図
を参照して説明する。なお、第2図は第1図(f)の平
面図である。
(1)、まず、P型のシリコン基板21の所定の表面に
選択酸化法によりフィールド酸化l1l(素子分離領域
)22を形成した く第1図(a)図示)。なお、図中
の23はフィールド酸化膜22に囲まれた島状の素子領
域である。つづいて、前記素子領域23上にゲート酸化
膜24を形成した後、このゲート酸化11!24上に後
記ゲート電極より幅広な多結晶シリコンパターン25を
形成した(第1図(b)図示)。次いで、全面にCVD
シリコン酸化膜26を形成した。しかる後、このシリコ
ン酸化膜26上に所定の形状を有したレジスト27を形
成した。なお、このレジスト27は、ゲート電極形成予
定部においてはゲート電極のチャネル長に相当する距離
りを有する(第1図(C)図示)。更に、反応性イオン
エツチング(RIE)により、前記レジスト27をマス
クとして前記シリコン酸化膜26及び多結晶シリコンパ
ターン25を選択的にエツチングした(第1図(d)図
示)。なお、この工程で、シリコン酸化1126と多結
晶シリコンパターン25とはエツチング選択比が大きい
ため、夫々のエツチングガスまたはエツチング条件は異
にしなければならない。その結果、同図(d)に示す如
く、シリコン酸化膜26等の開口部28間にチャネル長
しの多結晶シリコンからなるゲート電極29が形成され
る。
選択酸化法によりフィールド酸化l1l(素子分離領域
)22を形成した く第1図(a)図示)。なお、図中
の23はフィールド酸化膜22に囲まれた島状の素子領
域である。つづいて、前記素子領域23上にゲート酸化
膜24を形成した後、このゲート酸化11!24上に後
記ゲート電極より幅広な多結晶シリコンパターン25を
形成した(第1図(b)図示)。次いで、全面にCVD
シリコン酸化膜26を形成した。しかる後、このシリコ
ン酸化膜26上に所定の形状を有したレジスト27を形
成した。なお、このレジスト27は、ゲート電極形成予
定部においてはゲート電極のチャネル長に相当する距離
りを有する(第1図(C)図示)。更に、反応性イオン
エツチング(RIE)により、前記レジスト27をマス
クとして前記シリコン酸化膜26及び多結晶シリコンパ
ターン25を選択的にエツチングした(第1図(d)図
示)。なお、この工程で、シリコン酸化1126と多結
晶シリコンパターン25とはエツチング選択比が大きい
ため、夫々のエツチングガスまたはエツチング条件は異
にしなければならない。その結果、同図(d)に示す如
く、シリコン酸化膜26等の開口部28間にチャネル長
しの多結晶シリコンからなるゲート電極29が形成され
る。
(2)8次に前記ゲート電極29及び多結晶シリコンパ
ターン25の露出する側面を熱酸化法により酸化し、熱
酸化1130を形成した。つづいて、RIEにより露出
するゲート酸化!I24を選択的にエツチング除去した
(第1図(e)図示)。なお、この工程では、前記熱酸
化膜30はRIEの特有の性質によりほとんどエツチン
グされずに残存する。次いで、n型不純物例えばヒ素を
加速電圧40KeV、ドーズ量5X10”a’の条件で
前記基板21にイオン注入した。この際、ヒ素イオンは
開口部28から露出する基板21の表面にのみ自己整合
的に注入された。しかる後、注入された不純物を熱処理
により活性化し、開口部28と略同−面積を有するN1
型のソース領域31、ドレイン領域32を形成した く
第1図(f)図示)。更に、導電性材料例えばAλを堆
積した後、RIEによりエッチバックすることにより、
開口部28にAβ配線33を埋め込み、NチャネルMO
Sトランジスタを製造した(第1図(g)及び第2図図
示)。ここで、第2図は第1図(Q)の平面図であり、
図中の34.35は夫々Aβ配線33.33のコンタク
ト部を示す。
ターン25の露出する側面を熱酸化法により酸化し、熱
酸化1130を形成した。つづいて、RIEにより露出
するゲート酸化!I24を選択的にエツチング除去した
(第1図(e)図示)。なお、この工程では、前記熱酸
化膜30はRIEの特有の性質によりほとんどエツチン
グされずに残存する。次いで、n型不純物例えばヒ素を
加速電圧40KeV、ドーズ量5X10”a’の条件で
前記基板21にイオン注入した。この際、ヒ素イオンは
開口部28から露出する基板21の表面にのみ自己整合
的に注入された。しかる後、注入された不純物を熱処理
により活性化し、開口部28と略同−面積を有するN1
型のソース領域31、ドレイン領域32を形成した く
第1図(f)図示)。更に、導電性材料例えばAλを堆
積した後、RIEによりエッチバックすることにより、
開口部28にAβ配線33を埋め込み、NチャネルMO
Sトランジスタを製造した(第1図(g)及び第2図図
示)。ここで、第2図は第1図(Q)の平面図であり、
図中の34.35は夫々Aβ配線33.33のコンタク
ト部を示す。
しかして、本発明によれば、第1図(C)の工程でレジ
スト27をマスクとしてCVDシリコン酸化gI26と
多結晶シリコンパターン25をRIEにより一度にエツ
チング除去するため、ソース、ドレイン領[31,32
を開口部28に対し自己整合的に形成できる。従って、
従来(第4図参照)の如くソース、ドレイン領域形成の
ための余裕を取る必要がなく、開口部28の面積を縮小
することでソース、ドレイン領域31.32の面積を低
減し、トランジスタの性能を落さずに寄生容量を低減で
きる。また、ソース、ドレイン領域31.32の面積を
低減できることにより、素子の集積度を向上できる。更
に、コンタクト部34.35をゲート電極29の両端部
ではなく、ゲート電極29から離れた領域に形成するた
め、ゲート長が短くなった場合でも配線取出しが可能で
ある。
スト27をマスクとしてCVDシリコン酸化gI26と
多結晶シリコンパターン25をRIEにより一度にエツ
チング除去するため、ソース、ドレイン領[31,32
を開口部28に対し自己整合的に形成できる。従って、
従来(第4図参照)の如くソース、ドレイン領域形成の
ための余裕を取る必要がなく、開口部28の面積を縮小
することでソース、ドレイン領域31.32の面積を低
減し、トランジスタの性能を落さずに寄生容量を低減で
きる。また、ソース、ドレイン領域31.32の面積を
低減できることにより、素子の集積度を向上できる。更
に、コンタクト部34.35をゲート電極29の両端部
ではなく、ゲート電極29から離れた領域に形成するた
め、ゲート長が短くなった場合でも配線取出しが可能で
ある。
なお、上記実施例では、A2配線をRIEによるエッチ
バックを用いて形成したが、これに限らず、金属材料の
選択デボジッションによる埋め込み法等でもよい。
バックを用いて形成したが、これに限らず、金属材料の
選択デボジッションによる埋め込み法等でもよい。
また、上記実施例では、ソース、ドレイン領域が単一の
拡散層からなる場合について述べたが、これに限らず、
例えば第5図に示す如くソース、ドレイン領域41,4
2が夫々N−型の拡散層43とN+型の拡散層44から
構成される場合(Graded Qrain構造)でも
よい。このトランジスタは、第1図(f)の工程で不純
物をイオン注入した後、全面にCVDシリコン酸化躾4
5を堆積し。
拡散層からなる場合について述べたが、これに限らず、
例えば第5図に示す如くソース、ドレイン領域41,4
2が夫々N−型の拡散層43とN+型の拡散層44から
構成される場合(Graded Qrain構造)でも
よい。このトランジスタは、第1図(f)の工程で不純
物をイオン注入した後、全面にCVDシリコン酸化躾4
5を堆積し。
更にこれをRIEによりエツチングしてゲート電極29
などの側壁近傍に残存させ、ひきつづきN−型拡敢層形
成のためのイオン注入することにより製造できる。この
トランジスタによれば、ソース、ドレイン領域43.4
4を夫々二種の拡散層4L 42から構成することによ
り、上記実施例のトランジスタと比へ耐圧を向上をでき
る。
などの側壁近傍に残存させ、ひきつづきN−型拡敢層形
成のためのイオン注入することにより製造できる。この
トランジスタによれば、ソース、ドレイン領域43.4
4を夫々二種の拡散層4L 42から構成することによ
り、上記実施例のトランジスタと比へ耐圧を向上をでき
る。
更に、上記実施例では、NチャネルMOSトランジスタ
の製造に適用した場合について述べたが、これに限らず
、PチャネルMoSトランジスタ、相補型MOSトラン
ジスタなどの製造にも適用できる。
の製造に適用した場合について述べたが、これに限らず
、PチャネルMoSトランジスタ、相補型MOSトラン
ジスタなどの製造にも適用できる。
以上詳述した如く本発明によれば、接合耐圧を向上でき
、素子の集積度の高い半導体装置の製造方法を提供でき
るものである。
、素子の集積度の高い半導体装置の製造方法を提供でき
るものである。
第1図(a)〜(g)は本発明の一実施例に係るNチャ
ネルMOSトランジスタの製造方法を工程順に示す断面
図、第2図は第1図(Q)の平面図、第3図(a)〜(
C)は従来のNチャネルMoSトランジスタの製造方法
を工程順に示す断面図、第4図は第3図(C)の平面図
、第5図は本発明の他の実施例に係るNチャネルMOS
トランジスタの断面図である。 21・・・P型のシリコン基板、22・・・フィールド
酸化膜(素子分離領域)、23・・・素子領域、24・
・・ゲート酸化膜、25・・・多結晶シリコンパターン
、26.45・・・CVDシリコン酸化膜、27・・・
レジスト、28・・・開口部、29・・・ゲート電極、
30・・・熱酸化膜、31.43・・・ソース領域、3
2.44・・・ドレイン領域、33・・・A2配線、3
4.35・・・コンタクト部、41.42・・・拡散層
。 第1図 η 第3図 第5図
ネルMOSトランジスタの製造方法を工程順に示す断面
図、第2図は第1図(Q)の平面図、第3図(a)〜(
C)は従来のNチャネルMoSトランジスタの製造方法
を工程順に示す断面図、第4図は第3図(C)の平面図
、第5図は本発明の他の実施例に係るNチャネルMOS
トランジスタの断面図である。 21・・・P型のシリコン基板、22・・・フィールド
酸化膜(素子分離領域)、23・・・素子領域、24・
・・ゲート酸化膜、25・・・多結晶シリコンパターン
、26.45・・・CVDシリコン酸化膜、27・・・
レジスト、28・・・開口部、29・・・ゲート電極、
30・・・熱酸化膜、31.43・・・ソース領域、3
2.44・・・ドレイン領域、33・・・A2配線、3
4.35・・・コンタクト部、41.42・・・拡散層
。 第1図 η 第3図 第5図
Claims (2)
- (1).素子分離領域で囲まれた半導体基板表面にゲー
ト絶縁膜を介してゲート電極より幅広の多結晶シリコン
パターンを形成する工程と、全面に絶縁膜を形成する工
程と、この絶縁膜及び多結晶シリコンパターンを同一の
工程で選択的にパターニングしてゲート電極を形成する
工程と、前記基板に不純物を選択的に導入する工程とを
具備することを特徴とする半導体装置の製造方法。 - (2).ゲート電極を形成後ゲート電極の側面を酸化す
る工程と、露出するゲート酸化膜を除去する工程と、半
導体基板に選択的に不純物を導入してソース、ドレイン
領域を形成する工程と、導電性材料をパターニング時に
開口された部分にソース、ドレイン領域に接続するよう
に埋込む工程とを具備することを特徴とする特許請求の
範囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60025674A JPS61185974A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60025674A JPS61185974A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61185974A true JPS61185974A (ja) | 1986-08-19 |
Family
ID=12172325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60025674A Pending JPS61185974A (ja) | 1985-02-13 | 1985-02-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61185974A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57134971A (en) * | 1981-02-16 | 1982-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis type simiconductor device and manufacture of the same |
-
1985
- 1985-02-13 JP JP60025674A patent/JPS61185974A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57134971A (en) * | 1981-02-16 | 1982-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Mis type simiconductor device and manufacture of the same |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
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