JPH05218439A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05218439A JPH05218439A JP1627192A JP1627192A JPH05218439A JP H05218439 A JPH05218439 A JP H05218439A JP 1627192 A JP1627192 A JP 1627192A JP 1627192 A JP1627192 A JP 1627192A JP H05218439 A JPH05218439 A JP H05218439A
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 58
- 239000010703 silicon Substances 0.000 claims description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 5
- 230000001131 transforming effect Effects 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 15
- 230000010354 integration Effects 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 35
- 238000009792 diffusion process Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000007790 solid phase Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7827—Vertical transistors
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】 ＭＯＳ・ＬＳＩの高集積化を図るため、ソー
ス・チャネル・ドレインが縦型に構成されたトランジス
タを得る。 【構成】 単結晶シリコン基板２０表面に凹部２９を形
成し、その凹部２９およびその上に、シリコン酸化膜２
７で周囲を覆われ、ソース・チャネル・ドレイン２１、
２５、２２を縦に配置した領域２６を形成する。その後
シリコン酸化膜２７を介してゲート電極２８を形成する
ことにより縦型トランジスタを得る。
ス・チャネル・ドレインが縦型に構成されたトランジス
タを得る。 【構成】 単結晶シリコン基板２０表面に凹部２９を形
成し、その凹部２９およびその上に、シリコン酸化膜２
７で周囲を覆われ、ソース・チャネル・ドレイン２１、
２５、２２を縦に配置した領域２６を形成する。その後
シリコン酸化膜２７を介してゲート電極２８を形成する
ことにより縦型トランジスタを得る。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に縦型
断面構造を有するＭＯＳトランジスタに関するものであ
る。
断面構造を有するＭＯＳトランジスタに関するものであ
る。
【０００２】
【従来の技術】電卓用ＩＣから始まったＭＯＳ・ＬＳＩ
は順調に発展し続け、集積度および信頼度を高めてき
た。図１２は従来の相補型ＭＯＳトランジスタ（以下、
ＣＭＯＳＴと称す）の構造を示した断面図である。図に
おいて、１はシリコン単結晶などからなるＰ型の半導体
基板（以下、シリコン基板と称す）、２はこのシリコン
基板１に設けられたＮ型の導電型（以下、Ｎウェルと称
す）で、Ｐ型の導電型によるトランジスタ（以下、ＰＭ
ＯＳＴと称す）を形成する領域、３は同様にシリコン基
板１に設けられたＰ型の導電型（以下、Ｐウェルと称
す）で、Ｎ型の導電型によるトランジスタ（以下、ＮＭ
ＯＳＴと称す）を形成する領域である。４は各素子間を
分離するフィールド絶縁膜、５はゲート酸化膜、６はゲ
ート酸化膜５を介して形成された、前記ＰＭＯＳＴおよ
びＮＭＯＳＴのゲート電極である。７は前記ＮＭＯＳＴ
のソース・ドレイン領域となるＮ+型不純物拡散層、８
は同様に前記ＰＭＯＳＴのソース・ドレイン領域となる
Ｐ+型不純物拡散層である。９は層間絶縁膜、１０は層
間絶縁膜９に設けられた接続孔を介してソース・ドレイ
ン領域７、８に接続された電極配線層である。
は順調に発展し続け、集積度および信頼度を高めてき
た。図１２は従来の相補型ＭＯＳトランジスタ（以下、
ＣＭＯＳＴと称す）の構造を示した断面図である。図に
おいて、１はシリコン単結晶などからなるＰ型の半導体
基板（以下、シリコン基板と称す）、２はこのシリコン
基板１に設けられたＮ型の導電型（以下、Ｎウェルと称
す）で、Ｐ型の導電型によるトランジスタ（以下、ＰＭ
ＯＳＴと称す）を形成する領域、３は同様にシリコン基
板１に設けられたＰ型の導電型（以下、Ｐウェルと称
す）で、Ｎ型の導電型によるトランジスタ（以下、ＮＭ
ＯＳＴと称す）を形成する領域である。４は各素子間を
分離するフィールド絶縁膜、５はゲート酸化膜、６はゲ
ート酸化膜５を介して形成された、前記ＰＭＯＳＴおよ
びＮＭＯＳＴのゲート電極である。７は前記ＮＭＯＳＴ
のソース・ドレイン領域となるＮ+型不純物拡散層、８
は同様に前記ＰＭＯＳＴのソース・ドレイン領域となる
Ｐ+型不純物拡散層である。９は層間絶縁膜、１０は層
間絶縁膜９に設けられた接続孔を介してソース・ドレイ
ン領域７、８に接続された電極配線層である。
【０００３】次に製造方法を図１３に基づいて説明す
る。まず、Ｐ型のシリコン基板１にＰＭＯＳＴを形成す
るＮウェル２とＮＭＯＳＴを形成するＰウェル３を設
け、素子間分離のため厚いシリコン酸化膜からなるフィ
ールド絶縁膜４を選択的に形成する。その後シリコン基
板１上に薄いゲート酸化膜５を形成し、さらにその上の
全面に多結晶シリコン膜を形成する。この多結晶シリコ
ン膜をパターニングすることによって、フィールド絶縁
膜４の内央部にゲート電極６を形成する（図１３
（ａ））。次に、Ｎウェル２が形成された領域のシリコ
ン基板１上をホトレジスト膜１１で覆い、シリコン基板
１上よりＮ型となる例えば砒素（Ａｓ）イオンを注入し
てＮ+型不純物領域７ａを形成する（図１３（ｂ））。
次に、ホトレジスト膜１１を除去した後同様にＰウェル
３が形成された領域のシリコン基板１上をホトレジスト
膜１２で覆い、シリコン基板１上よりＰ型となる例えば
ホウ素（Ｂ）イオンを注入してＰ+型不純物領域８ａを
形成する（図１３（ｃ））。
る。まず、Ｐ型のシリコン基板１にＰＭＯＳＴを形成す
るＮウェル２とＮＭＯＳＴを形成するＰウェル３を設
け、素子間分離のため厚いシリコン酸化膜からなるフィ
ールド絶縁膜４を選択的に形成する。その後シリコン基
板１上に薄いゲート酸化膜５を形成し、さらにその上の
全面に多結晶シリコン膜を形成する。この多結晶シリコ
ン膜をパターニングすることによって、フィールド絶縁
膜４の内央部にゲート電極６を形成する（図１３
（ａ））。次に、Ｎウェル２が形成された領域のシリコ
ン基板１上をホトレジスト膜１１で覆い、シリコン基板
１上よりＮ型となる例えば砒素（Ａｓ）イオンを注入し
てＮ+型不純物領域７ａを形成する（図１３（ｂ））。
次に、ホトレジスト膜１１を除去した後同様にＰウェル
３が形成された領域のシリコン基板１上をホトレジスト
膜１２で覆い、シリコン基板１上よりＰ型となる例えば
ホウ素（Ｂ）イオンを注入してＰ+型不純物領域８ａを
形成する（図１３（ｃ））。
【０００４】次に、ホトレジスト膜１２を除去した後シ
リコン基板１上の全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜による層間絶縁膜９を推
積する。この後シリコン基板１を熱処理すると、Ｎ+型
不純物領域７ａのＡｓイオンが拡散されてＮＭＯＳＴの
ソース・ドレイン領域７が形成され、同様にＰ+型不純
物領域８ａのＢイオンが拡散されてＰＭＯＳＴのソース
・ドレイン領域８が形成される。次に、ソース・ドレイ
ン領域７、８の主面の一部が露出するように、層間絶縁
膜９およびその下のゲート酸化膜５に接続孔を設ける。
この接続孔を埋めるようにアルミニウム膜を推積してパ
ターニングすることにより、電極配線層１０を形成する
（図１２参照）。さらに、この後所定の処理が行われる
ことによりＣＭＯＳＴが完成する。
リコン基板１上の全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜による層間絶縁膜９を推
積する。この後シリコン基板１を熱処理すると、Ｎ+型
不純物領域７ａのＡｓイオンが拡散されてＮＭＯＳＴの
ソース・ドレイン領域７が形成され、同様にＰ+型不純
物領域８ａのＢイオンが拡散されてＰＭＯＳＴのソース
・ドレイン領域８が形成される。次に、ソース・ドレイ
ン領域７、８の主面の一部が露出するように、層間絶縁
膜９およびその下のゲート酸化膜５に接続孔を設ける。
この接続孔を埋めるようにアルミニウム膜を推積してパ
ターニングすることにより、電極配線層１０を形成する
（図１２参照）。さらに、この後所定の処理が行われる
ことによりＣＭＯＳＴが完成する。
【０００５】以上のように構成されるＭＯＳトランジス
タでは、ゲート電極６とソース・ドレイン領域７、８が
横方向に並べて配設されているため高密度集積化の妨げ
になるという問題点があった。そのため、近年ソース領
域とドレイン領域が縦方向に配設された縦型断面構造を
有するＭＯＳトランジスタが開発されている。
タでは、ゲート電極６とソース・ドレイン領域７、８が
横方向に並べて配設されているため高密度集積化の妨げ
になるという問題点があった。そのため、近年ソース領
域とドレイン領域が縦方向に配設された縦型断面構造を
有するＭＯＳトランジスタが開発されている。
【０００６】図１４は例えばＩＥＤＭ ＴＥＣＨＮＩＣ
ＡＬ ＤＩＧＥＳＴ １９８８，Ｐ２２２に示された従来
の縦型ＭＯＳトランジスタの構造を示す斜視図および断
面図である。図において、１はシリコン基板、１３はＰ
ウェル、１４はＰウェル１３領域内に形成された凸型柱
状領域、１５は凸型柱状領域１４の周囲のＰウェル１３
に埋め込まれたＮ+型のソース領域、１６は凸型柱状領
域１４内の上層部に形成されたＮ+型のドレイン領域で
ある。１７は凸型柱状領域１４の側面の周囲からソース
領域１５上に形成されたゲート酸化膜、１８は凸型柱状
領域１４の側面の周囲にゲート酸化膜１７を介して形成
された多結晶シリコン膜からなるゲート電極、１９はア
ルミニウム膜からなる電極配線層である。
ＡＬ ＤＩＧＥＳＴ １９８８，Ｐ２２２に示された従来
の縦型ＭＯＳトランジスタの構造を示す斜視図および断
面図である。図において、１はシリコン基板、１３はＰ
ウェル、１４はＰウェル１３領域内に形成された凸型柱
状領域、１５は凸型柱状領域１４の周囲のＰウェル１３
に埋め込まれたＮ+型のソース領域、１６は凸型柱状領
域１４内の上層部に形成されたＮ+型のドレイン領域で
ある。１７は凸型柱状領域１４の側面の周囲からソース
領域１５上に形成されたゲート酸化膜、１８は凸型柱状
領域１４の側面の周囲にゲート酸化膜１７を介して形成
された多結晶シリコン膜からなるゲート電極、１９はア
ルミニウム膜からなる電極配線層である。
【０００７】
【発明が解決しようとする課題】このような縦型ＭＯＳ
トランジスタでは、ソース領域１５とドレイン領域１６
が縦方向に配設されている。しかし、ソース・ドレイン
領域１５、１６の一方（この場合ソース領域１５）が、
凸型柱状領域１４の周囲のＰウェル１３に形成されてい
るため、広い面積を必要とする。このため、トランジス
タの平面上の面積を縮小するには限界があり、半導体装
置の高密度集積化の妨げとなるという問題点は残存する
ものであった。
トランジスタでは、ソース領域１５とドレイン領域１６
が縦方向に配設されている。しかし、ソース・ドレイン
領域１５、１６の一方（この場合ソース領域１５）が、
凸型柱状領域１４の周囲のＰウェル１３に形成されてい
るため、広い面積を必要とする。このため、トランジス
タの平面上の面積を縮小するには限界があり、半導体装
置の高密度集積化の妨げとなるという問題点は残存する
ものであった。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、集積度の向上したＭＯＳ型半導
体装置を得ることを目的としており、さらにこの装置に
適した製造方法を提供することを目的とする。
ためになされたもので、集積度の向上したＭＯＳ型半導
体装置を得ることを目的としており、さらにこの装置に
適した製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、絶縁膜で周囲を覆われた領域内に、ソース領域、
チャネル領域およびドレイン領域を縦型に配置し、その
最下層のソース（またはドレイン）領域が単結晶シリコ
ンからなる半導体基板表面の凹部に上記絶縁膜を介して
埋め込まれ、残りの領域が上記基板から柱状に突き出
し、この柱状の領域の側面周囲に上記絶縁膜を介してゲ
ート電極が形成されているものである。
置は、絶縁膜で周囲を覆われた領域内に、ソース領域、
チャネル領域およびドレイン領域を縦型に配置し、その
最下層のソース（またはドレイン）領域が単結晶シリコ
ンからなる半導体基板表面の凹部に上記絶縁膜を介して
埋め込まれ、残りの領域が上記基板から柱状に突き出
し、この柱状の領域の側面周囲に上記絶縁膜を介してゲ
ート電極が形成されているものである。
【００１０】さらにこの発明の製造方法は、単結晶シリ
コンからなる半導体基板表面に凹部を形成する工程と、
上記凹部内に絶縁膜を介して導電性多結晶シリコン層を
埋め込む工程と、上記凹部側面の上記絶縁膜を残して、
上記多結晶シリコン層を含む半導体基板を表面から一部
除去する工程と、その後半導体基板上の全面に非晶質シ
リコン膜を形成し、この非晶質シリコン膜を半導体基板
からの固相成長現象により単結晶化したシリコン膜に変
成する工程と、このシリコン膜表面に不純物領域を形成
する工程と、その後半導体基板を熱処理した後、所定領
域以外の上記シリコン膜を除去して、上記凹部およびそ
の上にソース領域、チャネル領域、およびドレイン領域
を縦型に配置して構成する領域を形成する工程と、この
領域の周囲を覆う絶縁膜を形成する工程と、この絶縁膜
を介してゲート電極を形成する工程とを有するものであ
る。
コンからなる半導体基板表面に凹部を形成する工程と、
上記凹部内に絶縁膜を介して導電性多結晶シリコン層を
埋め込む工程と、上記凹部側面の上記絶縁膜を残して、
上記多結晶シリコン層を含む半導体基板を表面から一部
除去する工程と、その後半導体基板上の全面に非晶質シ
リコン膜を形成し、この非晶質シリコン膜を半導体基板
からの固相成長現象により単結晶化したシリコン膜に変
成する工程と、このシリコン膜表面に不純物領域を形成
する工程と、その後半導体基板を熱処理した後、所定領
域以外の上記シリコン膜を除去して、上記凹部およびそ
の上にソース領域、チャネル領域、およびドレイン領域
を縦型に配置して構成する領域を形成する工程と、この
領域の周囲を覆う絶縁膜を形成する工程と、この絶縁膜
を介してゲート電極を形成する工程とを有するものであ
る。
【００１１】
【作用】この発明における半導体装置では、ソース・チ
ャネル・ドレインの３領域が完全に縦に並んで配設され
るため、横型や従来の縦型のトランジスタに比べトラン
ジスタ自身の素子面積が著しく減少し高密度集積化が効
果的に行える。
ャネル・ドレインの３領域が完全に縦に並んで配設され
るため、横型や従来の縦型のトランジスタに比べトラン
ジスタ自身の素子面積が著しく減少し高密度集積化が効
果的に行える。
【００１２】またこの発明の製造方法では、単結晶シリ
コンからなる半導体基板に形成された凹部内にも多結晶
シリコン層を形成しているため、絶縁膜を除く半導体基
板表面はシリコンで構成される。このため凹部側面の絶
縁膜を残して半導体基板を表面から一部除去する際凹部
内、凹部外とも同時に行える。またその後半導体基板上
にシリコン膜を形成するにも、非晶質シリコン膜を推積
した後、半導体基板からの固相成長現象を利用して単結
晶化が可能となる。このように、後工程での熱処理によ
ってソース・ドレイン領域の一方の領域となる、上記多
結晶シリコン層の上に、単結晶のシリコン膜を形成し、
このシリコン膜表面に不純物領域を形成した後熱処理す
ることによって上記ソース・ドレイン領域の他方の領域
を形成するため、上記ソース・ドレイン領域が縦方向に
形成できる。また上記凹部側面の絶縁膜を残して半導体
基板を表面から一部除去した後に上記シリコン膜を形成
しているので、上記多結晶シリコン層中の不純物を熱処
理によって拡散する際に、上記絶縁膜がストッパーにな
って、拡散は上記凹部内で効果的に行うことができる。
このようにして、ソース・チャネル・ドレインの３領域
が縦方向に配設されたＭＯＳトランジスタを容易に製造
することができる。
コンからなる半導体基板に形成された凹部内にも多結晶
シリコン層を形成しているため、絶縁膜を除く半導体基
板表面はシリコンで構成される。このため凹部側面の絶
縁膜を残して半導体基板を表面から一部除去する際凹部
内、凹部外とも同時に行える。またその後半導体基板上
にシリコン膜を形成するにも、非晶質シリコン膜を推積
した後、半導体基板からの固相成長現象を利用して単結
晶化が可能となる。このように、後工程での熱処理によ
ってソース・ドレイン領域の一方の領域となる、上記多
結晶シリコン層の上に、単結晶のシリコン膜を形成し、
このシリコン膜表面に不純物領域を形成した後熱処理す
ることによって上記ソース・ドレイン領域の他方の領域
を形成するため、上記ソース・ドレイン領域が縦方向に
形成できる。また上記凹部側面の絶縁膜を残して半導体
基板を表面から一部除去した後に上記シリコン膜を形成
しているので、上記多結晶シリコン層中の不純物を熱処
理によって拡散する際に、上記絶縁膜がストッパーにな
って、拡散は上記凹部内で効果的に行うことができる。
このようにして、ソース・チャネル・ドレインの３領域
が縦方向に配設されたＭＯＳトランジスタを容易に製造
することができる。
【００１３】
【実施例】以下、この発明を図について説明する。図１
（ａ）はこの発明の一実施例によるＮＭＯＳトランジス
タの構造を示す平面図であり、図１（ｂ）および図１
（ｃ）は、それぞれ図１（ａ）のＩｂ−Ｉｂ線およびＩ
ｃ−Ｉｃ線における断面図である。図において、２０は
シリコン単結晶などからなるＰ型の半導体基板（以下、
シリコン基板と称す）、２１は上記ＮＭＯＳトランジス
タ（以下、ＮＭＯＳＴと称す）のソース・ドレイン領域
の一方の領域としての第１のＮ+型拡散層、２２は上記
ソース・ドレイン領域の他方の領域、２３はこのソース
・ドレイン領域２２の下部領域に抵抗を小さくするため
に形成されたシリサイド層、２４は同じくこのソース・
ドレイン領域２２の上部領域に形成された第２のＮ+型
拡散層、２５は上記ＮＭＯＳＴのチャネル領域である。
２６は、ソース・チャネル・ドレインの３領域２１、２
５、２２を縦に配置した領域で、最下層のソース領域
（またはドレイン領域）２２の一部はシリコン基板２０
に埋め込まれ残りの部分は柱状に突き出た状態となった
ものである。２７は絶縁膜としてのシリコン酸化膜で、
ソース・チャネル・ドレインからなる領域２６の周囲を
覆ってシリコン基板２０上に形成されたもの、２８はソ
ース・チャネル・ドレインからなる領域２６のうちシリ
コン基板２０から突き出た部分の側面に、絶縁膜２７を
介して形成されたゲート電極である。
（ａ）はこの発明の一実施例によるＮＭＯＳトランジス
タの構造を示す平面図であり、図１（ｂ）および図１
（ｃ）は、それぞれ図１（ａ）のＩｂ−Ｉｂ線およびＩ
ｃ−Ｉｃ線における断面図である。図において、２０は
シリコン単結晶などからなるＰ型の半導体基板（以下、
シリコン基板と称す）、２１は上記ＮＭＯＳトランジス
タ（以下、ＮＭＯＳＴと称す）のソース・ドレイン領域
の一方の領域としての第１のＮ+型拡散層、２２は上記
ソース・ドレイン領域の他方の領域、２３はこのソース
・ドレイン領域２２の下部領域に抵抗を小さくするため
に形成されたシリサイド層、２４は同じくこのソース・
ドレイン領域２２の上部領域に形成された第２のＮ+型
拡散層、２５は上記ＮＭＯＳＴのチャネル領域である。
２６は、ソース・チャネル・ドレインの３領域２１、２
５、２２を縦に配置した領域で、最下層のソース領域
（またはドレイン領域）２２の一部はシリコン基板２０
に埋め込まれ残りの部分は柱状に突き出た状態となった
ものである。２７は絶縁膜としてのシリコン酸化膜で、
ソース・チャネル・ドレインからなる領域２６の周囲を
覆ってシリコン基板２０上に形成されたもの、２８はソ
ース・チャネル・ドレインからなる領域２６のうちシリ
コン基板２０から突き出た部分の側面に、絶縁膜２７を
介して形成されたゲート電極である。
【００１４】次に製造方法を図２〜図１１に従って説明
する。シリコン基板２０上の全面にホトレジスト膜（図
示せず）を形成し、ホトリソグラフィ技術によりパター
ン化する。このレジストパターンをマスクにして下地の
シリコン基板２０をエッチングして、凹部２９を形成す
る。その後、ホトレジスト膜を除去する（図２）。次に
凹部２９が形成されたシリコン基板２０表面に絶縁膜と
なるシリコン酸化膜３０を形成する（図３）。
する。シリコン基板２０上の全面にホトレジスト膜（図
示せず）を形成し、ホトリソグラフィ技術によりパター
ン化する。このレジストパターンをマスクにして下地の
シリコン基板２０をエッチングして、凹部２９を形成す
る。その後、ホトレジスト膜を除去する（図２）。次に
凹部２９が形成されたシリコン基板２０表面に絶縁膜と
なるシリコン酸化膜３０を形成する（図３）。
【００１５】次にシリコン酸化膜３０上の全面にタング
ステンシリサイド（ＷＳｉ2）膜を推積し、異方性エッ
チングおよび等方性エッチングによってシリコン基板２
０の凹部２９内の底部にシリサイド層２３を形成する。
続いて、シリコン基板２０上の全面に高濃度の砒素（Ａ
ｓ）を含む多結晶シリコン膜を推積し、異方性エッチン
グおよび等方性エッチングによって、シリコン基板２０
の凹部２９内のシリサイド層２３上に多結晶シリコン層
２４ａを形成する。これにより、シリコン基板２０の凹
部２９は、シリサイド層２３とその上に形成された多結
晶シリコン層２４ａによって埋め込まれる（図４）。
ステンシリサイド（ＷＳｉ2）膜を推積し、異方性エッ
チングおよび等方性エッチングによってシリコン基板２
０の凹部２９内の底部にシリサイド層２３を形成する。
続いて、シリコン基板２０上の全面に高濃度の砒素（Ａ
ｓ）を含む多結晶シリコン膜を推積し、異方性エッチン
グおよび等方性エッチングによって、シリコン基板２０
の凹部２９内のシリサイド層２３上に多結晶シリコン層
２４ａを形成する。これにより、シリコン基板２０の凹
部２９は、シリサイド層２３とその上に形成された多結
晶シリコン層２４ａによって埋め込まれる（図４）。
【００１６】次に、シリコン酸化膜３０のうちシリコン
基板２０表面に露出している部分を、エッチングにより
除去する（図５）。次に、シリコン酸化膜３０を残し
て、多結晶シリコン層２４ａを含むシリコン基板２０表
面を、シリコンエッチングにより一部除去する（図
６）。次に、シリコン基板２０上の全面にボロン（Ｂ）
等のＰ型不純物が低濃度に添加された非晶質シリコン膜
２５ａを推積する（図７）。
基板２０表面に露出している部分を、エッチングにより
除去する（図５）。次に、シリコン酸化膜３０を残し
て、多結晶シリコン層２４ａを含むシリコン基板２０表
面を、シリコンエッチングにより一部除去する（図
６）。次に、シリコン基板２０上の全面にボロン（Ｂ）
等のＰ型不純物が低濃度に添加された非晶質シリコン膜
２５ａを推積する（図７）。
【００１７】次に、シリコン基板２０を非酸化性雰囲気
中で熱処理して、シリコン基板２０からの固相成長によ
り、非晶質シリコン膜２５ａを単結晶化してＰ型のシリ
コン膜２５ｂを形成する。その後このシリコン膜２５ｂ
上からＡｓイオンを注入して、不純物領域２１ａを形成
する（図８）。次に、シリコン基板２０を熱処理する。
これにより、シリコン膜２５ｂにイオン注入されたＡｓ
が活性化されて不純物領域２１ａは第１のＮ+型拡散層
２１に変成される。同様に多結晶シリコン層２４ａに導
入されたＡｓもシリコン膜２５ｂ中へ拡散されて第２の
Ｎ+型拡散層２４が形成される。このとき凹部２９側面
のシリコン酸化膜３０がストッパーとなって拡散は凹部
２９内で効果的に行える。その後、第１のＮ+型拡散層
２１上の全面にホトレジスト膜（図示せず）を形成し、
ホトリソグラフィ技術によりパターン化する。このレジ
ストパターンをマスクにして下地の第１のＮ+型拡散層
２１およびシリコン膜２５ｂをエッチングにより除去す
る。この後ホトレジスト膜を除去すると、シリコン基板
２０の凹部２９の領域上にのみシリコン膜２５ｂおよび
第１のＮ+拡散層２１が残存して、ソース・チャネル・
ドレイン２１、２５、２２を縦に形成する（図９）。
中で熱処理して、シリコン基板２０からの固相成長によ
り、非晶質シリコン膜２５ａを単結晶化してＰ型のシリ
コン膜２５ｂを形成する。その後このシリコン膜２５ｂ
上からＡｓイオンを注入して、不純物領域２１ａを形成
する（図８）。次に、シリコン基板２０を熱処理する。
これにより、シリコン膜２５ｂにイオン注入されたＡｓ
が活性化されて不純物領域２１ａは第１のＮ+型拡散層
２１に変成される。同様に多結晶シリコン層２４ａに導
入されたＡｓもシリコン膜２５ｂ中へ拡散されて第２の
Ｎ+型拡散層２４が形成される。このとき凹部２９側面
のシリコン酸化膜３０がストッパーとなって拡散は凹部
２９内で効果的に行える。その後、第１のＮ+型拡散層
２１上の全面にホトレジスト膜（図示せず）を形成し、
ホトリソグラフィ技術によりパターン化する。このレジ
ストパターンをマスクにして下地の第１のＮ+型拡散層
２１およびシリコン膜２５ｂをエッチングにより除去す
る。この後ホトレジスト膜を除去すると、シリコン基板
２０の凹部２９の領域上にのみシリコン膜２５ｂおよび
第１のＮ+拡散層２１が残存して、ソース・チャネル・
ドレイン２１、２５、２２を縦に形成する（図９）。
【００１８】次に、シリコン基板２０上の全面を酸化し
て、凹部２９の側面および底面に形成されていたシリコ
ン酸化膜２２を含むシリコン酸化膜２７を形成する。こ
れにより、シリコン酸化膜２７は、ソース・ドレイン領
域の一方としての第１のＮ+型拡散層２１、チャネル領
域２５、ソース・ドレイン領域の他方としての第２のＮ
+型拡散層２４およびシリサイド層２３が縦に配置され
て構成される領域２６の周囲を覆って、シリコン基板２
０上に形成される。また、シリコン酸化膜２７に覆われ
た領域２６は、一部シリコン基板２０の凹部２９に埋め
込まれ、残りの部分がシリコン基板２０上に柱状に突き
出た状態となる（図１０）。次に、シリコン基板２０上
の全面にＷＳｉ2膜および多結晶シリコン膜等で構成さ
れる導電膜を推積し、この導電膜を異方性エッチングに
より除去すると、ソース・チャネル・ドレインからなる
領域２６のうちシリコン基板２０上に突き出た部分の柱
状の領域の側面に上記導電膜がサイドウォールとなって
残存してゲート電極２８となる（図１１）。この後所定
の処理が行われることにより、ＮＭＯＳＴは完成する。
て、凹部２９の側面および底面に形成されていたシリコ
ン酸化膜２２を含むシリコン酸化膜２７を形成する。こ
れにより、シリコン酸化膜２７は、ソース・ドレイン領
域の一方としての第１のＮ+型拡散層２１、チャネル領
域２５、ソース・ドレイン領域の他方としての第２のＮ
+型拡散層２４およびシリサイド層２３が縦に配置され
て構成される領域２６の周囲を覆って、シリコン基板２
０上に形成される。また、シリコン酸化膜２７に覆われ
た領域２６は、一部シリコン基板２０の凹部２９に埋め
込まれ、残りの部分がシリコン基板２０上に柱状に突き
出た状態となる（図１０）。次に、シリコン基板２０上
の全面にＷＳｉ2膜および多結晶シリコン膜等で構成さ
れる導電膜を推積し、この導電膜を異方性エッチングに
より除去すると、ソース・チャネル・ドレインからなる
領域２６のうちシリコン基板２０上に突き出た部分の柱
状の領域の側面に上記導電膜がサイドウォールとなって
残存してゲート電極２８となる（図１１）。この後所定
の処理が行われることにより、ＮＭＯＳＴは完成する。
【００１９】以上のように構成されたＮＭＯＳＴは、ソ
ース・ドレイン領域２１、２２とその間のチャネル領域
２５が完全に縦方向に並んで配設される。またソース・
チャネル・ドレインからなる領域２６のうち、シリコン
基板２０から突き出た柱状領域の側面に、ゲート電極２
８がシリコン酸化膜２７を介して縦に形成される。この
ため横型や従来の縦型構造のトランジスタに比べて素子
面積の大幅な縮少が可能となる。
ース・ドレイン領域２１、２２とその間のチャネル領域
２５が完全に縦方向に並んで配設される。またソース・
チャネル・ドレインからなる領域２６のうち、シリコン
基板２０から突き出た柱状領域の側面に、ゲート電極２
８がシリコン酸化膜２７を介して縦に形成される。この
ため横型や従来の縦型構造のトランジスタに比べて素子
面積の大幅な縮少が可能となる。
【００２０】なお、上記実施例では、Ｐ型シリコン基板
にソース・ドレイン領域２１、２２となるＮ+型の高濃
度拡散層を形成したが、低・中濃度拡散層でもよくま
た、Ｐ型エピタキシャル層にＮ型拡散層を有する半導体
装置でもよい。また導電型をそれぞれ逆にした場合でも
よい。
にソース・ドレイン領域２１、２２となるＮ+型の高濃
度拡散層を形成したが、低・中濃度拡散層でもよくま
た、Ｐ型エピタキシャル層にＮ型拡散層を有する半導体
装置でもよい。また導電型をそれぞれ逆にした場合でも
よい。
【００２１】
【発明の効果】以上のように、この発明によれば、ＭＯ
Ｓトランジスタのソース・チャネル・ドレインを完全に
縦に配置するため、素子面積が大幅に縮少され、半導体
装置の集積度が著しく向上する。
Ｓトランジスタのソース・チャネル・ドレインを完全に
縦に配置するため、素子面積が大幅に縮少され、半導体
装置の集積度が著しく向上する。
【００２２】また、単結晶シリコンからなる半導体基板
に凹部を形成し絶縁膜を介してソース・ドレイン領域の
一方を埋め込み、上記凹部に形成された絶縁膜を残して
半導体基板を一部除去した後、固相成長現象を利用して
単結晶化したシリコン膜を形成して製造しているため、
ソース・チャネル・ドレインが縦方向に配設されるトラ
ンジスタの縦型構造を容易に実現することができ半導体
装置の集積化を効果的に行える。
に凹部を形成し絶縁膜を介してソース・ドレイン領域の
一方を埋め込み、上記凹部に形成された絶縁膜を残して
半導体基板を一部除去した後、固相成長現象を利用して
単結晶化したシリコン膜を形成して製造しているため、
ソース・チャネル・ドレインが縦方向に配設されるトラ
ンジスタの縦型構造を容易に実現することができ半導体
装置の集積化を効果的に行える。
【図１】この発明の一実施例による半導体装置の構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図２】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図３】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図４】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図５】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図６】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図７】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図８】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図９】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図１０】この発明の一実施例による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１１】この発明の一実施例による半導体装置の製造
方法の一工程を示す断面図である。
方法の一工程を示す断面図である。
【図１２】従来例による半導体装置の構造を示す断面図
である。
である。
【図１３】従来例による半導体装置の製造方法を示す断
面図である。
面図である。
【図１４】従来の別例による半導体装置の構造を示す斜
視図および断面図である。
視図および断面図である。
２０ 半導体基板 ２１ ソース・ドレイン領域 ２１ａ 不純物領域 ２２ ソース・ドレイン領域 ２４ａ 多結晶シリコン層 ２５ チャネル領域 ２５ａ 非晶質シリコン膜 ２５ｂ シリコン膜 ２６ ソース・チャネル・ドレインからなる領域 ２７ 絶縁膜としてのシリコン酸化膜 ２８ ゲート電極 ２９ 凹部 ３０ 絶縁膜としてのシリコン酸化膜
Claims (2)
- 【請求項１】 絶縁膜で周囲を覆われた領域内に、ソー
ス領域、チャネル領域およびドレイン領域を縦型に配置
し、その最下層のソース（またはドレイン）領域が単結
晶シリコンからなる半導体基板表面の凹部に上記絶縁膜
を介して埋め込まれ、残りの領域が上記基板から柱状に
突き出し、この柱状の領域の側面周囲に上記絶縁膜を介
してゲート電極が形成されていることを特徴とする半導
体装置。 - 【請求項２】 単結晶シリコンからなる半導体基板表面
に凹部を形成する工程と、上記凹部内に絶縁膜を介して
導電性の多結晶シリコン層を埋め込む工程と、上記凹部
側面の上記絶縁膜を残して、上記多結晶シリコン層を含
む半導体基板を表面から一部除去する工程と、その後半
導体基板上の全面に非晶質シリコン膜を形成し、この非
晶質シリコン膜を半導体基板からの固相成長現象により
単結晶化したシリコン膜に変成する工程と、このシリコ
ン膜表面に不純物領域を形成する工程と、その後半導体
基板を熱処理した後、所定領域外の上記シリコン膜を除
去して、上記凹部およびその上にソース領域、チャネル
領域およびドレイン領域を縦型に配置して構成する領域
を形成する工程と、この領域の周囲を覆う絶縁膜を形成
する工程と、この絶縁膜を介してゲート電極を形成する
工程とを有することを特徴とする請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627192A JPH05218439A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1627192A JPH05218439A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218439A true JPH05218439A (ja) | 1993-08-27 |
Family
ID=11911885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1627192A Pending JPH05218439A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218439A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518622B1 (en) * | 2000-03-20 | 2003-02-11 | Agere Systems Inc. | Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor |
| JP2009123882A (ja) * | 2007-11-14 | 2009-06-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| CN103367309A (zh) * | 2012-03-31 | 2013-10-23 | 南亚科技股份有限公司 | 具有控制电极的穿硅通孔与其制作方法 |
| JP2013258427A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
-
1992
- 1992-01-31 JP JP1627192A patent/JPH05218439A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518622B1 (en) * | 2000-03-20 | 2003-02-11 | Agere Systems Inc. | Vertical replacement gate (VRG) MOSFET with a conductive layer adjacent a source/drain region and method of manufacture therefor |
| KR100437586B1 (ko) * | 2000-03-20 | 2004-06-26 | 루센트 테크놀러지스 인크 | 수직 게이트 트랜지스터, 그 제조와 동작 방법 및 집적 회로 |
| JP2009123882A (ja) * | 2007-11-14 | 2009-06-04 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2013258427A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
| CN103367309A (zh) * | 2012-03-31 | 2013-10-23 | 南亚科技股份有限公司 | 具有控制电极的穿硅通孔与其制作方法 |
| CN103367309B (zh) * | 2012-03-31 | 2016-06-22 | 南亚科技股份有限公司 | 具有控制电极的穿硅通孔与其制作方法 |
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