JPH0526341B2 - - Google Patents
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- JPH0526341B2 JPH0526341B2 JP58030275A JP3027583A JPH0526341B2 JP H0526341 B2 JPH0526341 B2 JP H0526341B2 JP 58030275 A JP58030275 A JP 58030275A JP 3027583 A JP3027583 A JP 3027583A JP H0526341 B2 JPH0526341 B2 JP H0526341B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は積層構造をとる半導体集積回路の形成
方法に関する。
方法に関する。
(b) 技術背景
現在半導体集積回路（ICおよびLSI）の集積度
は益々増加の方向にある３次元構造へと進んでい
る。例えば最も広く使用されているシリコン（以
下Si）半導体について云えば、現在の２次元構造
を二酸化硅素（以下SiO2）層、窒化シリコン
（以下Si3N4）層、燐硅酸ガラス（以下PSG）層
などの耐熱性絶縁層で覆い、この上に多結晶Si、
無定形Siなどの非単結晶Si層を形成し、これをレ
ーザ照射などで単結晶化した後この上にLSIを形
成することが行われている。こゝで上層と下層の
回路とは縦形配線を通じて回路接続されている
が、この形成に当つて断線や不純物汚染などの障
害が起り易い。本発明はかゝる障害の発生のない
３次元LSIの構造に関するものである。
は益々増加の方向にある３次元構造へと進んでい
る。例えば最も広く使用されているシリコン（以
下Si）半導体について云えば、現在の２次元構造
を二酸化硅素（以下SiO2）層、窒化シリコン
（以下Si3N4）層、燐硅酸ガラス（以下PSG）層
などの耐熱性絶縁層で覆い、この上に多結晶Si、
無定形Siなどの非単結晶Si層を形成し、これをレ
ーザ照射などで単結晶化した後この上にLSIを形
成することが行われている。こゝで上層と下層の
回路とは縦形配線を通じて回路接続されている
が、この形成に当つて断線や不純物汚染などの障
害が起り易い。本発明はかゝる障害の発生のない
３次元LSIの構造に関するものである。
(c) 縦来技術と問題点
従来の３次元LSIの形成法は例えばSi半導体基
板上にMOS・ICを形成する場合を例にとれば第
１図に示すように正孔電導型（以下Ｐ形）のSi基
板１の上に不純物拡散により形成された電子伝導
形（以下Ｎ形）のソース(S)２およびドレイン(D)３
領域がゲート(G)４を挾んで存在するMOSトラン
ジスタがマトリツクス状に多数配例しており、こ
れが不純物をドープした多結晶Si或はモリブデン
シリサイド（MoSi）のような導体線路により回
路接続され３次元構造をとつているのが通常の
LSIである。またこれとは逆にＮ形のSi基板１の
上にＰ形の拡散領域を設けてソース(S)２とドレイ
ン(D)３を形成する場合もある。
板上にMOS・ICを形成する場合を例にとれば第
１図に示すように正孔電導型（以下Ｐ形）のSi基
板１の上に不純物拡散により形成された電子伝導
形（以下Ｎ形）のソース(S)２およびドレイン(D)３
領域がゲート(G)４を挾んで存在するMOSトラン
ジスタがマトリツクス状に多数配例しており、こ
れが不純物をドープした多結晶Si或はモリブデン
シリサイド（MoSi）のような導体線路により回
路接続され３次元構造をとつているのが通常の
LSIである。またこれとは逆にＮ形のSi基板１の
上にＰ形の拡散領域を設けてソース(S)２とドレイ
ン(D)３を形成する場合もある。
次にこれらのLSIを３次元構造とするにはこの
上にSiO2などの絶縁物を化学気相反応法（CVD）
などで設けて層間絶縁層５を形成し、次に縦形配
線を形成すべき位置に写真触刻技術（ホトリソグ
ラフイ）を用いて孔明け部６を形成する。次にス
パツタ法或は真空蒸着法などにより全面に互つて
多結晶Si或は無定形Siを堆積させ、これにアルゴ
ンイオン（Ar+）レーザ照射を行つて熔融再結晶
化させることにより上部Si結晶基板７が作られ
る。なおこのレーザ照射による加熱処理により孔
明け部６に堆積している多結晶或は無定形Siも単
結晶化するがこの際第１図に示すように孔明け部
６で上部Si結晶基板７が陥没して上部Si結晶層７
と縦形配線部とが、絶縁状態となることがある。
また、結晶化が理想的に進行して上部Si結晶層７
が比較的平坦に形成することができた場合でも第
２図に示すようにSi基板１に形成されている
MOSトランジスタのドレイン領域３と上部Si結
晶層７の上に形成したMOSトランジスタのドレ
イン領域８とを縦形配線９で接続する場合、相互
のドレイン領域の電導タイプが異る場合すなわち
下側のドレンイン領域３がＮ形であり上部Si層７
に形成すべきドレイン領域８がＰ形である場合、
縦形配線９を通つて下側のドレイン領域３の不純
物元素が上部にまで拡散したり又、上下の素子が
同型であつても、下側の不純物が上側のMOSト
ランジスタのチヤネル領域にまで拡散し、特性不
良を生ずると云う問題があつた。
上にSiO2などの絶縁物を化学気相反応法（CVD）
などで設けて層間絶縁層５を形成し、次に縦形配
線を形成すべき位置に写真触刻技術（ホトリソグ
ラフイ）を用いて孔明け部６を形成する。次にス
パツタ法或は真空蒸着法などにより全面に互つて
多結晶Si或は無定形Siを堆積させ、これにアルゴ
ンイオン（Ar+）レーザ照射を行つて熔融再結晶
化させることにより上部Si結晶基板７が作られ
る。なおこのレーザ照射による加熱処理により孔
明け部６に堆積している多結晶或は無定形Siも単
結晶化するがこの際第１図に示すように孔明け部
６で上部Si結晶基板７が陥没して上部Si結晶層７
と縦形配線部とが、絶縁状態となることがある。
また、結晶化が理想的に進行して上部Si結晶層７
が比較的平坦に形成することができた場合でも第
２図に示すようにSi基板１に形成されている
MOSトランジスタのドレイン領域３と上部Si結
晶層７の上に形成したMOSトランジスタのドレ
イン領域８とを縦形配線９で接続する場合、相互
のドレイン領域の電導タイプが異る場合すなわち
下側のドレンイン領域３がＮ形であり上部Si層７
に形成すべきドレイン領域８がＰ形である場合、
縦形配線９を通つて下側のドレイン領域３の不純
物元素が上部にまで拡散したり又、上下の素子が
同型であつても、下側の不純物が上側のMOSト
ランジスタのチヤネル領域にまで拡散し、特性不
良を生ずると云う問題があつた。
(d) 発明の目的
本発明の目的は上部結晶層の段切れ或は下層基
板よりの不純物拡散を伴はない３次元LSI用縦形
配線の形成方法を提供するにある。
板よりの不純物拡散を伴はない３次元LSI用縦形
配線の形成方法を提供するにある。
(e) 発明の構成
上記目的は本発明により、単結晶シリコンから
なる第１の半導体層上に層間絶縁層を形成し、層
間絶縁層の所定の位置に孔明け部を選択的に設け
て第１の半導体層を露出させる工程と、孔明け部
を含む層間絶縁層上に多結晶シリコンからなる第
２の半導体層を形成する工程と、第２の半導体層
上で孔明け部に対応する位置の周囲部分にその表
面から層間絶縁層に達する絶縁領域を形成する工
程と、次いで、第２の半導体層にエネルギー線照
射を行ない、第２の半導体層を単結晶化する工程
とを含むことを特徴とする半導体装置の製造方法
によつて達成される。
なる第１の半導体層上に層間絶縁層を形成し、層
間絶縁層の所定の位置に孔明け部を選択的に設け
て第１の半導体層を露出させる工程と、孔明け部
を含む層間絶縁層上に多結晶シリコンからなる第
２の半導体層を形成する工程と、第２の半導体層
上で孔明け部に対応する位置の周囲部分にその表
面から層間絶縁層に達する絶縁領域を形成する工
程と、次いで、第２の半導体層にエネルギー線照
射を行ない、第２の半導体層を単結晶化する工程
とを含むことを特徴とする半導体装置の製造方法
によつて達成される。
(f) 発明の実施例
本発明は３次元LSI用の縦形配線を形成する場
合にこの形成を上部Si結晶層の形成と分離して行
うことにより従来の問題点を解決するものであ
る。
合にこの形成を上部Si結晶層の形成と分離して行
うことにより従来の問題点を解決するものであ
る。
本発明は上下のLSIの導体回路を結ぶために設
けられている孔明け部に不純物をドープした多結
晶Si或はシリサイドなどの導体物質を完全に埋め
込むもので、その方法としてCVD、スパツタ或
は真空蒸着法などで孔明け部を含めて導体物質を
堆積させて孔明け部を封口して後基板面を研磨す
るか、コントロールエツチを施して基板面上の導
体物質を除去して孔明け部のみを残すか、レーザ
照射を行つて導体物質の流し込みを行うか或は孔
明け部にSiの選択エピタキシヤル成長を行うなど
何れの方法を用いてもよい。すなわち最後の方法
の場合、第１図および第２図で明らかのように孔
明け部の底はSi基板であるため、エピタキシヤル
成長を行えば孔明け部だけにSi結晶を成長させる
ことができる、このように孔明け部への縦形配線
９の形成が終つた後はCVD或はスパツタ法など
により多結晶Si或は無定形Siを第２の半導体層と
して、孔明け部を含む層間絶縁層表面に堆積さ
せ、次に第３図に示すように第２の半導体層上で
孔明け部であるこの縦形配線部の上部の僅かの周
囲に選択的に絶縁領域としてSiO2膜を形成する。
このためには第２の半導体層上で、導電性物質が
埋込まれた孔明け部分の周りを囲む僅かの周囲部
分のみをエツチングで除去し、その除去部分に絶
縁物を埋め込み絶縁領域を形成すればよい。その
後全面にレーザビーム照射を行なつて第２の半導
体層を単結晶化をする。この時絶縁領域で囲まれ
た孔明け部上の多結晶Siも同時に単結晶化され、
縦形配線の上側の電気抵抗も低くなる。このよう
にすれば縦形配線部９での陥没が生せず、また不
純物元素の拡散も抑制できる。なおこの場合縦形
配線部９は上部Si結晶層７とは絶縁されているの
でアルミニウム蒸着膜などを用いて配線接続を行
うことが必要である。なお今までの実施例は縦形
配線９の形成と上部Si結晶層７との形成を別に行
つているが同時に行うことも可能である。すなわ
ち第４図に示すようにSi結晶基板１の上に形成さ
れた半導体素子の拡散領域例えばＮ形のドレイン
３の上に縦形配線９を形成せんとする場合この上
に設けたSiO2よりなる層間絶縁層５に孔明けを
行い次にこの孔明け部６を含めて層間絶縁層上に
多結晶Si或は無定形Siを全面に形成したる後この
孔明け部の周囲１０のSi層を選択酸化してSiO2
に変えて後レーザ照射を行つて孔明け部６を含め
て全面を単結晶化する。この場合孔明け部６にで
きた縦形配線９には陥没や不純物汚染等が起る可
能性があるが選択酸化して作つた円筒状のSiO2
により閉じ込めてあるので外部への影響は無い。
けられている孔明け部に不純物をドープした多結
晶Si或はシリサイドなどの導体物質を完全に埋め
込むもので、その方法としてCVD、スパツタ或
は真空蒸着法などで孔明け部を含めて導体物質を
堆積させて孔明け部を封口して後基板面を研磨す
るか、コントロールエツチを施して基板面上の導
体物質を除去して孔明け部のみを残すか、レーザ
照射を行つて導体物質の流し込みを行うか或は孔
明け部にSiの選択エピタキシヤル成長を行うなど
何れの方法を用いてもよい。すなわち最後の方法
の場合、第１図および第２図で明らかのように孔
明け部の底はSi基板であるため、エピタキシヤル
成長を行えば孔明け部だけにSi結晶を成長させる
ことができる、このように孔明け部への縦形配線
９の形成が終つた後はCVD或はスパツタ法など
により多結晶Si或は無定形Siを第２の半導体層と
して、孔明け部を含む層間絶縁層表面に堆積さ
せ、次に第３図に示すように第２の半導体層上で
孔明け部であるこの縦形配線部の上部の僅かの周
囲に選択的に絶縁領域としてSiO2膜を形成する。
このためには第２の半導体層上で、導電性物質が
埋込まれた孔明け部分の周りを囲む僅かの周囲部
分のみをエツチングで除去し、その除去部分に絶
縁物を埋め込み絶縁領域を形成すればよい。その
後全面にレーザビーム照射を行なつて第２の半導
体層を単結晶化をする。この時絶縁領域で囲まれ
た孔明け部上の多結晶Siも同時に単結晶化され、
縦形配線の上側の電気抵抗も低くなる。このよう
にすれば縦形配線部９での陥没が生せず、また不
純物元素の拡散も抑制できる。なおこの場合縦形
配線部９は上部Si結晶層７とは絶縁されているの
でアルミニウム蒸着膜などを用いて配線接続を行
うことが必要である。なお今までの実施例は縦形
配線９の形成と上部Si結晶層７との形成を別に行
つているが同時に行うことも可能である。すなわ
ち第４図に示すようにSi結晶基板１の上に形成さ
れた半導体素子の拡散領域例えばＮ形のドレイン
３の上に縦形配線９を形成せんとする場合この上
に設けたSiO2よりなる層間絶縁層５に孔明けを
行い次にこの孔明け部６を含めて層間絶縁層上に
多結晶Si或は無定形Siを全面に形成したる後この
孔明け部の周囲１０のSi層を選択酸化してSiO2
に変えて後レーザ照射を行つて孔明け部６を含め
て全面を単結晶化する。この場合孔明け部６にで
きた縦形配線９には陥没や不純物汚染等が起る可
能性があるが選択酸化して作つた円筒状のSiO2
により閉じ込めてあるので外部への影響は無い。
即ちこの実施例では層間絶縁層上に多結晶Siを
堆積すると、孔明け部内の多結晶Siの中に鬆が生
じ、この再結晶時にこの鬆の体積分だけ、孔明け
部の上部のSiが陥没する。
堆積すると、孔明け部内の多結晶Siの中に鬆が生
じ、この再結晶時にこの鬆の体積分だけ、孔明け
部の上部のSiが陥没する。
この場合孔明け部の周囲に絶縁領域を有しない
と溶融したsi内に生じた表面張力にり、孔明け部
の溶融Siがその周囲にある溶融Siに引張られ、孔
明け部内のSi量がさらに減つて、孔明け部内のSi
がより一層陥没する。
と溶融したsi内に生じた表面張力にり、孔明け部
の溶融Siがその周囲にある溶融Siに引張られ、孔
明け部内のSi量がさらに減つて、孔明け部内のSi
がより一層陥没する。
しかし本発明では、レーザ照射に先立つて孔明
け部の周囲に絶縁領域を形成するので、レーザ照
射の際、孔明け部内の溶融Siが周囲の溶融Siによ
つて引張られることはなく、孔明け部内の縦形配
線の上部の陥没はわずかで済み、全く問題を生じ
ない 次にこのようにしてできた縦形配線９と上部Si
結晶基板上に作つた半導体素子とはアルミニウム
蒸着膜などを用いて導体配線１１を行うことによ
り不純物汚染のない半導体装置を形成することが
できる。
け部の周囲に絶縁領域を形成するので、レーザ照
射の際、孔明け部内の溶融Siが周囲の溶融Siによ
つて引張られることはなく、孔明け部内の縦形配
線の上部の陥没はわずかで済み、全く問題を生じ
ない 次にこのようにしてできた縦形配線９と上部Si
結晶基板上に作つた半導体素子とはアルミニウム
蒸着膜などを用いて導体配線１１を行うことによ
り不純物汚染のない半導体装置を形成することが
できる。
(g) 発明の効果
本発明は３次元LSIの形成に際して上下層を連
結するコンタクトホールの形成を上層のSi結晶層
の形成と切り離して行うもので本発明の実施例に
より縦形配線の陥没による断線或は不純物拡散に
よる障害が無くなり製造に当つて収率を改良する
ことができる。
結するコンタクトホールの形成を上層のSi結晶層
の形成と切り離して行うもので本発明の実施例に
より縦形配線の陥没による断線或は不純物拡散に
よる障害が無くなり製造に当つて収率を改良する
ことができる。
第１図は上部シリコン結晶層の陥没を示す断面
図、第２図は上部シリコン結晶層の汚染を説明す
る断面図、第３図は本発明に係る上部縦形配線の
周囲を絶縁化した状態を示す断面図また第４図は
本発明の実施例を示す断面図である。 図においては１はシリコン結晶基板、５は層間
絶縁層、６は孔明け部、７は上部シリコン結晶
層、９は縦形配線。
図、第２図は上部シリコン結晶層の汚染を説明す
る断面図、第３図は本発明に係る上部縦形配線の
周囲を絶縁化した状態を示す断面図また第４図は
本発明の実施例を示す断面図である。 図においては１はシリコン結晶基板、５は層間
絶縁層、６は孔明け部、７は上部シリコン結晶
層、９は縦形配線。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコンからなる第１の半導体層上に
層間絶縁層を形成し、層間絶縁層の所定の位置に
孔明け部を選択的に設けて第１の半導体層を露出
させる工程と、孔明け部を含む層間絶縁層上に多
結晶シリコンからなる第２の半導体層を形成する
工程と、第２の半導体層上で孔明け部に対応する
位置の周囲部分にその表面から層間絶縁層に達す
る絶縁領域を形成する工程と、次いで、第２の半
導体層にエネルギー線照射を行ない、第２の半導
体層を単結晶化する工程とを含むことを特徴とす
る半導体装置の製造方法。 ２ 層間絶縁層に孔明け部をもうける工程と第２
の半導体層に絶縁領域を形成する工程の間に、孔
明け部内を導電性物質により埋め込み表面を平坦
化し、次いで導電性物質を含む層間絶縁層上に第
２の半導体層を形成する工程を有することを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027583A JPS59155951A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027583A JPS59155951A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59155951A JPS59155951A (ja) | 1984-09-05 |
| JPH0526341B2 true JPH0526341B2 (ja) | 1993-04-15 |
Family
ID=12299154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027583A Granted JPS59155951A (ja) | 1983-02-25 | 1983-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155951A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61179552A (ja) * | 1985-02-05 | 1986-08-12 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPH0622264B2 (ja) * | 1985-12-17 | 1994-03-23 | 工業技術院長 | 半導体装置の製造方法 |
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| JPS62190743A (ja) * | 1986-02-18 | 1987-08-20 | Agency Of Ind Science & Technol | 垂直配線の形成方法 |
| US4807021A (en) * | 1986-03-10 | 1989-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having stacking structure |
| US5191405A (en) * | 1988-12-23 | 1993-03-02 | Matsushita Electric Industrial Co., Ltd. | Three-dimensional stacked lsi |
| DE4400985C1 (de) * | 1994-01-14 | 1995-05-11 | Siemens Ag | Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51118975A (en) * | 1975-03-19 | 1976-10-19 | Hitachi Ltd | Photo controll semiconductor unitegrated circuit device |
-
1983
- 1983-02-25 JP JP3027583A patent/JPS59155951A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51118975A (en) * | 1975-03-19 | 1976-10-19 | Hitachi Ltd | Photo controll semiconductor unitegrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59155951A (ja) | 1984-09-05 |
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