JPS62190743A - 垂直配線の形成方法 - Google Patents

垂直配線の形成方法

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JPS62190743A
JPS62190743A JP3179886A JP3179886A JPS62190743A JP S62190743 A JPS62190743 A JP S62190743A JP 3179886 A JP3179886 A JP 3179886A JP 3179886 A JP3179886 A JP 3179886A JP S62190743 A JPS62190743 A JP S62190743A
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JP
Japan
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layer
active layer
forming
vertical wiring
hole
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Pending
Application number
JP3179886A
Other languages
English (en)
Inventor
Eiji Nagasawa
長澤 英二
Toru Mogami
徹 最上
Hidekazu Okabayashi
岡林 秀和
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National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Agency of Industrial Science and Technology
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 半導体素子を構成する活性層を層間絶縁膜を挟んで多層
に積層化した3次元集積回路素子を実現するための、活
性層間を接続させる垂直配線の形成方法に関する。
(従来技術) 集積化された2層の活性層の従来の接続方法としては、
第2図に示す様に下層の活性層21を上層22より大き
く形成し、下層活性層にビアホール23及び上層活性層
にはビアホール24をそれぞれ設けた後アルミニウム配
線25を形成して上下の活性層の接続が行われる方法、
及び第3図に示す様に、下層の活性層31に接続する配
線33を形成した後、該配線層上にビアホール34を上
層活性層32にはビアホール35を設けた後、アルミニ
ウム配線35を形成して上下の活性層の接続を行う方法
等が行われている。
(発明が解決しようとする問題点) しかしながら、いずれの方法においても、上下の活性層
へのビアホールが垂直方向に対して重なった位置に形成
されていないために、本発明の様に一個のビアホールで
上下の活性層を接続する場合に比して約2倍以上の面積
が接続のために必要となり、高集積度化が達成されない
。この欠点を回避する方法としては第4図に示す様に、
下層活性層41上に垂直配線42を形成した後上層活性
層43を形成する方法が考えられる。しかしながら、こ
の方法では垂直配線を形成した後上層の活性層を形成す
るという手順に関って以下の問題点が発生す成された状
態で再結晶化が行われる場合、通常金属からなる配線4
2と層間絶縁膜44との熱伝導率が異なることに等に起
因して、上層の活性層として良質な単結晶シリコン層が
得にれない。また、溶融再結晶化時に、あらかしめ形成
されている配線42も高温にさらされるために、配線4
2が損傷を受けたり、配線42と下層活性層とのオーミ
ック特性が劣化する等の問題が生じる。
本発明の目的は、上下の2層の活性層を接続する垂直配
線の形成方法において、高集積化が可能であり、かつ上
層の活性層として良質な単結晶シリコン層(SOI層)
を使用しうる同時に良好なオーミック特性が得られる等
々の特長を有した垂直配線の形成方法を提供することに
ある。
(問題点を解決するための手段) 本発明によれば、不純物がドープされたシリコンよりな
る活性層が縦方向に少なくとも2層以上積層された3次
元素子の下層活性層と」二層活性層とを接続させる垂直
配線の形成方法において、下層活性層を形成した後層間
絶縁膜を形成し、その後上層活性層を下層活性層と少く
とも一部が重なり合う様に形成して、次に上層活性層か
ら下層活性層に貫通するビアホールを形成する工程と、
該ビアホール内に金属又は金属硅化物を埋め込む工程と
を含むことを特徴とした垂直配線の形成方法が得られる
(作用) 本発明においては、上下の活性層の接続が一個のビアホ
ールのみで実現されており従来法に比して2倍以上の高
集積化が可能となった。更に、上層の活性層形成をビー
ムアニールプロセスによって行った後垂直配線形成を行
う手順によっており、上層の活性層として良質な単結晶
シリコン層を形成することが可能であり、かつ上下の2
層の活性層を固有接触抵抗率10−7Ω・0m2以下の
低い接触抵抗で接続しえた。
(実施例) 以下、図示の実施例により本発明の製造方法を説明する
。第1図(a)〜(c)は本発明の製造工程の一例を示
した概略断面図である。
まず、絶縁膜上にLPCVD法にて0.5pmの多結晶
シリコンを620°Cで堆積した後、直径約50pmの
アルゴンイオンレーザにて走査速度20cm/s、入力
パワー6.OW、試料温度300°Cの条件で前記多結
晶シリコンの溶融再結晶化を行った。その後Asイオン
をコて0.5pmの多結晶シリコン膜を620°Cで堆
積した後、前記と同一条件のレーザアニール法により多
結晶シリコン膜の溶融再結晶化を行い、前記と同一のA
s注入により該再結晶化層への不純物ドーピングを行い
上層の活性層13を形成し、第1図(a)の゛構造を得
た。その後、N2ガス雰囲気で1000°Cl2O分間
のアニールを行い、注入Asの活性化を行った。
次に第1図(b)に示す様に、通常の露光技術及びドラ
イエツチング法を用いてビアホール14を形成した。次
に、第1図(C)に示す様にRFバイアススパッタリン
グ法を用いて、Moシリサイド膜を基板バイアス−60
0Vの条件で堆積し、上層の活性層13上での堆積膜厚
を0.5pmとした。次に、ドライエツチングによりM
oシリサイド膜をパターニングして垂直配線15を形成
した。
(効果) 前記実施例において得られた垂直配線におけるMoシリ
サイドとAsドープn十層との間のコンタクト抵抗率は
10−7Ω・0m2と十分低い値が得られた。この値は
、あらかじめ形成されたMoシリサイド/n+シリコン
層構造に900〜1000°Cの温度範囲で数十分間の
アニールを行った後に得られる10−5Ω・0m2のコ
ンタ・7ト抵抗率に比して約2桁程度低い値であり、本
発ために、ビームアニールによる溶融再結晶過程で均一
な熱冷却が行われるために良質な単結晶シリコン層によ
り上層の活性層を実現できる点及び垂直配線に必要なビ
アホールの面積が従来法に比して半減できるために高集
積化が行える点等で3次元集積回路素子の活性層接続に
著しい効果がある。
前記実施例においては、垂直配線材料としてMoシリサ
イドを用いた場合を示したが、Wシリサイド、Tiシリ
サイド、Taシリサイド、Nbシリサイドの場合及びM
o、Ta、Ti、Nbの場合も同様な卓効があった。ま
た、活性層の不純物としては、Asの場合について示し
たが、n型不純物ではP型不純物のBの場合も同様な効
果があった。
【図面の簡単な説明】
第1図(a)〜(e)は本発明の実施例の主要断面図。 第2図、3図は従来例の断面図。第4図は垂直配線の概
念を説明する断面図。以上の図中において、11.21
゜31.41は下層活性層、12.26.37.38.
44は層間絶縁膜、13.22.32.43は上層活性
層、14.23.24.34.35はビアホール、15
.42は垂直配線、25.36はアルミニウム配線をそ
れぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 不純物がドープされたシリコンよりなる活性層が縦方向
    に少くとも2層以上積層された3次元素子の下層活性層
    と上層活性層とを接続させる垂直配線の形成方法におい
    て、下層活性層を形成した後層間絶縁膜を形成し、その
    後上層活性層を下層活性層と少くとも一部が重なり合う
    様に形成し、次に上層活性層から下層活性層へ貫通する
    ビアホールを形成する工程と、該ビアホール内へ金属又
    は金属硅化物を埋込む工程とを含むことを特徴とした垂
    直配線の形成方法。
JP3179886A 1986-02-18 1986-02-18 垂直配線の形成方法 Pending JPS62190743A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155951A (ja) * 1983-02-25 1984-09-05 Fujitsu Ltd 半導体装置の製造方法
JPS59171140A (ja) * 1983-03-17 1984-09-27 Nec Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155951A (ja) * 1983-02-25 1984-09-05 Fujitsu Ltd 半導体装置の製造方法
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