JPH0917896A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、バイポーラ・トランジスタにおける
エミッタ電極の低抵抗化が図られてなるＢｉＣＭＯＳ集
積回路およびその製造方法において、安定したエミッタ
拡散領域の形成を可能とし、高性能化できるようにする
ことを最も主要な特徴とする。 【構成】たとえば、ＢｉＣＭＯＳ集積回路のバイポーラ
・トランジスタにおいて、エミッタの形成位置に多結晶
シリコン膜２１を堆積し、この多結晶シリコン膜２１か
らの不純物の固相拡散によりエミッタ拡散領域２４を形
成する。また、その多結晶シリコン膜２１上に、この多
結晶シリコン膜２１よりも結晶粒径の大きい多結晶シリ
コン膜２３、シリサイド膜２５をこの順に積層し、３層
構造のエミッタ電極２６を形成する。こうして、後の熱
工程によって、エミッタ拡散領域２４からの不純物のシ
リサイド膜２５中への再拡散を抑制する構成となってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば半導体基板
上の不純物領域に、導電体層上にメタルまたはシリサイ
ドを積層してなる配線を接続してなる半導体装置および
その製造方法に関するもので、特にＢｉＣＭＯＳ集積回
路におけるバイポーラ・トランジスタのエミッタの形成
などに用いられるものである。

【０００２】

【従来の技術】従来、バイポーラ・トランジスタの高速
性とＣＭＯＳトランジスタの低消費電力という異なる特
性を備えた半導体装置として、ＢｉＣＭＯＳ集積回路が
注目されている。

【０００３】図１２は、ＮＰＮバイポーラ・トランジス
タとＣＭＯＳトランジスタとを混載してなるＢｉＣＭＯ
Ｓ集積回路の概略構成を示すものである。このＢｉＣＭ
ＯＳ集積回路は、たとえば次のようにして製造されてい
る。まず、ｐ型基板１０１上の、バイポーラ・トランジ
スタ形成予定領域およびｐＭＯＳトランジスタの形成予
定領域に、それぞれｎ+ 型の埋め込みコレクタ領域１０
２およびｎ+ 型の埋込層１０３が形成される。これら埋
め込みコレクタ領域１０２および埋込層１０３は、一般
にＡｓやＳｂなどのｎ型不純物の固相拡散によって形成
される。

【０００４】次いで、イオン注入法によって、ｐ型基板
１０１上のｎＭＯＳトランジスタの形成予定領域、およ
び上記埋め込みコレクタ領域１０２と上記ｎ+ 埋込層１
０３との間に、ｐ型不純物による埋込層１０４，１０５
がそれぞれ形成される。

【０００５】次いで、上記埋込層１０４，１０５などが
形成された上記基板１０１上に、エピタキシャル成長に
よって、上記埋め込みコレクタ領域１０２よりも低濃度
のｎ型のエピタキシャル層１０６が形成される。

【０００６】次いで、上記エピタキシャル層１０６の、
上記埋め込みコレクタ領域１０２上の一部にｎ+ 型のコ
レクタ引き出し領域１０７が、また、上記ｎ+ 埋込層１
０３の上部にｎ型のウェル領域１０８が、それぞれ形成
される。

【０００７】次いで、上記エピタキシャル層１０６の、
上記ｐ型埋込層１０４の上部にｐ型のウェル領域１０９
が形成されるとともに、上記ｐ型埋込層１０５の上部
に、バイポーラ・トランジスタ形成予定領域とｐＭＯＳ
トランジスタ形成予定領域とを電気的に分離するための
分離領域（ｐ型）１１０が形成される。

【０００８】次いで、ＬＯＣＯＳ素子分離法などによ
り、上記エピタキシャル層１０６の表面に選択的に素子
分離領域１１１が形成される。次いで、ｐＭＯＳトラン
ジスタおよびｎＭＯＳトランジスタのチャネルとなる部
分にそれぞれイオン注入法によって不純物のドーピング
が行われ、所望の閾値が得られるようにプロファイルが
コントロールされる。

【０００９】次いで、上記ｐＭＯＳトランジスタおよび
ｎＭＯＳトランジスタのゲート形成位置に、絶縁膜１１
２およびゲート電極材料をパターニングしてなるゲート
電極１１３が形成される。

【００１０】次いで、上記ｐ型埋込層１０４の表面の、
上記ｎＭＯＳトランジスタのソース・ドレイン形成位
置、および上記コレクタ引き出し領域１０７の表面の、
上記バイポーラ・トランジスタのコレクタコンタクト形
成位置に、イオン注入法を用いて、ｎ型の不純物領域
（ソース・ドレイン領域）１１４，（コレクタ領域）１
１５が、それぞれ形成される。

【００１１】同様に、上記ｎ型埋込層１０８の表面の、
上記ｐＭＯＳトランジスタのソース・ドレイン形成位
置、および上記エピタキシャル層１０６の表面の、上記
バイポーラ・トランジスタのベースコンタクト形成位置
に、イオン注入法を用いて、ｐ型の不純物領域（ソース
・ドレイン領域）１１６，（ベースコンタクト領域）１
１７が、それぞれ形成される。

【００１２】次いで、上記エピタキシャル層１０６の表
面の、上記バイポーラ・トランジスタのベース形成位置
に、イオン注入法を用いて、上記ベースコンタクト領域
１１７より低濃度で、かつ、浅いｐ型ベース領域１１８
が形成される。

【００１３】この後、全面に第１の層間絶縁膜としての
酸化膜１１９が形成され、この酸化膜１１９の、上記バ
イポーラ・トランジスタのエミッタ形成位置に対応する
部分が選択的に除去されてコンタクトホール１２０が形
成される。

【００１４】次いで、上記コンタクトホール１２０の形
成位置を含む、上記酸化膜１１９上に多結晶シリコン膜
が堆積されてパターニングされることにより、第１層目
の配線としてのエミッタ電極１２１が形成される。

【００１５】次いで、このエミッタ電極１２１にイオン
注入法によりｎ型の不純物が導入され、熱工程を経て不
純物の活性化が行われるとともに、その不純物が、上記
バイポーラ・トランジスタのベース領域１１８の表面に
固相拡散されてエミッタ領域１２２が形成される。上記
不純物としてはＡｓが用いられる。

【００１６】次いで、上記エミッタ電極１２１を含む、
上記酸化膜１１９上に第２の層間絶縁膜としての酸化膜
１２３が形成された後、上記コレクタ領域１１５および
上記ベースコンタクト領域１１７にそれぞれ対応する部
分の酸化膜１１９，１２３が選択的に除去されてコンタ
クトホール１２４，１２５が形成される。

【００１７】次いで、上記コンタクトホール１２４，１
２５の形成位置を含む、上記酸化膜１２３上に導電性材
料が堆積されてパターニングされることにより、第２層
目の配線１２６，（コレクタ電極）１２７，（ベース電
極）１２８が形成される。

【００１８】同様に、第３，第４の層間絶縁膜および第
３，第４層目の配線の形成が必要に応じて行われる。そ
して、最後にＳｉＮなどの保護膜１２９によって表面が
覆われることにより、図に示したＢｉＣＭＯＳ集積回路
が完成される。

【００１９】さて、このようにして製造されるＢｉＣＭ
ＯＳ集積回路においては、エミッタ電極１２１を形成す
る多結晶シリコン膜内の不純物の固相拡散によってエミ
ッタ領域１２２を形成するようにしている。イオン注入
法を用いて行わないのは、イオン注入時に発生する欠陥
のためにエミッタ・ベース間で接合リークが生じ、バイ
ポーラ・トランジスタの特性が劣化するのを防ぐためで
ある。

【００２０】しかし、固相拡散によってエミッタ領域１
２２を形成する方法の場合には欠陥の発生は防げるが、
エミッタ領域１２２の形成が不完全だった場合、エミッ
タ領域１２２が浅くなってベース領域１１８の幅が広が
る、またはエミッタ領域１２２中の不純物濃度が低すぎ
て寄生抵抗が増加する、あるいは電流増幅率（Ｈｆｅ）
が低下するなどといった問題を招く。

【００２１】エミッタ領域１２２の形成を完全なものと
するためには、固相拡散によって多結晶シリコン膜内の
不純物が、他（エミッタ形成位置以外）の領域に拡散す
るのを防ぐことが重要である。

【００２２】一方、近年においては、エミッタ電極１２
１を、多結晶シリコン膜１２１ａ上にメタル層やシリコ
ンと高融点金属とのシリサイド膜（ＷＳｉなど）１２１
ｂを設けて積層構造化し、微細化などにともなって増大
する配線抵抗の低減を図るようにしてなるＢｉＣＭＯＳ
集積回路も考案されている（図１３参照）。

【００２３】しかしながら、この構造では、不純物がエ
ピタキシャル層１０６の表面へ拡散するよりも、メタル
層またはシリサイド膜１２１ｂ中へ拡散する割合の方が
大きくなる。このため、メタル層またはシリサイド膜１
２１ｂを形成した後の熱工程によって、多結晶シリコン
膜１２１ａ内の不純物およびエピタキシャル層１０６中
へ拡散した不純物がメタル層またはシリサイド膜１２１
ｂ中へ吸い出されて再拡散し、エミッタ領域１２２が浅
くなりすぎたり、不純物濃度が低くなりすぎたりして、
安定した特性を得るのが難しいという問題があった。

【００２４】

【発明が解決しようとする課題】上記したように、従来
においては、多結晶シリコン膜からの固相拡散によって
エミッタ領域を形成するようにしてなるものの場合、多
結晶シリコン膜上にメタル層またはシリサイド膜を積層
してなるエミッタ電極を使用することによって、メタル
層またはシリサイド膜への不純物の再拡散により安定し
た特性を有するエミッタ領域を形成できなくなるという
欠点があった。

【００２５】そこで、この発明は、安定した特性を有す
る不純物領域の形成を可能とし、高集積化および高性能
化にとって有用な半導体装置およびその製造方法を提供
することを目的としている。

【００２６】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
の不純物領域に、導電体層上にメタルあるいはシリコン
とメタルのシリサイドを積層してなる配線を接続してな
るものにおいて、前記配線の前記導電体層を結晶粒径の
異なる２種類の多結晶シリコン膜の積層によって形成
し、かつ、前記メタルあるいはシリサイド側の多結晶シ
リコン膜の結晶粒径が、前記基板側の多結晶シリコン膜
の結晶粒径よりも大きい構成とされている。

【００２７】また、この発明の半導体装置にあっては、
第１導電型の半導体基板と、この半導体基板上に設けら
れた第２導電型の埋め込み領域と、この埋め込み領域を
覆うようにして設けられた第２導電型のエピタキシャル
層と、このエピタキシャル層の一部に形成された、前記
埋め込み領域につながる第２導電型の引き出し領域と、
この引き出し領域の表面に形成された第２導電型の第１
の不純物領域と、前記エピタキシャル層の表面領域に形
成された第１導電型の第２の不純物領域と、この第２の
不純物領域の表面領域の一部に形成された第２導電型の
第３の不純物領域と、これら第１，第２，第３の不純物
領域にそれぞれ接続され、相互が絶縁膜を介して絶縁さ
れてなる配線とを具備してなり、少なくとも、前記第３
の不純物領域に接続された配線が導電体層上にメタルま
たはシリサイドを積層してなり、かつ、その導電体層が
結晶粒径の小さい第１の多結晶シリコン膜、およびその
上に配された第１の多結晶シリコン膜よりも結晶粒径の
大きい第２の多結晶シリコン膜からなる構成とされてい
る。

【００２８】さらに、この発明の半導体装置の製造方法
にあっては、第１導電型の半導体基板上に第２導電型の
埋め込み領域を形成する工程と、前記埋め込み領域の不
純物濃度よりも低濃度の第２導電型のエピタキシャル層
を形成する工程と、前記エピタキシャル層の一部に、前
記埋め込み領域につながる第２導電型の引き出し領域を
形成する工程と、前記引き出し領域の表面に第２導電型
の第１の不純物領域を形成する工程と、前記エピタキシ
ャル層の表面領域に第１導電型の第２の不純物領域を形
成する工程と、前記第１，第２の不純物領域を含む、前
記エピタキシャル層の上面に絶縁膜を形成する工程と、
前記絶縁膜の一部を除去し、前記第２の不純物領域につ
ながる開孔を形成する工程と、前記絶縁膜の開孔部分
に、第１の多結晶シリコン膜およびこの第１の多結晶シ
リコン膜よりも結晶粒径の大きい第２の多結晶シリコン
膜からなる導電体層を形成する工程と、少なくとも、前
記第１の多結晶シリコン膜を介して第２導電型の不純物
を拡散し、前記絶縁膜の開孔部分に対応する前記第２の
不純物領域内に第２導電型の第３の不純物領域を形成す
る工程と、前記導電体層上にメタルあるいはシリサイド
を設けて配線を形成する工程とからなっている。

【００２９】

【作用】この発明は、上記した手段により、メタルまた
はシリサイドへの不純物の再拡散を抑制できるようにな
るため、不純物領域を安定に形成することが可能となる
ものである。

【００３０】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１〜図１１は、ＢｉＣＭＯＳ集積回
路の製造プロセスを概略的に示すものである。なお、こ
こではＮＰＮバイポーラ・トランジスタとＣＭＯＳトラ
ンジスタとを混載してなるＢｉＣＭＯＳ集積回路の場合
について述べる。

【００３１】まず、たとえば図１に示すように、ｐ型基
板１上の、バイポーラ・トランジスタ形成予定領域およ
びｐＭＯＳトランジスタの形成予定領域に、それぞれｎ
+ 型の埋め込みコレクタ領域２およびｎ+ 型の埋込層３
が形成される。これら埋め込みコレクタ領域２および埋
込層３は、一般にＡｓやＳｂなどのｎ型不純物の固相拡
散によって形成される。

【００３２】この後、イオン注入法（Ｉｏｎ／Ｉｍｐｌ
ａｎｔａｔｉｏｎ）によって、ｐ型基板１上のｎＭＯＳ
トランジスタの形成予定領域、および上記埋め込みコレ
クタ領域２と上記ｎ+ 埋込層３との間に、ｐ型不純物に
よる埋込層４，５がそれぞれ形成される。この場合、上
記イオン注入による埋込層４，５の形成は、たとえばレ
ジスト４１をマスクに選択的に行われる。

【００３３】次いで、たとえば図２に示すように、上記
レジスト４１を除去した後、エピタキシャル成長によっ
て、上記埋込層４，５などが形成された上記ｐ型基板１
上に、上記埋め込みコレクタ領域２よりも低濃度のｎ型
のエピタキシャル層６が形成される。

【００３４】次いで、たとえば図３に示すように、上記
エピタキシャル層６の、上記埋め込みコレクタ領域２上
の一部にｎ+ 型のコレクタ引き出し領域７が、また、上
記ｎ+ 埋込層３の上部にｎ型のウェル領域８が、それぞ
れ形成される。

【００３５】また、上記エピタキシャル層６の、上記ｐ
型埋込層４の上部にｐ型のウェル領域９が形成されると
ともに、上記ｐ型埋込層５の上部に、バイポーラ・トラ
ンジスタ形成予定領域とＣＭＯＳトランジスタ形成予定
領域とを電気的に分離するための分離領域（ｐ型）１０
が形成される。

【００３６】次いで、たとえば図４に示すように、ＬＯ
ＣＯＳ素子分離法などにより、上記エピタキシャル層６
の表面に選択的に素子分離領域１１が形成される。ま
た、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタ
のチャネルとなる部分にそれぞれイオン注入法によって
不純物のドーピングが行われ、所望の閾値が得られるよ
うにプロファイルがコントロールされる。

【００３７】また、上記ｐＭＯＳトランジスタおよびｎ
ＭＯＳトランジスタのゲート形成位置に、絶縁膜１２お
よびゲート電極材料をパターニングしてなるゲート電極
１３が形成される。

【００３８】また、上記ｐ型ウェル領域９の表面の、上
記ｎＭＯＳトランジスタのソース・ドレイン形成位置、
および上記コレクタ引き出し領域７の表面の、上記バイ
ポーラ・トランジスタのコレクタコンタクト形成位置
に、イオン注入法を用いて、ｎ型の不純物領域（ソース
・ドレイン領域）１４，（コレクタ領域）１５が、それ
ぞれ形成される。

【００３９】同様に、上記ｎ型ウェル領域８の表面の、
上記ｐＭＯＳトランジスタのソース・ドレイン形成位
置、および上記エピタキシャル層６の表面の、上記バイ
ポーラ・トランジスタのベースコンタクト形成位置に、
イオン注入法を用いて、ｐ型の不純物領域（ソース・ド
レイン領域）１６，（ベースコンタクト領域）１７が、
それぞれ形成される。

【００４０】さらに、上記エピタキシャル層６の表面
の、上記バイポーラ・トランジスタのベース形成位置
に、イオン注入法を用いて、上記ベースコンタクト領域
７より低濃度で、かつ、浅いｐ型ベース領域１８が形成
される。

【００４１】次いで、たとえば図５に示すように、全面
に第１の層間絶縁膜としての酸化膜１９が形成され、こ
の酸化膜１９の、上記バイポーラ・トランジスタのエミ
ッタ形成位置に対応する部分が選択的に除去されてコン
タクトホール２０が形成される。

【００４２】次いで、たとえば図６に示すように、上記
コンタクトホール２０を含む上記酸化膜１９上に多結晶
シリコン膜２１が、減圧ＣＶＤ法などにより形成され
る。この多結晶シリコン膜２１は、後のエミッタ拡散層
の形成に十分な不純物を含有できるだけの厚さ（たとえ
ば、５００オングストローム以上）で形成される。

【００４３】そして、この多結晶シリコン膜２１に対
し、イオン注入法などによって、ｎ型の不純物が導入さ
れる。次いで、たとえば図７に示すように、上記多結晶
シリコン膜２１上に、減圧ＣＶＤ法などにより、非晶質
のシリコン膜２２が形成される。この非晶質シリコン膜
２２は、後の熱工程によって、すでに拡散されている不
純物が後述するシリサイド膜中に再拡散するのを抑える
ことができるだけの厚さ（たとえば、５００オングスト
ローム以上）で形成される。

【００４４】ここで、不純物の拡散経路は主として結晶
粒界であり、粒径が大きいほど、単位体積あたりの粒界
面積は小さくなり、拡散経路が少なくなって不純物の拡
散は抑えられる。

【００４５】したがって、低抵抗化のために、多結晶シ
リコン膜上にシリサイド膜を積層してなる配線の場合、
多結晶シリコン膜に結晶粒径の大きなものを用いること
で、基板側からの不純物のシリサイド膜への再拡散を抑
えることができる。

【００４６】しかし、結晶粒径の大きな多結晶シリコン
膜を得る手段として、あらかじめ基板上に非晶質シリコ
ン膜を堆積させた後、これをアニール処理することによ
って結晶粒径の大きな多結晶シリコン膜に変化させると
いった手法をとった場合、基板の表面と非晶質シリコン
膜とが直に接しているため、再結晶化の際に界面付近の
非晶質シリコンがエピタキシャル成長して単結晶化する
という欠点がある。

【００４７】これは、多結晶シリコンと単結晶シリコン
とでは不純物の固溶度が異なるために、基板の表面から
成長してきた単結晶シリコンと多結晶シリコンとの界面
で不純物の偏析という現象を起こし、拡散領域内での不
純物プロファイルを変化させ、特性の劣化を招く結果と
なる。

【００４８】そこで、本発明の実施例においては、エミ
ッタ電極を形成する際に、まず、基板上に多結晶シリコ
ン膜を堆積させ、その上に、結晶粒径の大きな多結晶シ
リコン膜を非晶質シリコン膜からの再結晶化により得る
という手法を採用した。これにより、多結晶シリコン膜
の存在によって非晶質シリコン膜と基板との間が直に接
しないようになるため、再結晶化の際に非晶質シリコン
の単結晶化および不純物の偏析を防止することが可能と
なる。

【００４９】このように、第１層目の配線としてのエミ
ッタ電極を、多結晶シリコン膜、非晶質シリコン膜から
の再結晶化により得られる多結晶シリコン膜、およびシ
リサイド膜を基板側より順に積層した３層構造とするこ
とにより、配線の低抵抗化とともに、不純物の偏析や基
板側からシリサイド膜への不純物の再拡散を抑制でき
て、エミッタ拡散領域の形成を安定化できるようにな
る。

【００５０】さて、上記非晶質シリコン膜２２は、たと
えば６００℃で２時間といった、比較的低温度で長時間
のアニール処理が施されることによって再結晶化され、
上記多結晶シリコン膜２１よりも結晶粒径の大きな多結
晶シリコン膜２３に変化させられる（図８）。

【００５１】そして、熱拡散処理を行うことによって、
上記多結晶シリコン膜２１中に導入されたｎ型の不純物
が固相拡散されて、上記ｐ型ベース領域１８の表面領域
にエミッタ拡散領域２４が形成される。

【００５２】なお、上記エミッタ拡散領域２４の形成の
ための熱工程は、多結晶シリコン膜２１を堆積し、ｎ型
不純物をドーピングした直後に行うようにしても良い。
また、この熱工程の前に、必要に応じて不純物の追加の
ドーピングを行うことも可能であるし、先のドーピング
を省略し、この熱工程の前に一括して不純物のドーピン
グを行うようにしても良い。

【００５３】次いで、たとえば図９に示すように、再結
晶化された上記多結晶シリコン膜２３上に、スパッタ法
などにより、ＷＳｉなどのシリサイド膜２５が形成され
る。このシリサイド膜２５の膜厚は、エミッタ電極とし
て必要な抵抗値により決定される（たとえば、１０００
オングストローム程度）。

【００５４】次いで、たとえば図１０に示すように、第
１層目の配線となる領域（上記コンタクトホール２０の
形成位置を含む）以外の、上記シリサイド膜２５、多結
晶シリコン膜２３、および多結晶シリコン膜２１が選択
的に除去されて、上記多結晶シリコン膜２１を下層と
し、上記多結晶シリコン膜２３を上層とする導電体層上
に、上記シリサイド膜２５を積層してなる３層構造のエ
ミッタ電極２６が形成される。

【００５５】次いで、たとえば図１１に示すように、上
記エミッタ電極２６を含む、上記酸化膜１９上に第２の
層間絶縁膜としての酸化膜２７が形成された後、上記コ
レクタ領域１５および上記ベースコンタクト領域１７に
それぞれ対応する部分の酸化膜１９，２７が選択的に除
去されてコンタクトホール２８，２９が形成される。

【００５６】そして、上記コンタクトホール２８，２９
の形成位置を含む、上記酸化膜２７上に導電性材料が堆
積されてパターニングされることにより、第２層目の配
線３０，（コレクタ電極）３１，（ベース電極）３２が
形成される。

【００５７】同様に、第３，第４の層間絶縁膜および第
３，第４層目の配線の形成が必要に応じて行われる。こ
の後、ＳｉＮなどの保護膜３３によって表面が覆われる
ことにより、ＢｉＣＭＯＳ集積回路が完成される。

【００５８】上記したように、シリサイド膜への不純物
の再拡散を抑制できるようにしている。すなわち、配線
の低抵抗化のために、多結晶シリコン膜上にシリサイド
膜を積層してなるエミッタ電極を有し、上記多結晶シリ
コン膜中にドーピングした不純物の固相拡散によりエミ
ッタ拡散領域を形成するようにしてなるＢｉＣＭＯＳ集
積回路において、多結晶シリコン膜とシリサイド膜との
間に、その多結晶シリコン膜よりも結晶粒径の大きい多
結晶シリコン膜を設けるようにしている。これにより、
シリサイド膜を形成した後の熱工程によって、いったん
固相拡散された不純物がシリサイド膜中に再拡散される
のを抑制できるようになるため、エミッタ拡散領域を安
定に形成することが可能となる。したがって、エミッタ
拡散領域が不完全な状態で形成されることによる特性の
悪化を防ぐことができ、高集積化とともに、高性能化に
とって有用なＢｉＣＭＯＳ集積回路を実現できるもので
ある。

【００５９】しかも、結晶粒径の大きい多結晶シリコン
膜の下層に、それよりも結晶粒径の小さな多結晶シリコ
ン膜を用いた積層導電体層構造としているため、非晶質
シリコン膜の再結晶化により結晶粒径の大きい多結晶シ
リコン膜を得る場合においても、不純物の偏析が生じる
といった問題もない。

【００６０】なお、上記実施例においては、ＮＰＮバイ
ポーラ・トランジスタを用いたＢｉＣＭＯＳ集積回路を
例に説明したが、これに限らず、たとえばＰＮＰバイポ
ーラ・トランジスタを用いてなるＢｉＣＭＯＳ集積回路
や、ＢｉＣＭＯＳ集積回路以外の各種の半導体装置に適
用できる。

【００６１】また、バイポーラ・トランジスタのエミッ
タが不完全な状態で形成されるのを防止する場合に限ら
ず、たとえば多結晶シリコン膜上にシリサイド膜を積層
してなる配線（電極）の、基板の表面に形成された不純
物拡散層との接続において、シリサイド膜への不純物の
再拡散によるコンタクト抵抗の上昇を防止する場合など
にも適用可能である。その他、この発明の要旨を変えな
い範囲において、種々変形実施可能なことは勿論であ
る。

【００６２】

【発明の効果】以上、詳述したようにこの発明によれ
ば、安定した特性を有する不純物領域の形成を可能と
し、高集積化および高性能化にとって有用な半導体装置
およびその製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかる、ＢｉＣＭＯＳ集
積回路の製造プロセスを説明するために示す概略断面
図。

【図２】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図３】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図４】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図５】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図６】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図７】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図８】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図９】同じく、ＢｉＣＭＯＳ集積回路の製造プロセス
を説明するために示す概略断面図。

【図１０】同じく、ＢｉＣＭＯＳ集積回路の製造プロセ
スを説明するために示す概略断面図。

【図１１】同じく、ＢｉＣＭＯＳ集積回路の製造プロセ
スを説明するために示す概略断面図。

【図１２】従来技術とその問題点を説明するために示す
ＢｉＣＭＯＳ集積回路の概略断面図。

【図１３】同じく、ＢｉＣＭＯＳ集積回路の他の概略断
面図。

【符号の説明】

１…基板、２…埋め込みコレクタ領域、３，４，５…埋
込層、６…エピタキシャル層、７…コレクタ引き出し領
域、８，９…ウェル領域、１０…分離領域、１１…素子
分離領域、１２…絶縁膜、１３…ゲート電極、１４，１
６…ソース・ドレイン領域、１５…コレクタ領域、１７
…ベースコンタクト領域、１８…ベース領域、１９，２
７…酸化膜、２０，２８，２９…コンタクトホール、２
１，２３…多結晶シリコン膜、２２…非晶質のシリコン
膜、２４…エミッタ拡散領域、２５…シリサイド膜、２
６…エミッタ電極、３０…配線、３１…コレクタ電極、
３２…ベース電極、３３…保護膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/72

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上の不純物領域に、導電体層
   上にメタルあるいはシリコンとメタルのシリサイドを積
   層してなる配線を接続してなる半導体装置において、 前記配線の前記導電体層を結晶粒径の異なる２種類の多
   結晶シリコン膜の積層によって形成し、かつ、前記メタ
   ルあるいはシリサイド側の多結晶シリコン膜の結晶粒径
   が、前記基板側の多結晶シリコン膜の結晶粒径よりも大
   きいことを特徴とする半導体装置。
2. 【請求項２】 前記不純物領域が、前記導電体層からの
   不純物の拡散により形成されるものであることを特徴と
   する請求項１に記載の半導体装置。
3. 【請求項３】 第１導電型の半導体基板と、 この半導体基板上に設けられた第２導電型の埋め込み領
   域と、 この埋め込み領域を覆うようにして設けられた第２導電
   型のエピタキシャル層と、 このエピタキシャル層の一部に形成された、前記埋め込
   み領域につながる第２導電型の引き出し領域と、 この引き出し領域の表面に形成された第２導電型の第１
   の不純物領域と、 前記エピタキシャル層の表面領域に形成された第１導電
   型の第２の不純物領域と、 この第２の不純物領域の表面領域の一部に形成された第
   ２導電型の第３の不純物領域と、 これら第１，第２，第３の不純物領域にそれぞれ接続さ
   れ、相互が絶縁膜を介して絶縁されてなる配線とを具備
   してなり、 少なくとも、前記第３の不純物領域に接続された配線が
   導電体層上にメタルまたはシリサイドを積層してなり、
   かつ、その導電体層が結晶粒径の小さい第１の多結晶シ
   リコン膜、およびその上に配された第１の多結晶シリコ
   ン膜よりも結晶粒径の大きい第２の多結晶シリコン膜か
   らなることを特徴とする半導体装置。
4. 【請求項４】 前記第３の不純物領域が、前記導電体層
   からの不純物の拡散により形成されるものであることを
   特徴とする請求項３に記載の半導体装置。
5. 【請求項５】 第１導電型の半導体基板上に第２導電型
   の埋め込み領域を形成する工程と、 前記埋め込み領域の不純物濃度よりも低濃度の第２導電
   型のエピタキシャル層を形成する工程と、 前記エピタキシャル層の一部に、前記埋め込み領域につ
   ながる第２導電型の引き出し領域を形成する工程と、 前記引き出し領域の表面に第２導電型の第１の不純物領
   域を形成する工程と、 前記エピタキシャル層の表面領域に第１導電型の第２の
   不純物領域を形成する工程と、 前記第１，第２の不純物領域を含む、前記エピタキシャ
   ル層の上面に絶縁膜を形成する工程と、 前記絶縁膜の一部を除去し、前記第２の不純物領域につ
   ながる開孔を形成する工程と、 前記絶縁膜の開孔部分に、第１の多結晶シリコン膜およ
   びこの第１の多結晶シリコン膜よりも結晶粒径の大きい
   第２の多結晶シリコン膜からなる導電体層を形成する工
   程と、 少なくとも、前記第１の多結晶シリコン膜を介して第２
   導電型の不純物を拡散し、前記絶縁膜の開孔部分に対応
   する前記第２の不純物領域内に第２導電型の第３の不純
   物領域を形成する工程と、 前記導電体層上にメタルあるいはシリサイドを設けて配
   線を形成する工程とからなることを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 前記導電体層を形成する工程は、前記第
   １の多結晶シリコン膜上に堆積された非晶質シリコン膜
   をアニール処理して第２の多結晶シリコン膜を形成する
   工程を含むことを特徴とする請求項５に記載の半導体装
   置の製造方法。