JP3194286B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
【０００２】
【従来の技術】ＬＳＩでは、大規模化，高性能化が要求
されている。特にＣＭＯＳトランジスタの高集積化，低
消費電力化と、バイポーラトランジスタの高速性という
各長所を備えたＢｉ−ＣＭＯＳデバイスが注目されてい
る。Ｂｉ−ＣＭＯＳデバイスは、ＣＭＯＳトランジスタ
とバイポーラトランジスタとを複合化した素子構造を有
するものである。このＢｉ−ＣＭＯＳデバイスは、製造
方法が複雑なために製造工程数が多く、そのため製造コ
ストが高い。そこで、ＣＭＯＳトランジスタの製造プロ
セスでバイポーラトランジスタを形成することで、製造
工程を簡単化し、製造コストを低減したＢｉ−ＣＭＯＳ
デバイスが提案されている。
されている。特にＣＭＯＳトランジスタの高集積化，低
消費電力化と、バイポーラトランジスタの高速性という
各長所を備えたＢｉ−ＣＭＯＳデバイスが注目されてい
る。Ｂｉ−ＣＭＯＳデバイスは、ＣＭＯＳトランジスタ
とバイポーラトランジスタとを複合化した素子構造を有
するものである。このＢｉ−ＣＭＯＳデバイスは、製造
方法が複雑なために製造工程数が多く、そのため製造コ
ストが高い。そこで、ＣＭＯＳトランジスタの製造プロ
セスでバイポーラトランジスタを形成することで、製造
工程を簡単化し、製造コストを低減したＢｉ−ＣＭＯＳ
デバイスが提案されている。
【０００３】その一例のＢｉ−ＣＭＯＳデバイスに搭載
されるＣＭＯＳトランジスタの製造プロセスで形成され
るバイポーラトランジスタの構造を図６に示す概略構成
断面図により説明する。図に示すように、半導体基板
（Ｐ形単結晶シリコン基板）６１の上層にはＮ+ エピタ
キシャル成長層よりなる半導体層６２が形成されてい
る。この半導体層６２と半導体基板６１とにわたってＮ
+ コレクタ埋込み領域６３が形成されている。このＮ+
コレクタ埋込み領域６３の上部側には、半導体層６２の
下層を介して、Ｐ形ベース領域６４が形成されている。
このＰ形ベース領域６４の上層にはＮ+ エミッタ領域６
５が形成されている。またＰ形ベース領域６４の周囲に
おける半導体層６２の上層にはＰ+ グラフトベース領域
６６が形成されている。また上記半導体層６２の上層に
は、Ｐ形ベース領域６４に対して素子分離領域６７を介
して、上記Ｎ+ コレクタ埋込み領域６３に接続するＮ+
コレクタ引き出し領域６８が形成されている。
されるＣＭＯＳトランジスタの製造プロセスで形成され
るバイポーラトランジスタの構造を図６に示す概略構成
断面図により説明する。図に示すように、半導体基板
（Ｐ形単結晶シリコン基板）６１の上層にはＮ+ エピタ
キシャル成長層よりなる半導体層６２が形成されてい
る。この半導体層６２と半導体基板６１とにわたってＮ
+ コレクタ埋込み領域６３が形成されている。このＮ+
コレクタ埋込み領域６３の上部側には、半導体層６２の
下層を介して、Ｐ形ベース領域６４が形成されている。
このＰ形ベース領域６４の上層にはＮ+ エミッタ領域６
５が形成されている。またＰ形ベース領域６４の周囲に
おける半導体層６２の上層にはＰ+ グラフトベース領域
６６が形成されている。また上記半導体層６２の上層に
は、Ｐ形ベース領域６４に対して素子分離領域６７を介
して、上記Ｎ+ コレクタ埋込み領域６３に接続するＮ+
コレクタ引き出し領域６８が形成されている。
【０００４】また上記半導体層６２上には、各Ｐ形ベー
ス領域６４，Ｎ+エミッタ領域６５，Ｎ+ コレクタ引き
出し領域６８との各々に、ベース電極６９，エミッタ電
極７０，コレクタ電極７１が形成されている。また上記
Ｎ+ エミッタ領域６５の周囲のＰ形ベース領域６４上に
はオフセット絶縁膜７２が形成されている。さらに上記
エミッタ電極７０の側壁には、上記オフセット絶縁膜７
２に接続するエミッタサイドウォール絶縁膜７３が形成
されている。
ス領域６４，Ｎ+エミッタ領域６５，Ｎ+ コレクタ引き
出し領域６８との各々に、ベース電極６９，エミッタ電
極７０，コレクタ電極７１が形成されている。また上記
Ｎ+ エミッタ領域６５の周囲のＰ形ベース領域６４上に
はオフセット絶縁膜７２が形成されている。さらに上記
エミッタ電極７０の側壁には、上記オフセット絶縁膜７
２に接続するエミッタサイドウォール絶縁膜７３が形成
されている。
【０００５】次に上記ＮＰＮバイポーラトランジスタ６
０の製造方法を図７に示す製造工程図により説明する。
図７の（１）に示す如く、まずイオン注入法によって、
Ｐ形単結晶シリコンよりなる半導体基板６１の上層にＮ
+ コレクタ埋込み領域６３を形成する。その後エピタキ
シャル成長法により半導体基板６１の上面に例えばＮ形
エピタキシャル成長層よりなる半導体層６２を形成す
る。次いでＬＯＣＯＳ酸化法によって、半導体層６２の
上層に複数の素子分離領域６７，７４，７５を形成す
る。続いて、例えばエッチバック法によって、素子分離
領域６７，７４，７５と半導体層６２との表面を平坦化
処理する。
０の製造方法を図７に示す製造工程図により説明する。
図７の（１）に示す如く、まずイオン注入法によって、
Ｐ形単結晶シリコンよりなる半導体基板６１の上層にＮ
+ コレクタ埋込み領域６３を形成する。その後エピタキ
シャル成長法により半導体基板６１の上面に例えばＮ形
エピタキシャル成長層よりなる半導体層６２を形成す
る。次いでＬＯＣＯＳ酸化法によって、半導体層６２の
上層に複数の素子分離領域６７，７４，７５を形成す
る。続いて、例えばエッチバック法によって、素子分離
領域６７，７４，７５と半導体層６２との表面を平坦化
処理する。
【０００６】次いで例えば熱酸化法によって、半導体層
６２の表層に第１の絶縁膜７６を形成する。続いて例え
ば化学的気相成長法によって、素子分離領域６７，７
４，７５と半導体層６２との上面に第１の多結晶シリコ
ン膜７７を形成する。その後例えばホトリソグラフィー
技術とエッチングとにより、第１の多結晶シリコン膜７
７の２点鎖線で示す部分を除去し、残りの第１の多結晶
シリコン膜７７でマスクパターン７８を形成する。
６２の表層に第１の絶縁膜７６を形成する。続いて例え
ば化学的気相成長法によって、素子分離領域６７，７
４，７５と半導体層６２との上面に第１の多結晶シリコ
ン膜７７を形成する。その後例えばホトリソグラフィー
技術とエッチングとにより、第１の多結晶シリコン膜７
７の２点鎖線で示す部分を除去し、残りの第１の多結晶
シリコン膜７７でマスクパターン７８を形成する。
【０００７】その後通常の反応性イオンエッチングによ
って、マスクパターン７８をエッチングマスクにして第
１の絶縁膜７６の１点鎖線で示す部分を除去することに
より、エミッタを形成する領域７９の周囲におけるベー
スを形成する領域８０上に当該第１の絶縁膜７６でオフ
セット絶縁膜７２を形成する。
って、マスクパターン７８をエッチングマスクにして第
１の絶縁膜７６の１点鎖線で示す部分を除去することに
より、エミッタを形成する領域７９の周囲におけるベー
スを形成する領域８０上に当該第１の絶縁膜７６でオフ
セット絶縁膜７２を形成する。
【０００８】次いで図７の（２）に示すように、例えば
化学的気相成長法によって、マスクパターン７８側の全
面に第２の多結晶シリコン膜８１とを形成する。その
後、通常のホトリソグラフィー技術と反応性イオンエッ
チングによって、第２の多結晶シリコン膜８１（１点鎖
線で示す部分）と上記マスクパターン７８（破線で示す
部分）とを除去し、第２の多結晶シリコン膜８１でベー
ス電極６９とエミッタ電極７０とコレクタ電極７１とを
形成する。
化学的気相成長法によって、マスクパターン７８側の全
面に第２の多結晶シリコン膜８１とを形成する。その
後、通常のホトリソグラフィー技術と反応性イオンエッ
チングによって、第２の多結晶シリコン膜８１（１点鎖
線で示す部分）と上記マスクパターン７８（破線で示す
部分）とを除去し、第２の多結晶シリコン膜８１でベー
ス電極６９とエミッタ電極７０とコレクタ電極７１とを
形成する。
【０００９】さらに通常のイオン注入法によって、素子
分離領域６７，７５間の半導体層６２の上層に、Ｎ+ コ
レクタ埋込み領域６３に接続するＮ+ コレクタ引き出し
領域６８を形成する。
分離領域６７，７５間の半導体層６２の上層に、Ｎ+ コ
レクタ埋込み領域６３に接続するＮ+ コレクタ引き出し
領域６８を形成する。
【００１０】次に図７の（３）に示す如く、化学的気相
成長法により半導体層６２の上面にシリコン酸化膜等よ
りなる第３の絶縁膜８２を形成する。そして第３の絶縁
膜８２をエッチバック処理して、第３の絶縁膜８２の２
点鎖線で示す部分を除去し、エミッタ電極７０の側壁に
エミッタサイドウォール絶縁膜７３を形成する。
成長法により半導体層６２の上面にシリコン酸化膜等よ
りなる第３の絶縁膜８２を形成する。そして第３の絶縁
膜８２をエッチバック処理して、第３の絶縁膜８２の２
点鎖線で示す部分を除去し、エミッタ電極７０の側壁に
エミッタサイドウォール絶縁膜７３を形成する。
【００１１】次いで通常のイオン注入法によって、半導
体層６２の上層に例えばホウ素（Ｂ+ ）をイオン注入し
て、ベースを形成する領域８０の両側における半導体層
６２の上層にＰ+ グラフトベース領域６６を形成する。
体層６２の上層に例えばホウ素（Ｂ+ ）をイオン注入し
て、ベースを形成する領域８０の両側における半導体層
６２の上層にＰ+ グラフトベース領域６６を形成する。
【００１２】次いでイオン注入法によって、エミッタ電
極７０に例えばホウ素（Ｂ+ ）をイオン注入した後、不
純物拡散処理を行って、エミッタ電極７０中のホウ素
を、ベースを形成する領域８０に拡散し、Ｐ+ グラフト
ベース領域６６に接続するＰ形ベース領域６４を形成す
る。続いてイオン注入法によって、エミッタ電極７０に
例えばヒ素（Ａｓ）をイオン注入した後、不純物拡散処
理を行って、エミッタ電極７０中のヒ素を上記Ｐ形ベー
ス領域６４の上層に拡散し、Ｎ+ エミッタ領域６５を形
成する。
極７０に例えばホウ素（Ｂ+ ）をイオン注入した後、不
純物拡散処理を行って、エミッタ電極７０中のホウ素
を、ベースを形成する領域８０に拡散し、Ｐ+ グラフト
ベース領域６６に接続するＰ形ベース領域６４を形成す
る。続いてイオン注入法によって、エミッタ電極７０に
例えばヒ素（Ａｓ）をイオン注入した後、不純物拡散処
理を行って、エミッタ電極７０中のヒ素を上記Ｐ形ベー
ス領域６４の上層に拡散し、Ｎ+ エミッタ領域６５を形
成する。
【００１３】
【発明が解決しようとする課題】しかしながら、上記構
造のバイポーラトランジスタでは、図８に示すように、
ベース電極６９とエミッタ電極７０との距離がホトリソ
グラフィーの解像精度によって決定される。このため、
ホトリソグラフィーにおける十分な解像度を得るため
に、エミッタ電極７０とベースコンタクト部８４との間
にＷなる距離を設けなければならない。例えばエキシマ
レーザ光によるホトリソグラフィー技術を用いても、Ｗ
は０．２５μｍ〜０．３μｍ程度になる。したがって、
バイポーラトランジスタの縮小化が十分にできない。こ
のため、コレクタ−ベース間寄生容量やコレクタ飽和寄
生容量を小さくすることができないので、しゃ断周波数
の値が小さくなり、遅延時間が長くなる。したがって、
バイポーラトランジスタの電気的特性が低下する。
造のバイポーラトランジスタでは、図８に示すように、
ベース電極６９とエミッタ電極７０との距離がホトリソ
グラフィーの解像精度によって決定される。このため、
ホトリソグラフィーにおける十分な解像度を得るため
に、エミッタ電極７０とベースコンタクト部８４との間
にＷなる距離を設けなければならない。例えばエキシマ
レーザ光によるホトリソグラフィー技術を用いても、Ｗ
は０．２５μｍ〜０．３μｍ程度になる。したがって、
バイポーラトランジスタの縮小化が十分にできない。こ
のため、コレクタ−ベース間寄生容量やコレクタ飽和寄
生容量を小さくすることができないので、しゃ断周波数
の値が小さくなり、遅延時間が長くなる。したがって、
バイポーラトランジスタの電気的特性が低下する。
【００１４】本発明は、電気的性能に優れたバイポーラ
トランジスタの製造方法を提供することを目的とする。
トランジスタの製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたバイポーラトランジスタの製造方
法である。
成するためになされたバイポーラトランジスタの製造方
法である。
【００１６】本発明のバイポーラトランジスタの製造方
法は、第１の工程で、半導体基板の上層にコレクタ埋込
み領域を設け、当該半導体基板の上面に半導体層を形成
した後、当該半導体層の上層に第１の絶縁膜を形成し、
次いでその全面に第１の多結晶シリコン膜を形成する。
その後第２の工程で、第１の多結晶シリコン膜で形成し
たマスクパターンをエッチングマスクにして第１の絶縁
膜をエッチングすることにより、オフセット絶縁膜を形
成する。さらに第３の工程で、マスクパターン側の全面
に第２の多結晶シリコン膜と第２の絶縁膜とを形成した
後、当該第２の多結晶シリコン膜でエミッタ電極とコレ
クタ電極とを形成する。次いで第４の工程で、前記エミ
ッタ電極の側壁にエミッタサイドウォール絶縁膜を設け
ることで、エミッタ絶縁膜を形成する。その後第５の工
程で、半導体層の上層におけるベースを形成する領域の
両側にグラフトベース領域を形成した後、前記コレクタ
埋込み領域に接続するコレクタ引き出し領域を半導体層
に形成する。次いで第６の工程で、ベース領域とエミッ
タ領域とを形成した後、前記グラフトベース領域に接続
するベース電極を形成するとともに、コレクタ電極を形
成する。
法は、第１の工程で、半導体基板の上層にコレクタ埋込
み領域を設け、当該半導体基板の上面に半導体層を形成
した後、当該半導体層の上層に第１の絶縁膜を形成し、
次いでその全面に第１の多結晶シリコン膜を形成する。
その後第２の工程で、第１の多結晶シリコン膜で形成し
たマスクパターンをエッチングマスクにして第１の絶縁
膜をエッチングすることにより、オフセット絶縁膜を形
成する。さらに第３の工程で、マスクパターン側の全面
に第２の多結晶シリコン膜と第２の絶縁膜とを形成した
後、当該第２の多結晶シリコン膜でエミッタ電極とコレ
クタ電極とを形成する。次いで第４の工程で、前記エミ
ッタ電極の側壁にエミッタサイドウォール絶縁膜を設け
ることで、エミッタ絶縁膜を形成する。その後第５の工
程で、半導体層の上層におけるベースを形成する領域の
両側にグラフトベース領域を形成した後、前記コレクタ
埋込み領域に接続するコレクタ引き出し領域を半導体層
に形成する。次いで第６の工程で、ベース領域とエミッ
タ領域とを形成した後、前記グラフトベース領域に接続
するベース電極を形成するとともに、コレクタ電極を形
成する。
【００１７】あるいは、上記第１，第２の工程を行った
後、第３の工程で、上記同様に第２の多結晶シリコン膜
を形成した後、当該第２の多結晶シリコン膜でエミッタ
電極を形成し、その後上記第４の工程を行い、さらに前
記第５の工程で、半導体層の上層における前記ベース形
成領域の一方側にグラフトベース領域を形成した後、前
記コレクタ埋込み領域に接続する状態で前記ベース形成
領域に対して前記グラフトベース領域とは反対側の前記
半導体層にコレクタ引き出し領域を形成し、次いで第６
の工程で、上記同様にしてベース領域とエミッタ領域と
を形成した後、前記グラフトベース領域に接続するとと
もに前記エミッタ絶縁膜の一方側に接触する状態にベー
ス電極を形成するとともに、前記コレクタ引き出し領域
に接続するとともに前記エミッタ絶縁膜の他方側に接触
する状態にコレクタ電極を形成する。
後、第３の工程で、上記同様に第２の多結晶シリコン膜
を形成した後、当該第２の多結晶シリコン膜でエミッタ
電極を形成し、その後上記第４の工程を行い、さらに前
記第５の工程で、半導体層の上層における前記ベース形
成領域の一方側にグラフトベース領域を形成した後、前
記コレクタ埋込み領域に接続する状態で前記ベース形成
領域に対して前記グラフトベース領域とは反対側の前記
半導体層にコレクタ引き出し領域を形成し、次いで第６
の工程で、上記同様にしてベース領域とエミッタ領域と
を形成した後、前記グラフトベース領域に接続するとと
もに前記エミッタ絶縁膜の一方側に接触する状態にベー
ス電極を形成するとともに、前記コレクタ引き出し領域
に接続するとともに前記エミッタ絶縁膜の他方側に接触
する状態にコレクタ電極を形成する。
【００１８】
【作用】上記バイポーラトランジスタの製造方法では、
エミッタ電極の側壁にエミッタサイドウォール絶縁膜を
形成するとともにエミッタ電極の上面に第２の絶縁膜を
形成したことにより、エミッタ電極とベース電極とを絶
縁してかつその間隔が狭くなる。このため、バイポーラ
トランジスタが縮小化される。またコレクタ−ベース間
の寄生容量やコレクタ−基板間の寄生容量が低下して、
しゃ断周波数の値が大きくなり、遅延時間が短くなる。
さらにエミッタ電極とグラフトベース領域との接触を防
ぐ。また上記バイポーラトランジスタの製造方法では、
エミッタ電極とベースコンタクトとの距離がエミッタサ
イドウォール絶縁膜を利用して自己整合的に決定され
る。
エミッタ電極の側壁にエミッタサイドウォール絶縁膜を
形成するとともにエミッタ電極の上面に第２の絶縁膜を
形成したことにより、エミッタ電極とベース電極とを絶
縁してかつその間隔が狭くなる。このため、バイポーラ
トランジスタが縮小化される。またコレクタ−ベース間
の寄生容量やコレクタ−基板間の寄生容量が低下して、
しゃ断周波数の値が大きくなり、遅延時間が短くなる。
さらにエミッタ電極とグラフトベース領域との接触を防
ぐ。また上記バイポーラトランジスタの製造方法では、
エミッタ電極とベースコンタクトとの距離がエミッタサ
イドウォール絶縁膜を利用して自己整合的に決定され
る。
【００１９】
【実施例】本発明のバイポーラトランジスタの製造方法
に係る第１の実施例で形成されるバイポーラトランジス
タを図１に示す概略構成断面図により説明する。図では
一例として、ＮＰＮバイポーラトランジスタ１０を示
す。半導体基板（例えばＰ形単結晶シリコン基板）１１
上にＮ形エピタキシャル成長層よりなる半導体層１２が
形成されている。この半導体層１２には複数の素子分離
領域１３，１４，１５が形成されている。
に係る第１の実施例で形成されるバイポーラトランジス
タを図１に示す概略構成断面図により説明する。図では
一例として、ＮＰＮバイポーラトランジスタ１０を示
す。半導体基板（例えばＰ形単結晶シリコン基板）１１
上にＮ形エピタキシャル成長層よりなる半導体層１２が
形成されている。この半導体層１２には複数の素子分離
領域１３，１４，１５が形成されている。
【００２０】上記素子分離領域１３，１４間における半
導体層１２の上層の一部分には、Ｐ形ベース領域１６が
形成されている。このＰ形ベース領域１６の上層には、
Ｎ+ エミッタ領域１７が形成されている。上記Ｎ+ エミ
ッタ領域１７の周囲のＰ形ベース領域１６上には、酸化
シリコン膜よりなるオフセット絶縁膜１８（第１の絶縁
膜）が形成されている。またＰ形ベース領域１６の周囲
における半導体層１２の上層にはＰ+ グラフトベース領
域１９が形成されている。上記Ｐ形ベース領域１６の下
方の半導体層１２中には、Ｎ+ コレクタ埋込み領域２０
が形成されている。上記半導体層１２には、Ｎ+ コレク
タ埋込み領域２０に接続し、かつ上記Ｐ形ベース領域１
６に対し上記素子分離領域１４を介して、Ｎ+ コレクタ
引き出し領域２１が形成されている。
導体層１２の上層の一部分には、Ｐ形ベース領域１６が
形成されている。このＰ形ベース領域１６の上層には、
Ｎ+ エミッタ領域１７が形成されている。上記Ｎ+ エミ
ッタ領域１７の周囲のＰ形ベース領域１６上には、酸化
シリコン膜よりなるオフセット絶縁膜１８（第１の絶縁
膜）が形成されている。またＰ形ベース領域１６の周囲
における半導体層１２の上層にはＰ+ グラフトベース領
域１９が形成されている。上記Ｐ形ベース領域１６の下
方の半導体層１２中には、Ｎ+ コレクタ埋込み領域２０
が形成されている。上記半導体層１２には、Ｎ+ コレク
タ埋込み領域２０に接続し、かつ上記Ｐ形ベース領域１
６に対し上記素子分離領域１４を介して、Ｎ+ コレクタ
引き出し領域２１が形成されている。
【００２１】また上記Ｎ+ エミッタ領域１７上には、当
該Ｎ+ エミッタ領域１７に接続するエミッタ電極２２が
形成されている。またエミッタ電極２２の側壁には、例
えば酸化シリコンよりなるエミッタサイドウォール絶縁
膜２３が形成されている。さらにエミッタ電極２２上に
は、第２の絶縁膜２４が設けられている。上記エミッタ
サイドウォール絶縁膜２３と第２の絶縁膜２４とによっ
てエミッタ絶縁膜２５が形成される。上記Ｐ+ グラフト
ベース領域１９には、エミッタサイドウォール絶縁膜２
３に接触する状態にベース電極２６が形成されている。
またＮ+ コレクタ引き出し領域２１には、コレクタ電極
２７が形成されている。上記の構成の如くに、ＮＰＮバ
イポーラトランジスタ１０は形成されている。
該Ｎ+ エミッタ領域１７に接続するエミッタ電極２２が
形成されている。またエミッタ電極２２の側壁には、例
えば酸化シリコンよりなるエミッタサイドウォール絶縁
膜２３が形成されている。さらにエミッタ電極２２上に
は、第２の絶縁膜２４が設けられている。上記エミッタ
サイドウォール絶縁膜２３と第２の絶縁膜２４とによっ
てエミッタ絶縁膜２５が形成される。上記Ｐ+ グラフト
ベース領域１９には、エミッタサイドウォール絶縁膜２
３に接触する状態にベース電極２６が形成されている。
またＮ+ コレクタ引き出し領域２１には、コレクタ電極
２７が形成されている。上記の構成の如くに、ＮＰＮバ
イポーラトランジスタ１０は形成されている。
【００２２】上記構成のＮＰＮバイポーラトランジスタ
１０では、エミッタサイドウォール絶縁膜２３を形成す
るとともにエミッタ電極２２の上面に第２の絶縁膜２４
を残して形成したことにより、エミッタ電極２２とベー
ス電極２６とを絶縁してかつその間隔を狭くすることが
可能になる。このため、ＮＰＮバイポーラトランジスタ
１０のエミッタ電極２２とベースコンタクト部２８との
間隔を縮小することができる。またコレクタ−ベース間
の寄生容量やコレクタ−基板間の寄生容量を低減するこ
とができるので、しゃ断周波数の値が大きくなり、遅延
時間が短くなる。さらに、エミッタ電極２２とＰ+ グラ
フトベース領域１９との接触が防止できる。
１０では、エミッタサイドウォール絶縁膜２３を形成す
るとともにエミッタ電極２２の上面に第２の絶縁膜２４
を残して形成したことにより、エミッタ電極２２とベー
ス電極２６とを絶縁してかつその間隔を狭くすることが
可能になる。このため、ＮＰＮバイポーラトランジスタ
１０のエミッタ電極２２とベースコンタクト部２８との
間隔を縮小することができる。またコレクタ−ベース間
の寄生容量やコレクタ−基板間の寄生容量を低減するこ
とができるので、しゃ断周波数の値が大きくなり、遅延
時間が短くなる。さらに、エミッタ電極２２とＰ+ グラ
フトベース領域１９との接触が防止できる。
【００２３】次に上記ＮＰＮバイポーラトランジスタ１
０の製造方法を、図２，図３に示す製造工程図（その
１），（その２）により説明する。図２の（１）に示す
ように、第１の工程を行う。まず通常の埋込み拡散層を
形成する方法によって、Ｐ形単結晶シリコンよりなる半
導体基板１１の上層にＮ形の不純物〔例えばアンチモン
（Ｓｂ）〕をイオン注入して、Ｎ+ コレクタ埋込み領域
２０を形成する。その後エピタキシャル成長法により半
導体基板１１の上面に例えばＮ形エピタキシャル層より
なる半導体層１２を形成する。
０の製造方法を、図２，図３に示す製造工程図（その
１），（その２）により説明する。図２の（１）に示す
ように、第１の工程を行う。まず通常の埋込み拡散層を
形成する方法によって、Ｐ形単結晶シリコンよりなる半
導体基板１１の上層にＮ形の不純物〔例えばアンチモン
（Ｓｂ）〕をイオン注入して、Ｎ+ コレクタ埋込み領域
２０を形成する。その後エピタキシャル成長法により半
導体基板１１の上面に例えばＮ形エピタキシャル層より
なる半導体層１２を形成する。
【００２４】次いで通常のＬＯＣＯＳ酸化法によって、
半導体層１２の上層に複数の素子分離領域としてＬＯＣ
ＯＳ酸化膜３１〜３３を形成する。続いて、例えばエッ
チバック処理によって、ＬＯＣＯＳ酸化膜３１〜３３と
半導体層１２との表面を平坦化する。次いで例えば熱酸
化法によって、ＬＯＣＯＳ酸化膜３１〜３３が形成され
ていない半導体層１２の上層を酸化して、第１の絶縁膜
３４を形成する。
半導体層１２の上層に複数の素子分離領域としてＬＯＣ
ＯＳ酸化膜３１〜３３を形成する。続いて、例えばエッ
チバック処理によって、ＬＯＣＯＳ酸化膜３１〜３３と
半導体層１２との表面を平坦化する。次いで例えば熱酸
化法によって、ＬＯＣＯＳ酸化膜３１〜３３が形成され
ていない半導体層１２の上層を酸化して、第１の絶縁膜
３４を形成する。
【００２５】次いで、例えばレジストマスク（図示せ
ず）を用いたイオン注入法によって、ＬＯＣＯＳ酸化膜
３１，３３を通して、例えばホウ素（Ｂ+ ）をイオン注
入し、ＬＯＣＯＳ酸化膜３１，３３の下面側の半導体層
１２中に、半導体基板１１に達するＰ+ 素子分離用拡散
層３５，３６を形成する。したがって、ＬＯＣＯＳ酸化
膜３１とＰ+ 素子分離用拡散層３５とで素子分離領域１
３が形成され、ＬＯＣＯＳ酸化膜３３とＰ+ 素子分離用
拡散層３６とで素子分離領域１５が形成される。またＬ
ＯＣＯＳ酸化膜３２が素子分離領域１４になる。次いで
例えば化学的気相成長法によって、ＬＯＣＯＳ酸化膜３
１〜３３と第１の絶縁膜３４との上面に第１の多結晶シ
リコン膜３７を形成する。
ず）を用いたイオン注入法によって、ＬＯＣＯＳ酸化膜
３１，３３を通して、例えばホウ素（Ｂ+ ）をイオン注
入し、ＬＯＣＯＳ酸化膜３１，３３の下面側の半導体層
１２中に、半導体基板１１に達するＰ+ 素子分離用拡散
層３５，３６を形成する。したがって、ＬＯＣＯＳ酸化
膜３１とＰ+ 素子分離用拡散層３５とで素子分離領域１
３が形成され、ＬＯＣＯＳ酸化膜３３とＰ+ 素子分離用
拡散層３６とで素子分離領域１５が形成される。またＬ
ＯＣＯＳ酸化膜３２が素子分離領域１４になる。次いで
例えば化学的気相成長法によって、ＬＯＣＯＳ酸化膜３
１〜３３と第１の絶縁膜３４との上面に第１の多結晶シ
リコン膜３７を形成する。
【００２６】その後図２の（２）に示す第２の工程で、
例えば通常のホトリソグラフィー技術とエッチングとに
よって、第１の多結晶シリコン膜３７の２点鎖線で示す
部分を除去し、残りの第１の多結晶シリコン膜３７でマ
スクパターン３８を形成する。
例えば通常のホトリソグラフィー技術とエッチングとに
よって、第１の多結晶シリコン膜３７の２点鎖線で示す
部分を除去し、残りの第１の多結晶シリコン膜３７でマ
スクパターン３８を形成する。
【００２７】その後通常の反応性イオンエッチングによ
って、マスクパターン３８をエッチングマスクにして第
１の絶縁膜３４をエッチングすることによって、第１の
絶縁膜３４の１点鎖線で示す部分を除去し、エミッタを
形成する領域３９の周囲におけるベースを形成する領域
４０上に残りの第１の絶縁膜３４でオフセット絶縁膜１
８を形成する。
って、マスクパターン３８をエッチングマスクにして第
１の絶縁膜３４をエッチングすることによって、第１の
絶縁膜３４の１点鎖線で示す部分を除去し、エミッタを
形成する領域３９の周囲におけるベースを形成する領域
４０上に残りの第１の絶縁膜３４でオフセット絶縁膜１
８を形成する。
【００２８】次いで図２の（３）に示す第３の工程で、
例えば化学的気相成長法によって、マスクパターン３８
側の全面に第２の多結晶シリコン膜４１を形成する。さ
らにその上に第２の絶縁膜２４を形成する。その後、通
常のホトリソグラフィーと反応性イオンエッチングとに
よって、第２の絶縁膜２４の２点鎖線で示す部分と第２
の多結晶シリコン膜４１の１点鎖線で示す部分と上記マ
スクパターン３８の破線で示す部分とを除去して、第２
の多結晶シリコン膜４１でエミッタ電極２２とコレクタ
電極２７とを形成する。
例えば化学的気相成長法によって、マスクパターン３８
側の全面に第２の多結晶シリコン膜４１を形成する。さ
らにその上に第２の絶縁膜２４を形成する。その後、通
常のホトリソグラフィーと反応性イオンエッチングとに
よって、第２の絶縁膜２４の２点鎖線で示す部分と第２
の多結晶シリコン膜４１の１点鎖線で示す部分と上記マ
スクパターン３８の破線で示す部分とを除去して、第２
の多結晶シリコン膜４１でエミッタ電極２２とコレクタ
電極２７とを形成する。
【００２９】さらに図３の（４）に示す第４の工程で、
例えば通常のレジストマスク（図示せず）を用いたイオ
ン注入法によって、ＬＯＣＯＳ酸化膜３２，３３間の半
導体層１２の上層に、例えばヒ素（Ａｓ+ ）をイオン注
入して、Ｎ+ コレクタ埋込み領域２０に接続するＮ+ コ
レクタ引き出し領域２１を形成する。
例えば通常のレジストマスク（図示せず）を用いたイオ
ン注入法によって、ＬＯＣＯＳ酸化膜３２，３３間の半
導体層１２の上層に、例えばヒ素（Ａｓ+ ）をイオン注
入して、Ｎ+ コレクタ埋込み領域２０に接続するＮ+ コ
レクタ引き出し領域２１を形成する。
【００３０】次に通常の化学的気相成長法により半導体
層１２の上面にシリコン酸化膜等よりなる第３の絶縁膜
４３を形成する。そして第３の絶縁膜４３をエッチバッ
ク処理して、第３の絶縁膜４３で２点鎖線で示す部分を
除去し、エミッタ電極２２の側壁にエミッタサイドウォ
ール絶縁膜２３を形成する。そしてエミッタサイドウォ
ール絶縁膜２３とエミッタ電極２２上の第２の絶縁膜２
４とでエミッタ絶縁膜２５が形成される。
層１２の上面にシリコン酸化膜等よりなる第３の絶縁膜
４３を形成する。そして第３の絶縁膜４３をエッチバッ
ク処理して、第３の絶縁膜４３で２点鎖線で示す部分を
除去し、エミッタ電極２２の側壁にエミッタサイドウォ
ール絶縁膜２３を形成する。そしてエミッタサイドウォ
ール絶縁膜２３とエミッタ電極２２上の第２の絶縁膜２
４とでエミッタ絶縁膜２５が形成される。
【００３１】次いで図３の（５）に示す第５の工程で、
例えばレジストマスク（図示せず）を用いた通常のイオ
ン注入法によって、半導体層１２の上層に例えばホウ素
（Ｂ+ ）をイオン注入して、ベースを形成する領域４０
の両側の半導体層１２の上層にＰ+ グラフトベース領域
１９を形成する。
例えばレジストマスク（図示せず）を用いた通常のイオ
ン注入法によって、半導体層１２の上層に例えばホウ素
（Ｂ+ ）をイオン注入して、ベースを形成する領域４０
の両側の半導体層１２の上層にＰ+ グラフトベース領域
１９を形成する。
【００３２】次いで図３の（６）に示す第６の工程で、
例えばレジストマスク（図示せず）を用いた通常のイオ
ン注入法によって、エミッタ電極２２に例えばホウ素
（Ｂ+ ）をイオン注入した後、不純物拡散処理を行っ
て、エミッタ電極２２中のホウ素をベースを形成する領
域４０に拡散し、Ｐ形ベース領域１６を形成する。続い
てイオン注入法によって、エミッタ電極２２に例えばヒ
素（Ａｓ）をイオン注入した後、不純物拡散処理を行っ
て、エミッタ電極２２中のヒ素を上記Ｐ形ベース領域１
６の上層に拡散し、Ｎ+ エミッタ領域１７を形成する。
その後半導体層１２上側の全面に金属膜４２を形成した
後、通常のホトリソグラフィーとエッチングとによっ
て、金属膜４２の２点鎖線で示す部分を除去する。そし
てＰ+ グラフトベース領域１９に接続するベース電極２
６を形成するとともに、コレクタ電極２７上の第２の絶
縁膜２４に設けたコンタクトホールを介してコレクタ電
極２７に接続するコレクタ金属電極２９を形成する。な
お、上記説明では金属膜４２を用いたが、ポリサイド膜
を用いることも可能である。
例えばレジストマスク（図示せず）を用いた通常のイオ
ン注入法によって、エミッタ電極２２に例えばホウ素
（Ｂ+ ）をイオン注入した後、不純物拡散処理を行っ
て、エミッタ電極２２中のホウ素をベースを形成する領
域４０に拡散し、Ｐ形ベース領域１６を形成する。続い
てイオン注入法によって、エミッタ電極２２に例えばヒ
素（Ａｓ）をイオン注入した後、不純物拡散処理を行っ
て、エミッタ電極２２中のヒ素を上記Ｐ形ベース領域１
６の上層に拡散し、Ｎ+ エミッタ領域１７を形成する。
その後半導体層１２上側の全面に金属膜４２を形成した
後、通常のホトリソグラフィーとエッチングとによっ
て、金属膜４２の２点鎖線で示す部分を除去する。そし
てＰ+ グラフトベース領域１９に接続するベース電極２
６を形成するとともに、コレクタ電極２７上の第２の絶
縁膜２４に設けたコンタクトホールを介してコレクタ電
極２７に接続するコレクタ金属電極２９を形成する。な
お、上記説明では金属膜４２を用いたが、ポリサイド膜
を用いることも可能である。
【００３３】上記ＮＰＮバイポーラトランジスタ１０の
製造方法では、エミッタ電極２２とベースコンタクト部
２８との距離がエミッタサイドウォール絶縁膜２３を利
用して自己整合的に決定される。よって、エミッタ電極
２２とベースコンタクト部２８との距離Ｗを０．１μｍ
程度に縮小することが可能になるので、素子の微細化が
図れる。
製造方法では、エミッタ電極２２とベースコンタクト部
２８との距離がエミッタサイドウォール絶縁膜２３を利
用して自己整合的に決定される。よって、エミッタ電極
２２とベースコンタクト部２８との距離Ｗを０．１μｍ
程度に縮小することが可能になるので、素子の微細化が
図れる。
【００３４】次に本発明のバイポーラトランジスタの製
造方法に係る第２の実施例で形成されるバイポーラトラ
ンジスタを図４に示す概略構成断面図により説明する。
図では一例として、ＮＰＮバイポーラトランジスタ５０
を示す。なお、前記第１の実施例で説明したと同様の構
成部品には、同一の番号を付す。
造方法に係る第２の実施例で形成されるバイポーラトラ
ンジスタを図４に示す概略構成断面図により説明する。
図では一例として、ＮＰＮバイポーラトランジスタ５０
を示す。なお、前記第１の実施例で説明したと同様の構
成部品には、同一の番号を付す。
【００３５】図に示すように、半導体基板（例えばＰ形
単結晶シリコン基板）１１上には、Ｎ形エピタキシャル
成長層よりなる半導体層１２が形成されている。この半
導体層１２には複数の素子分離領域１３，１５が形成さ
れている。
単結晶シリコン基板）１１上には、Ｎ形エピタキシャル
成長層よりなる半導体層１２が形成されている。この半
導体層１２には複数の素子分離領域１３，１５が形成さ
れている。
【００３６】上記半導体層１２の上層の一部には、Ｐ形
ベース領域１６が形成されている。このＰ形ベース領域
１６の上層には、Ｎ+ エミッタ領域１７が形成されてい
る。上記Ｎ+ エミッタ領域１７の周囲のＰ形ベース領域
１６上と当該Ｐ形ベース領域１６に隣接する半導体層１
２上とには、酸化シリコン膜よりなるオフセット絶縁膜
１８が形成されている。また、Ｐ形ベース領域１６の一
方側における半導体層１２の上層には、当該Ｐ形ベース
領域１６に接続するＰ+ グラフトベース領域１９が形成
されている。上記Ｐ形ベース領域１６の下方の半導体層
１２中と半導体基板１１中とには、Ｎ+ コレクタ埋込み
領域２０が形成されている。上記Ｐ形ベース領域１６の
他方側で上記半導体層１２の一部分５２を介した半導体
層１２には、Ｎ+コレクタ埋込み領域２０に接続するＮ
+ コレクタ引き出し領域２１が形成されている。
ベース領域１６が形成されている。このＰ形ベース領域
１６の上層には、Ｎ+ エミッタ領域１７が形成されてい
る。上記Ｎ+ エミッタ領域１７の周囲のＰ形ベース領域
１６上と当該Ｐ形ベース領域１６に隣接する半導体層１
２上とには、酸化シリコン膜よりなるオフセット絶縁膜
１８が形成されている。また、Ｐ形ベース領域１６の一
方側における半導体層１２の上層には、当該Ｐ形ベース
領域１６に接続するＰ+ グラフトベース領域１９が形成
されている。上記Ｐ形ベース領域１６の下方の半導体層
１２中と半導体基板１１中とには、Ｎ+ コレクタ埋込み
領域２０が形成されている。上記Ｐ形ベース領域１６の
他方側で上記半導体層１２の一部分５２を介した半導体
層１２には、Ｎ+コレクタ埋込み領域２０に接続するＮ
+ コレクタ引き出し領域２１が形成されている。
【００３７】また上記Ｎ+ エミッタ領域１７上には、当
該Ｎ+ エミッタ領域１７に接続するエミッタ電極２２が
形成されている。またエミッタ電極２２の側壁には、例
えば酸化シリコンよりなるエミッタサイドウォール絶縁
膜２３が形成されている。またエミッタ電極２２の上面
には、例えば酸化シリコンよりなる第２の絶縁膜２４が
形成されている。このエミッタ電極２２上の第２の絶縁
膜２４と上記エミッタサイドウォール絶縁膜２３とによ
って、エミッタ絶縁膜２５が形成されている。さらに上
記Ｐ形ベース領域１６にＰ+ グラフトベース領域１９を
介して接続するとともに上記エミッタ絶縁膜２５の一方
側に接触する状態にベース電極５５が形成されている。
またＮ+ コレクタ引き出し領域２１に接続するとともに
他方側の上記エミッタ絶縁膜２５の他方側に接触する状
態にコレクタ電極５６が形成されている。上記の構成の
如くに、ＮＰＮバイポーラトランジスタ５０は形成され
ている。
該Ｎ+ エミッタ領域１７に接続するエミッタ電極２２が
形成されている。またエミッタ電極２２の側壁には、例
えば酸化シリコンよりなるエミッタサイドウォール絶縁
膜２３が形成されている。またエミッタ電極２２の上面
には、例えば酸化シリコンよりなる第２の絶縁膜２４が
形成されている。このエミッタ電極２２上の第２の絶縁
膜２４と上記エミッタサイドウォール絶縁膜２３とによ
って、エミッタ絶縁膜２５が形成されている。さらに上
記Ｐ形ベース領域１６にＰ+ グラフトベース領域１９を
介して接続するとともに上記エミッタ絶縁膜２５の一方
側に接触する状態にベース電極５５が形成されている。
またＮ+ コレクタ引き出し領域２１に接続するとともに
他方側の上記エミッタ絶縁膜２５の他方側に接触する状
態にコレクタ電極５６が形成されている。上記の構成の
如くに、ＮＰＮバイポーラトランジスタ５０は形成され
ている。
【００３８】上記構成のＮＰＮバイポーラトランジスタ
５０では、Ｐ+ グラフトベース領域１９をＰ形ベース領
域１６側の一方側に形成し、その反対側に半導体層１２
を介してＮ+ コレクタ引き出し領域２１を形成したこと
により、エミッタ電極２２とベースコンタクト部５７と
の間，エミッタ電極２２とコレクタコンタクト部５８と
の間隔を狭くすることが可能になる。このため、ＮＰＮ
バイポーラトランジスタ５０のエミッタ電極２２とベー
ス電極５５との間隔を縮小することができる。またコレ
クタ−ベース間の寄生容量やコレクタ−基板間の寄生容
量を低下することができるので、しゃ断周波数の値が大
きくなり、遅延時間が短くなる。それとともに、素子の
微細化が図れる。さらに、エミッタ電極２２とＰ+ グラ
フトベース領域１９との接触およびエミッタ電極２２と
Ｎ+ コレクタ引き出し領域２１との接触が防止できる。
５０では、Ｐ+ グラフトベース領域１９をＰ形ベース領
域１６側の一方側に形成し、その反対側に半導体層１２
を介してＮ+ コレクタ引き出し領域２１を形成したこと
により、エミッタ電極２２とベースコンタクト部５７と
の間，エミッタ電極２２とコレクタコンタクト部５８と
の間隔を狭くすることが可能になる。このため、ＮＰＮ
バイポーラトランジスタ５０のエミッタ電極２２とベー
ス電極５５との間隔を縮小することができる。またコレ
クタ−ベース間の寄生容量やコレクタ−基板間の寄生容
量を低下することができるので、しゃ断周波数の値が大
きくなり、遅延時間が短くなる。それとともに、素子の
微細化が図れる。さらに、エミッタ電極２２とＰ+ グラ
フトベース領域１９との接触およびエミッタ電極２２と
Ｎ+ コレクタ引き出し領域２１との接触が防止できる。
【００３９】次に上記ＮＰＮバイポーラトランジスタ５
０の製造方法を、図５に示す製造工程図により説明す
る。まず第１の工程として、前記図２の（１）で説明し
たと同様の工程を行い、その後第２の工程として、前記
図２の（２）で説明したと同様の工程を行う。したがっ
て、ここでは、上記第１，第２の工程の詳細な説明は省
略する。
０の製造方法を、図５に示す製造工程図により説明す
る。まず第１の工程として、前記図２の（１）で説明し
たと同様の工程を行い、その後第２の工程として、前記
図２の（２）で説明したと同様の工程を行う。したがっ
て、ここでは、上記第１，第２の工程の詳細な説明は省
略する。
【００４０】その後、図５の（１）に示す第３の工程
で、例えば化学的気相成長法によって、マスクパターン
３８側の全面に第２の多結晶シリコン膜４１を形成す
る。さらにその上に、第２の絶縁膜２４を形成する。そ
の後、通常のホトリソグラフィーと反応性イオンエッチ
ングによって、第２の絶縁膜２４の２点鎖線で示す部分
と第２の多結晶シリコン膜４１の１点鎖線で示す部分と
上記マスクパターン３８の破線で示す部分とを除去し
て、第２の多結晶シリコン膜４１でエミッタ電極２２を
形成する。
で、例えば化学的気相成長法によって、マスクパターン
３８側の全面に第２の多結晶シリコン膜４１を形成す
る。さらにその上に、第２の絶縁膜２４を形成する。そ
の後、通常のホトリソグラフィーと反応性イオンエッチ
ングによって、第２の絶縁膜２４の２点鎖線で示す部分
と第２の多結晶シリコン膜４１の１点鎖線で示す部分と
上記マスクパターン３８の破線で示す部分とを除去し
て、第２の多結晶シリコン膜４１でエミッタ電極２２を
形成する。
【００４１】さらに図５の（２）に示す第４の工程で、
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、半導体層１２に、例えばヒ素（Ａｓ+ ）を
イオン注入して、ベースを形成する領域４０に接続しな
い状態でＮ+ コレクタ埋込み領域２０に接続するＮ+ コ
レクタ引き出し部２１を形成する。
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、半導体層１２に、例えばヒ素（Ａｓ+ ）を
イオン注入して、ベースを形成する領域４０に接続しな
い状態でＮ+ コレクタ埋込み領域２０に接続するＮ+ コ
レクタ引き出し部２１を形成する。
【００４２】次に化学的気相成長法により半導体層１２
の上面にシリコン酸化膜等よりなる第３の絶縁膜４３を
形成する。そして第３の絶縁膜４３をエッチバック処理
して第３の絶縁膜４３の２点鎖線で示す部分を除去し、
第３の絶縁膜４３で、エミッタ電極２２の側壁にエミッ
タサイドウォール絶縁膜２３を形成する。そしてエミッ
タサイドウォール絶縁膜２３とエミッタ電極２２上の第
２の絶縁膜２４とでエミッタ絶縁膜２５が形成される。
の上面にシリコン酸化膜等よりなる第３の絶縁膜４３を
形成する。そして第３の絶縁膜４３をエッチバック処理
して第３の絶縁膜４３の２点鎖線で示す部分を除去し、
第３の絶縁膜４３で、エミッタ電極２２の側壁にエミッ
タサイドウォール絶縁膜２３を形成する。そしてエミッ
タサイドウォール絶縁膜２３とエミッタ電極２２上の第
２の絶縁膜２４とでエミッタ絶縁膜２５が形成される。
【００４３】次いで図５の（３）に示す第５の工程で、
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、半導体層１２の上層に例えばホウ素
（Ｂ+ ）をイオン注入して、ベースを形成する領域４０
の一方側における半導体層１２の上層にＰ+ グラフトベ
ース領域１９を形成する。
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、半導体層１２の上層に例えばホウ素
（Ｂ+ ）をイオン注入して、ベースを形成する領域４０
の一方側における半導体層１２の上層にＰ+ グラフトベ
ース領域１９を形成する。
【００４４】次いで図５の（４）に示す第６の工程で、
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、エミッタ電極２２に例えばホウ素（Ｂ+ ）
をイオン注入した後、不純物拡散処理を行って、エミッ
タ電極２２中のホウ素をベースを形成する領域４０に拡
散し、Ｐ形ベース領域１６を形成する。続いて別のレジ
ストマスク（図示せず）を用いた通常のイオン注入法に
よって、エミッタ電極２２に例えばヒ素（Ａｓ）をイオ
ン注入した後、不純物拡散処理を行って、エミッタ電極
２２中のヒ素を上記Ｐ形ベース領域１６の上層に拡散
し、Ｎ+ エミッタ領域１７を形成する。その後半導体層
１２上側の全面に金属膜４２を形成した後、通常のホト
リソグラフィーとエッチングとによって、金属膜４２の
２点鎖線で示す部分を除去する。そしてＰ+ グラフトベ
ース領域１９に接続するとともにエミッタ絶縁膜２５の
一方側に接触する状態にベース電極５５を形成し、同時
に、Ｎ+ コレクタ引き出し領域２１に接続するとともに
エミッタ絶縁膜２５の他方側に接触する状態にコレクタ
電極５６を形成する。
レジストマスク（図示せず）を用いた通常のイオン注入
法によって、エミッタ電極２２に例えばホウ素（Ｂ+ ）
をイオン注入した後、不純物拡散処理を行って、エミッ
タ電極２２中のホウ素をベースを形成する領域４０に拡
散し、Ｐ形ベース領域１６を形成する。続いて別のレジ
ストマスク（図示せず）を用いた通常のイオン注入法に
よって、エミッタ電極２２に例えばヒ素（Ａｓ）をイオ
ン注入した後、不純物拡散処理を行って、エミッタ電極
２２中のヒ素を上記Ｐ形ベース領域１６の上層に拡散
し、Ｎ+ エミッタ領域１７を形成する。その後半導体層
１２上側の全面に金属膜４２を形成した後、通常のホト
リソグラフィーとエッチングとによって、金属膜４２の
２点鎖線で示す部分を除去する。そしてＰ+ グラフトベ
ース領域１９に接続するとともにエミッタ絶縁膜２５の
一方側に接触する状態にベース電極５５を形成し、同時
に、Ｎ+ コレクタ引き出し領域２１に接続するとともに
エミッタ絶縁膜２５の他方側に接触する状態にコレクタ
電極５６を形成する。
【００４５】上記ＮＰＮバイポーラトランジスタ５０の
製造方法では、エミッタ電極２２とベースコンタクト部
５７との距離およびエミッタ電極２２とコレクタコンタ
クトホール部５８との距離がエミッタサイドウォール絶
縁膜２３を利用して自己整合的に決定される。よって、
エミッタ電極２２とベースコンタクト部５７との距離を
０．１μｍ程度に縮小することが可能になるので、素子
の微細化が図れる。
製造方法では、エミッタ電極２２とベースコンタクト部
５７との距離およびエミッタ電極２２とコレクタコンタ
クトホール部５８との距離がエミッタサイドウォール絶
縁膜２３を利用して自己整合的に決定される。よって、
エミッタ電極２２とベースコンタクト部５７との距離を
０．１μｍ程度に縮小することが可能になるので、素子
の微細化が図れる。
【００４６】上記いずれのＮＰＮバイポーラトランジス
タ１０，５０も、Ｂｉ−ＣＭＯＳデバイスのバイポーラ
トランジスタとして搭載することが可能である。Ｂｉ−
ＣＭＯＳデバイスに搭載する場合には、上記説明した製
造方法を採用することにより、 （イ）第１の絶縁膜３４でＣＭＯＳトランジスタのゲー
ト絶縁膜とオフセット絶縁膜１８とを同時に形成するこ
とが可能になる。 （ロ）エミッタ電極２２とＣＭＯＳトランジスタのゲー
トとを同時に形成することができる。 （ハ）エミッタサイドウォール絶縁膜２３とＣＭＯＳト
ランジスタのＬＤＤ拡散層を形成する際に設けるＬＤＤ
サイドウォール絶縁膜とを同時に形成することが可能に
なる。 等の利点がある。したがって、製造工程を大幅に増加す
ることなく、容易に高集積化が可能なバイポーラトラン
ジスタをＣＭＯＳデバイスに組み込んで、Ｂｉ−ＣＭＯ
Ｓデバイスを形成することが可能になる。
タ１０，５０も、Ｂｉ−ＣＭＯＳデバイスのバイポーラ
トランジスタとして搭載することが可能である。Ｂｉ−
ＣＭＯＳデバイスに搭載する場合には、上記説明した製
造方法を採用することにより、 （イ）第１の絶縁膜３４でＣＭＯＳトランジスタのゲー
ト絶縁膜とオフセット絶縁膜１８とを同時に形成するこ
とが可能になる。 （ロ）エミッタ電極２２とＣＭＯＳトランジスタのゲー
トとを同時に形成することができる。 （ハ）エミッタサイドウォール絶縁膜２３とＣＭＯＳト
ランジスタのＬＤＤ拡散層を形成する際に設けるＬＤＤ
サイドウォール絶縁膜とを同時に形成することが可能に
なる。 等の利点がある。したがって、製造工程を大幅に増加す
ることなく、容易に高集積化が可能なバイポーラトラン
ジスタをＣＭＯＳデバイスに組み込んで、Ｂｉ−ＣＭＯ
Ｓデバイスを形成することが可能になる。
【００４７】
【発明の効果】以上、説明したように本発明によれば、
エミッタ電極の側壁にエミッタサイドウォール絶縁膜を
形成するとともにエミッタ電極の上面に第２の絶縁膜を
形成したことにより、エミッタ電極とベース電極とが絶
縁された状態でエミッタ電極とベースコンタクト部との
間隔が狭くなる。このため、バイポーラトランジスタが
縮小化されるので、素子の高集積化が可能になる。また
コレクタ−ベース間の寄生容量やコレクタ−基板間の寄
生容量が低下して、しゃ断周波数の値が大きくなり、遅
延時間が短くなる。このため、バイポーラトランジスタ
の電気的特性の向上が図れる。また上記バイポーラトラ
ンジスタの製造方法では、エミッタ電極とベースコンタ
クト部との距離がエミッタサイドウォール絶縁膜を利用
して自己整合的に決定される。このため、エミッタ電極
とベースコンタクトとの距離を０．１μｍ程度に狭める
ことが可能になる。
エミッタ電極の側壁にエミッタサイドウォール絶縁膜を
形成するとともにエミッタ電極の上面に第２の絶縁膜を
形成したことにより、エミッタ電極とベース電極とが絶
縁された状態でエミッタ電極とベースコンタクト部との
間隔が狭くなる。このため、バイポーラトランジスタが
縮小化されるので、素子の高集積化が可能になる。また
コレクタ−ベース間の寄生容量やコレクタ−基板間の寄
生容量が低下して、しゃ断周波数の値が大きくなり、遅
延時間が短くなる。このため、バイポーラトランジスタ
の電気的特性の向上が図れる。また上記バイポーラトラ
ンジスタの製造方法では、エミッタ電極とベースコンタ
クト部との距離がエミッタサイドウォール絶縁膜を利用
して自己整合的に決定される。このため、エミッタ電極
とベースコンタクトとの距離を０．１μｍ程度に狭める
ことが可能になる。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図（その１）である。
【図３】第１の実施例の製造工程図（その２）である。
【図４】第２の実施例の概略構成断面図である。
【図５】第２の実施例の製造工程図である。
【図６】従来例の概略構成断面図である。
【図７】従来例の製造工程図である。
【図８】課題の説明図である。
１０ ＮＰＮバイポーラトランジスタ １１ 半導体基板 １２ 半導体層 １４ 素子分離領域 １６ Ｐ形ベース領域 １７ Ｎ+ エミッタ領域 １８ オフセット絶縁膜 １９ Ｐ+ グラフトベース領域 ２０ Ｎ+ コレクタ埋込み領域 ２１ Ｎ+ コレクタ引き出し領域 ２４ 第２の絶縁膜 ２５ エミッタ絶縁膜 ２６ ベース電極 ２７ コレクタ電極 ３４ 第１の絶縁膜 ３７ 第１の多結晶シリコン膜 ３８ マスクパターン ３９ エミッタを形成する領域 ４０ ベースを形成する領域 ４１ 第２の多結晶シリコン膜 ５０ ＮＰＮバイポーラトランジスタ ５５ ベース電極 ５６ コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (2)
- 【請求項１】 半導体基板の上層にコレクタ埋込み領域
を設け、当該半導体基板の上面に半導体層を形成した
後、当該半導体層に素子分離領域を形成し、さらに当該
半導体層の上層に第１の絶縁膜を形成し、その後当該第
１の絶縁膜側の全面に第１の多結晶シリコン膜を形成す
る第１の工程と、 前記第１の多結晶シリコン膜で、エミッタを形成する領
域の周囲のベースを形成する領域上にマスクパターンを
形成した後、当該マスクパターンをエッチングマスクに
して前記第１の絶縁膜をエッチングすることによりオフ
セット絶縁膜を形成する第２の工程と、 前記マスクパターン側の全面に第２の多結晶シリコン膜
と第２の絶縁膜とを積層した後、当該第２の多結晶シリ
コン膜でエミッタ電極とコレクタ電極とを形成する第３
の工程と、 前記エミッタ電極の側壁にエミッタサイドウォール絶縁
膜を設けることで、当該エミッタサイドウォール絶縁膜
とエミッタ電極上の前記第２の絶縁膜とでエミッタ絶縁
膜を形成する第４の工程と、 前記ベースを形成する領域の両側における前記半導体層
の上層にグラフトベース領域を形成した後、前記コレク
タ埋込み領域に接続する状態で前記ベースを形成する領
域に対して素子分離領域を介して前記半導体層にコレク
タ引き出し領域を形成する第５の工程と、 前記ベースを形成する領域にベース領域を形成するとと
もに、前記エミッタを形成する領域にエミッタ領域を形
成した後、前記グラフトベース領域に接続するとともに
エミッタ絶縁膜に接触する状態にベース電極を形成する
とともに、前記コレクタ引き出し領域に接続するコレク
タ電極を形成する第６の工程とよりなることを特徴とす
るバイポーラトランジスタの製造方法。 - 【請求項２】 半導体基板の上層にコレクタ埋込み領域
を設け、当該半導体基板の上面に半導体層を形成した
後、その後当該半導体層の上層に第１の絶縁膜を形成
し、次いで当該第１の絶縁膜側の全面に第１の多結晶シ
リコン膜を形成する第１の工程と、 前記第１の多結晶シリコン膜で、エミッタを形成する領
域の周囲におけるベー スを形成する領域上にマスクパタ
ーンを形成した後、当該マスクパターンをエッチングマ
スクにして前記第１の絶縁膜をエッチングすることによ
りエミッタ形成領域周囲のベース形成領域上に当該第１
の絶縁膜でオフセット絶縁膜を形成する第２の工程と、 前記マスクパターン側の全面に第２の多結晶シリコン膜
と第２の絶縁膜とを形成した後、当該第２の多結晶シリ
コン膜でエミッタ電極を形成する第３の工程と、前記エミッタ電極の側壁にエミッタサイドウォール絶縁
膜を設けることで、当該エミッタサイドウォール絶縁膜
とエミッタ電極上の前記第２の絶縁膜とでエミッタ絶縁
膜を形成する第４の工程と、 前記ベースを形成する領域の一方側における前記半導体
層の上層にグラフトベース領域を形成した後、前記コレ
クタ埋込み領域に接続する状態で前記ベースを形成する
領域に対して前記グラフトベース領域とは反対側の前記
半導体層にコレクタ引き出し領域を形成する第５の工程
と、 前記ベースを形成する領域にベース領域を形成するとと
もに、前記エミッタを形成する領域にエミッタ領域を形
成した後、前記グラフトベース領域に接続するとともに
前記エミッタ絶縁膜の一方側に接触する状態にベース電
極を形成するとともに、前記コレクタ引き出し領域に接
続するとともに前記エミッタ絶縁膜の他方側に接触する
状態にコレクタ電極を形成する第６の工程とを行うこと
を特徴とするバイポーラトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34953691A JP3194286B2 (ja) | 1991-12-06 | 1991-12-06 | バイポーラトランジスタの製造方法 |
| US07/966,085 US5324672A (en) | 1991-10-24 | 1992-10-23 | Manufacturing method for bipolar transistor |
| KR1019920019509A KR930009111A (ko) | 1991-10-24 | 1992-10-23 | 바이폴라트랜지스터, Bi-CMOS 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34953691A JP3194286B2 (ja) | 1991-12-06 | 1991-12-06 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160140A JPH05160140A (ja) | 1993-06-25 |
| JP3194286B2 true JP3194286B2 (ja) | 2001-07-30 |
Family
ID=18404389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34953691A Expired - Fee Related JP3194286B2 (ja) | 1991-10-24 | 1991-12-06 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3194286B2 (ja) |
-
1991
- 1991-12-06 JP JP34953691A patent/JP3194286B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160140A (ja) | 1993-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |