JPH0870047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0870047A JPH0870047A JP6227248A JP22724894A JPH0870047A JP H0870047 A JPH0870047 A JP H0870047A JP 6227248 A JP6227248 A JP 6227248A JP 22724894 A JP22724894 A JP 22724894A JP H0870047 A JPH0870047 A JP H0870047A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 76
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 20
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 abstract description 33
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 101
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000007790 solid phase Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】
【目的】 その形成時に不純物がドープされた半導体膜
を不純物拡散源として用いてエミッタ層を形成する技術
との整合性を良好とする。 【構成】 相補型バイポーラトランジスタの製造におい
て、ｎｐｎトランジスタのエミッタ層形成領域上への開
口１４の形成とｐｎｐトランジスタのエミッタ層形成領
域上への開口２０の形成とを独立に行う。その形成時に
ｎ型不純物がドープされたｎ+ 型多結晶Ｓｉ膜を用いて
ｎｐｎトランジスタのエミッタ電極１８を形成し、これ
とは独立に、その形成時にｐ型不純物がドープされたｐ
+ 型多結晶Ｓｉ膜を用いてｐｎｐトランジスタのエミッ
タ電極２４を形成する。そして、エミッタ電極１８から
のｎ型不純物の拡散によりｎｐｎトランジスタのｎ+ 型
エミッタ層２５を形成し、エミッタ電極２４からのｐ型
不純物の拡散によりｐｎｐトランジスタのｐ+ 型エミッ
タ層２７を形成する。
を不純物拡散源として用いてエミッタ層を形成する技術
との整合性を良好とする。 【構成】 相補型バイポーラトランジスタの製造におい
て、ｎｐｎトランジスタのエミッタ層形成領域上への開
口１４の形成とｐｎｐトランジスタのエミッタ層形成領
域上への開口２０の形成とを独立に行う。その形成時に
ｎ型不純物がドープされたｎ+ 型多結晶Ｓｉ膜を用いて
ｎｐｎトランジスタのエミッタ電極１８を形成し、これ
とは独立に、その形成時にｐ型不純物がドープされたｐ
+ 型多結晶Ｓｉ膜を用いてｐｎｐトランジスタのエミッ
タ電極２４を形成する。そして、エミッタ電極１８から
のｎ型不純物の拡散によりｎｐｎトランジスタのｎ+ 型
エミッタ層２５を形成し、エミッタ電極２４からのｐ型
不純物の拡散によりｐｎｐトランジスタのｐ+ 型エミッ
タ層２７を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、相補型バイポーラトランジスタの製造
に適用して好適なものである。
法に関し、特に、相補型バイポーラトランジスタの製造
に適用して好適なものである。
【０００２】
【従来の技術】近年、超高速、低消費電力のＬＳＩの実
現が可能な素子として、ｎｐｎトランジスタとｐｎｐト
ランジスタとを組み合わせた相補型バイポーラトランジ
スタが注目されている。
現が可能な素子として、ｎｐｎトランジスタとｐｎｐト
ランジスタとを組み合わせた相補型バイポーラトランジ
スタが注目されている。
【０００３】図７〜図１１に従来の相補型バイポーラト
ランジスタの製造方法を示す。この従来の相補型バイポ
ーラトランジスタの製造方法においては、図７に示すよ
うに、まず、ｐ型Ｓｉ基板１０１中にｎ+ 型埋め込み層
１０２およびｐ+ 型埋め込み層１０３を形成した後、ｐ
型Ｓｉ基板１０１上にｎ型Ｓｉエピタキシャル層１０４
を形成する。次に、ｐｎｐトランジスタ形成領域のｎ型
Ｓｉエピタキシャル層１０４中にｐ型不純物を選択的に
イオン注入することによりｐウエル１０５を形成する。
次に、ｎｐｎトランジスタ形成領域のｎ型Ｓｉエピタキ
シャル層１０４中にｎ型不純物を選択的にイオン注入す
ることによりｎ+ 型層１０６を形成するとともに、ｐｎ
ｐトランジスタ形成領域のｐウエル１０５中にｐ型不純
物を選択的にイオン注入することによりｐ+ 型層１０７
を形成する。
ランジスタの製造方法を示す。この従来の相補型バイポ
ーラトランジスタの製造方法においては、図７に示すよ
うに、まず、ｐ型Ｓｉ基板１０１中にｎ+ 型埋め込み層
１０２およびｐ+ 型埋め込み層１０３を形成した後、ｐ
型Ｓｉ基板１０１上にｎ型Ｓｉエピタキシャル層１０４
を形成する。次に、ｐｎｐトランジスタ形成領域のｎ型
Ｓｉエピタキシャル層１０４中にｐ型不純物を選択的に
イオン注入することによりｐウエル１０５を形成する。
次に、ｎｐｎトランジスタ形成領域のｎ型Ｓｉエピタキ
シャル層１０４中にｎ型不純物を選択的にイオン注入す
ることによりｎ+ 型層１０６を形成するとともに、ｐｎ
ｐトランジスタ形成領域のｐウエル１０５中にｐ型不純
物を選択的にイオン注入することによりｐ+ 型層１０７
を形成する。
【０００４】次に、図８に示すように、ｎ型Ｓｉエピタ
キシャル層１０４の表面にＳｉＯ2膜から成るフィール
ド絶縁膜１０８を選択的に形成して素子間分離を行った
後、このフィールド絶縁膜１０８の直下の部分における
ｎ型Ｓｉエピタキシャル層１０４中に素子間分離用のｐ
+ 型層１０９を形成する。次に、全面にＳｉＯ2 膜のよ
うな絶縁膜１１０を形成した後、ｎｐｎトランジスタ形
成領域およびｐｎｐトランジスタ形成領域のこの絶縁膜
１１０の所定部分をエッチング除去して開口１１０ａ、
１１０ｂを形成する。
キシャル層１０４の表面にＳｉＯ2膜から成るフィール
ド絶縁膜１０８を選択的に形成して素子間分離を行った
後、このフィールド絶縁膜１０８の直下の部分における
ｎ型Ｓｉエピタキシャル層１０４中に素子間分離用のｐ
+ 型層１０９を形成する。次に、全面にＳｉＯ2 膜のよ
うな絶縁膜１１０を形成した後、ｎｐｎトランジスタ形
成領域およびｐｎｐトランジスタ形成領域のこの絶縁膜
１１０の所定部分をエッチング除去して開口１１０ａ、
１１０ｂを形成する。
【０００５】次に、全面に多結晶Ｓｉ膜を形成した後、
例えばイオン注入法により、ｎｐｎトランジスタのベー
ス電極形成領域を含む所定部分のこの多結晶Ｓｉ膜中に
ｐ型不純物を導入するとともに、ｐｎｐトランジスタの
ベース電極形成領域を含む所定部分のこの多結晶Ｓｉ膜
中にｎ型不純物を導入する。次に、この多結晶Ｓｉ膜を
エッチング法により加工して、図９に示すように、ｎｐ
ｎトランジスタのベース電極に対応する形状を有するｐ
+ 型多結晶Ｓｉ膜１１１およびｐｎｐトランジスタのベ
ース電極に対応した形状を有するｎ+ 型多結晶Ｓｉ膜１
１２をそれぞれ形成する。この後、ＳｉＯ2 膜のような
絶縁膜１１３を全面に形成する。
例えばイオン注入法により、ｎｐｎトランジスタのベー
ス電極形成領域を含む所定部分のこの多結晶Ｓｉ膜中に
ｐ型不純物を導入するとともに、ｐｎｐトランジスタの
ベース電極形成領域を含む所定部分のこの多結晶Ｓｉ膜
中にｎ型不純物を導入する。次に、この多結晶Ｓｉ膜を
エッチング法により加工して、図９に示すように、ｎｐ
ｎトランジスタのベース電極に対応する形状を有するｐ
+ 型多結晶Ｓｉ膜１１１およびｐｎｐトランジスタのベ
ース電極に対応した形状を有するｎ+ 型多結晶Ｓｉ膜１
１２をそれぞれ形成する。この後、ＳｉＯ2 膜のような
絶縁膜１１３を全面に形成する。
【０００６】次に、図１０に示すように、ｎｐｎトラン
ジスタのベース層およびエミッタ層形成領域のこの絶縁
膜１１３およびｐ+ 型多結晶Ｓｉ膜１１１をエッチング
法により順次エッチング除去して開口１１４を形成する
とともに、ｐｎｐトランジスタのベース層およびエミッ
タ層形成領域のこの絶縁膜１１３およびｎ+ 型多結晶Ｓ
ｉ膜１１２をエッチング法により順次エッチング除去し
て開口１１５を形成する。この開口１１４が形成された
後のｐ+ 型多結晶Ｓｉ膜１１１によりベース電極１１６
が構成され、開口１１５が形成された後のｎ+ 型多結晶
Ｓｉ膜１１２によりベース電極１１７が構成される。次
に、少なくとも開口１１４の部分のｎ型Ｓｉエピタキシ
ャル層１０４および開口１１５の部分のｐウエル１０５
の上に薄い絶縁膜（図示せず）を形成した後、この絶縁
膜を介して開口１１４を通じてｎ型Ｓｉエピタキシャル
層１０４中にｐ型不純物をイオン注入することによりｐ
型ベース層１１８を形成するとともに、この絶縁膜を介
して開口１１５を通じてｐウエル１０５中にｎ型不純物
をイオン注入することによりｎ型ベース層１１９を形成
する。次に、全面に絶縁膜を形成した後、この絶縁膜を
異方性ドライエッチング法によって基板表面と垂直方向
にエッチバックする。これによって、開口１１４、１１
５の側壁に絶縁膜から成るサイドウォールスペーサ１２
０が形成される。このサイドウォールスペーサ１２０
は、ベース電極１１６と後述のエミッタ電極１２１との
分離およびベース電極１１７と後述のエミッタ電極１２
２との分離のためのものである。
ジスタのベース層およびエミッタ層形成領域のこの絶縁
膜１１３およびｐ+ 型多結晶Ｓｉ膜１１１をエッチング
法により順次エッチング除去して開口１１４を形成する
とともに、ｐｎｐトランジスタのベース層およびエミッ
タ層形成領域のこの絶縁膜１１３およびｎ+ 型多結晶Ｓ
ｉ膜１１２をエッチング法により順次エッチング除去し
て開口１１５を形成する。この開口１１４が形成された
後のｐ+ 型多結晶Ｓｉ膜１１１によりベース電極１１６
が構成され、開口１１５が形成された後のｎ+ 型多結晶
Ｓｉ膜１１２によりベース電極１１７が構成される。次
に、少なくとも開口１１４の部分のｎ型Ｓｉエピタキシ
ャル層１０４および開口１１５の部分のｐウエル１０５
の上に薄い絶縁膜（図示せず）を形成した後、この絶縁
膜を介して開口１１４を通じてｎ型Ｓｉエピタキシャル
層１０４中にｐ型不純物をイオン注入することによりｐ
型ベース層１１８を形成するとともに、この絶縁膜を介
して開口１１５を通じてｐウエル１０５中にｎ型不純物
をイオン注入することによりｎ型ベース層１１９を形成
する。次に、全面に絶縁膜を形成した後、この絶縁膜を
異方性ドライエッチング法によって基板表面と垂直方向
にエッチバックする。これによって、開口１１４、１１
５の側壁に絶縁膜から成るサイドウォールスペーサ１２
０が形成される。このサイドウォールスペーサ１２０
は、ベース電極１１６と後述のエミッタ電極１２１との
分離およびベース電極１１７と後述のエミッタ電極１２
２との分離のためのものである。
【０００７】次に、全面に多結晶Ｓｉ膜を形成した後、
例えばイオン注入法により、ｎｐｎトランジスタのエミ
ッタ電極形成領域を含む所定部分のこの多結晶Ｓｉ膜中
にｎ型不純物を導入するとともに、ｐｎｐトランジスタ
のエミッタ電極形成領域を含む所定部分のこの多結晶Ｓ
ｉ膜中にｐ型不純物を導入する。次に、この多結晶Ｓｉ
膜をエッチング法により加工して、ｎｐｎトランジスタ
のｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極１２１およ
びｐｎｐトランジスタのｐ+ 型多結晶Ｓｉ膜から成るエ
ミッタ電極１２２を形成する。
例えばイオン注入法により、ｎｐｎトランジスタのエミ
ッタ電極形成領域を含む所定部分のこの多結晶Ｓｉ膜中
にｎ型不純物を導入するとともに、ｐｎｐトランジスタ
のエミッタ電極形成領域を含む所定部分のこの多結晶Ｓ
ｉ膜中にｐ型不純物を導入する。次に、この多結晶Ｓｉ
膜をエッチング法により加工して、ｎｐｎトランジスタ
のｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極１２１およ
びｐｎｐトランジスタのｐ+ 型多結晶Ｓｉ膜から成るエ
ミッタ電極１２２を形成する。
【０００８】次に、図１１に示すように、熱処理を行う
ことにより、ｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極
１２１中のｎ型不純物をｐ型ベース領域１１８中に拡散
させてｎ+ 型エミッタ層１２３を形成するとともに、ｐ
+ 型多結晶Ｓｉ膜から成るベース電極１１６中のｐ型不
純物をｎ型Ｓｉエピタキシャル層１０４中に拡散させ
て、ｐ型ベース層１１８と接続されたｐ+ 型ベースコン
タクト層１２４を形成する。また、ｐ+ 型多結晶Ｓｉ膜
から成るエミッタ電極１２２中のｐ型不純物をｎ型ベー
ス層１１９中に拡散させてｐ+ 型エミッタ層１２５を形
成するとともに、ｎ+ 型多結晶Ｓｉ膜から成るベース電
極１１７中のｎ型不純物をｐウエル１０５中に拡散させ
てｎ型ベース層１１９と接続されたｎ+ 型ベースコンタ
クト層１２６を形成する。
ことにより、ｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極
１２１中のｎ型不純物をｐ型ベース領域１１８中に拡散
させてｎ+ 型エミッタ層１２３を形成するとともに、ｐ
+ 型多結晶Ｓｉ膜から成るベース電極１１６中のｐ型不
純物をｎ型Ｓｉエピタキシャル層１０４中に拡散させ
て、ｐ型ベース層１１８と接続されたｐ+ 型ベースコン
タクト層１２４を形成する。また、ｐ+ 型多結晶Ｓｉ膜
から成るエミッタ電極１２２中のｐ型不純物をｎ型ベー
ス層１１９中に拡散させてｐ+ 型エミッタ層１２５を形
成するとともに、ｎ+ 型多結晶Ｓｉ膜から成るベース電
極１１７中のｎ型不純物をｐウエル１０５中に拡散させ
てｎ型ベース層１１９と接続されたｎ+ 型ベースコンタ
クト層１２６を形成する。
【０００９】この場合、ｎ+ 型エミッタ層１２３、ｐ型
ベース層１１８、ｐ+ 型ベースコンタクト層１２４、ｎ
型Ｓｉエピタキシャル層１０４から成るコレクタ層、ベ
ース電極１１６、エミッタ電極１２１などにより二層多
結晶Ｓｉ構造のｎｐｎトランジスタが構成され、また、
ｐ+ 型エミッタ層１２５、ｎ型ベース層１１９、ｎ+型
ベースコンタクト層１２６、ｐウエル１０５から成るコ
レクタ層、ベース電極１１７、エミッタ電極１２２など
により二層多結晶Ｓｉ構造のｐｎｐトランジスタが構成
される。
ベース層１１８、ｐ+ 型ベースコンタクト層１２４、ｎ
型Ｓｉエピタキシャル層１０４から成るコレクタ層、ベ
ース電極１１６、エミッタ電極１２１などにより二層多
結晶Ｓｉ構造のｎｐｎトランジスタが構成され、また、
ｐ+ 型エミッタ層１２５、ｎ型ベース層１１９、ｎ+型
ベースコンタクト層１２６、ｐウエル１０５から成るコ
レクタ層、ベース電極１１７、エミッタ電極１２２など
により二層多結晶Ｓｉ構造のｐｎｐトランジスタが構成
される。
【００１０】この後、図示は省略するが、層間絶縁膜の
形成、この層間絶縁膜へのコンタクトホールの形成、Ａ
ｌなどから成る配線の形成などの工程を経て、目的とす
る相補型バイポーラトランジスタを完成させる。
形成、この層間絶縁膜へのコンタクトホールの形成、Ａ
ｌなどから成る配線の形成などの工程を経て、目的とす
る相補型バイポーラトランジスタを完成させる。
【００１１】
【発明が解決しようとする課題】ところで、相補型バイ
ポーラトランジスタは、それを構成するｎｐｎトランジ
スタおよびｐｎｐトランジスタのうちの特性の悪い方の
トランジスタによりその性能が決定されるため、これら
のｎｐｎトランジスタおよびｐｎｐトランジスタの特性
を合わせることが望ましい。この点に関し、上述の従来
の相補型バイポーラトランジスタにおいては、ｎｐｎト
ランジスタおよびｐｎｐトランジスタがほぼ完全に対称
な形を有していることから、有利である。
ポーラトランジスタは、それを構成するｎｐｎトランジ
スタおよびｐｎｐトランジスタのうちの特性の悪い方の
トランジスタによりその性能が決定されるため、これら
のｎｐｎトランジスタおよびｐｎｐトランジスタの特性
を合わせることが望ましい。この点に関し、上述の従来
の相補型バイポーラトランジスタにおいては、ｎｐｎト
ランジスタおよびｐｎｐトランジスタがほぼ完全に対称
な形を有していることから、有利である。
【００１２】しかしながら、上述の従来の相補型バイポ
ーラトランジスタの製造方法においては、ｎｐｎトラン
ジスタのエミッタ層およびｐｎｐトランジスタのエミッ
タ層を、多結晶Ｓｉ膜を形成した後にこの多結晶Ｓｉ膜
中に不純物をイオン注入し、この不純物がイオン注入さ
れた多結晶Ｓｉ膜を不純物拡散源として用いて不純物を
拡散させることにより形成しているため、高性能のｎｐ
ｎトランジスタの製造プロセスにおいて使用されている
In-situ Phosphorus Doped Poly Si Emitter技術、すな
わち、ＣＶＤ法により多結晶Ｓｉ膜を形成する際にｎ型
不純物としてリン（Ｐ）をドープし、このＰドープのｎ
+ 型多結晶Ｓｉ膜を不純物拡散源として用いてエミッタ
層を形成する技術との整合性が悪い。このため、エミッ
タ層の不純物濃度Ｑe の増大、エミッタ抵抗Ｒe の低
減、熱処理温度の低下などの点で限界があり、相補型バ
イポーラトランジスタの性能向上やサブハーフミクロン
のバイポーラ−ＣＭＯＳの製造プロセスへの適合性など
の点で問題があった。
ーラトランジスタの製造方法においては、ｎｐｎトラン
ジスタのエミッタ層およびｐｎｐトランジスタのエミッ
タ層を、多結晶Ｓｉ膜を形成した後にこの多結晶Ｓｉ膜
中に不純物をイオン注入し、この不純物がイオン注入さ
れた多結晶Ｓｉ膜を不純物拡散源として用いて不純物を
拡散させることにより形成しているため、高性能のｎｐ
ｎトランジスタの製造プロセスにおいて使用されている
In-situ Phosphorus Doped Poly Si Emitter技術、すな
わち、ＣＶＤ法により多結晶Ｓｉ膜を形成する際にｎ型
不純物としてリン（Ｐ）をドープし、このＰドープのｎ
+ 型多結晶Ｓｉ膜を不純物拡散源として用いてエミッタ
層を形成する技術との整合性が悪い。このため、エミッ
タ層の不純物濃度Ｑe の増大、エミッタ抵抗Ｒe の低
減、熱処理温度の低下などの点で限界があり、相補型バ
イポーラトランジスタの性能向上やサブハーフミクロン
のバイポーラ−ＣＭＯＳの製造プロセスへの適合性など
の点で問題があった。
【００１３】したがって、この発明の目的は、その形成
時に不純物がドープされた半導体膜を不純物拡散源とし
て用いてエミッタ層を形成する技術との整合性が良好で
ある半導体装置の製造方法を提供することにある。
時に不純物がドープされた半導体膜を不純物拡散源とし
て用いてエミッタ層を形成する技術との整合性が良好で
ある半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の製造方法は、半導体基
板（４）上に第１の絶縁膜（１０）を形成する工程と、
第１の絶縁膜（１０）の所定部分に第１の開口（１０
ａ、１０ｂ）を形成する工程と、第１の絶縁膜（１０）
上および第１の開口（１０ａ、１０ｂ）の部分の半導体
基板（４）上に第１の電気伝導膜を形成する工程と、第
１の電気伝導膜を所定形状に加工する工程と、第１の電
気伝導膜（１１、１２）を覆うように第２の絶縁膜（１
３）を形成する工程と、第２の絶縁膜（１３）および第
１の電気伝導膜（１１）の所定部分に第２の開口（１
４）を形成する工程と、第２の開口（１４）の側壁に第
３の絶縁膜（１７）を形成する工程と、第２の開口（１
４）を覆うように第２の電気伝導膜（１８）を形成する
工程と、第２の電気伝導膜（１８）上に第４の絶縁膜
（１９）を形成する工程と、第２の絶縁膜（１３）、第
４の絶縁膜（１９）および第１の電気伝導膜（１２）の
所定部分に第３の開口（２０）を形成する工程と、第３
の開口（２０）の側壁に第５の絶縁膜（２３）を形成す
る工程と、第３の開口（２０）を覆うように第３の電気
伝導膜（２４）を形成する工程とを有する。
に、この発明による半導体装置の製造方法は、半導体基
板（４）上に第１の絶縁膜（１０）を形成する工程と、
第１の絶縁膜（１０）の所定部分に第１の開口（１０
ａ、１０ｂ）を形成する工程と、第１の絶縁膜（１０）
上および第１の開口（１０ａ、１０ｂ）の部分の半導体
基板（４）上に第１の電気伝導膜を形成する工程と、第
１の電気伝導膜を所定形状に加工する工程と、第１の電
気伝導膜（１１、１２）を覆うように第２の絶縁膜（１
３）を形成する工程と、第２の絶縁膜（１３）および第
１の電気伝導膜（１１）の所定部分に第２の開口（１
４）を形成する工程と、第２の開口（１４）の側壁に第
３の絶縁膜（１７）を形成する工程と、第２の開口（１
４）を覆うように第２の電気伝導膜（１８）を形成する
工程と、第２の電気伝導膜（１８）上に第４の絶縁膜
（１９）を形成する工程と、第２の絶縁膜（１３）、第
４の絶縁膜（１９）および第１の電気伝導膜（１２）の
所定部分に第３の開口（２０）を形成する工程と、第３
の開口（２０）の側壁に第５の絶縁膜（２３）を形成す
る工程と、第３の開口（２０）を覆うように第３の電気
伝導膜（２４）を形成する工程とを有する。
【００１５】この発明による半導体装置の製造方法の一
実施形態によれば、第１の電気伝導膜を形成した後に、
第２の開口（１４）が形成される部分を含む所定部分の
第１の電気伝導膜に第１伝導型の不純物を導入するとと
もに、第３の開口（２０）が形成される部分を含む所定
部分の第１の電気伝導膜に第２伝導型の不純物を導入す
る工程をさらに有し、第２の電気伝導膜（１８）は第２
伝導型であり、第３の電気伝導膜（２４）は第１伝導型
である。
実施形態によれば、第１の電気伝導膜を形成した後に、
第２の開口（１４）が形成される部分を含む所定部分の
第１の電気伝導膜に第１伝導型の不純物を導入するとと
もに、第３の開口（２０）が形成される部分を含む所定
部分の第１の電気伝導膜に第２伝導型の不純物を導入す
る工程をさらに有し、第２の電気伝導膜（１８）は第２
伝導型であり、第３の電気伝導膜（２４）は第１伝導型
である。
【００１６】この発明による半導体装置の製造方法の他
の一実施形態によれば、第２の開口（１４）を形成した
後に、第２の開口（１４）を通じて半導体基板（４）中
に第１伝導型の不純物を導入する工程と、第３の開口
（２０）を形成した後に、第３の開口（２０）を通じて
半導体基板（４）中に第２伝導型の不純物を導入する工
程と、熱処理を行うことにより第１の電気伝導膜（１
５）中の第１伝導型の不純物、第１の電気伝導膜（２
１）中の第２伝導型の不純物、第２の電気伝導膜（１
８）中の第２伝導型の不純物および第３の電気伝導膜
（２４）中の第１伝導型の不純物を半導体基板（４）中
に拡散させる工程とをさらに有する。
の一実施形態によれば、第２の開口（１４）を形成した
後に、第２の開口（１４）を通じて半導体基板（４）中
に第１伝導型の不純物を導入する工程と、第３の開口
（２０）を形成した後に、第３の開口（２０）を通じて
半導体基板（４）中に第２伝導型の不純物を導入する工
程と、熱処理を行うことにより第１の電気伝導膜（１
５）中の第１伝導型の不純物、第１の電気伝導膜（２
１）中の第２伝導型の不純物、第２の電気伝導膜（１
８）中の第２伝導型の不純物および第３の電気伝導膜
（２４）中の第１伝導型の不純物を半導体基板（４）中
に拡散させる工程とをさらに有する。
【００１７】この発明による半導体装置の製造方法にお
いて、第１の電気伝導膜、第２の電気伝導膜および第３
の電気伝導膜は、典型的には、単結晶Ｓｉ膜、多結晶Ｓ
ｉ膜または非晶質Ｓｉ膜、あるいは、単結晶Ｓｉ膜、多
結晶Ｓｉ膜および非晶質Ｓｉ膜から成る群より選ばれた
少なくとも二種類の膜から成る積層膜である。さらにま
た、第２の電気伝導膜および／または第３の電気伝導膜
は、好適には、その形成時に不純物がドープされた単結
晶Ｓｉ膜、多結晶Ｓｉ膜または非晶質Ｓｉ膜、あるい
は、その形成時に不純物がドープされた単結晶Ｓｉ膜、
多結晶Ｓｉ膜および非晶質Ｓｉ膜から成る群より選ばれ
た少なくとも二種類の膜から成る積層膜である。
いて、第１の電気伝導膜、第２の電気伝導膜および第３
の電気伝導膜は、典型的には、単結晶Ｓｉ膜、多結晶Ｓ
ｉ膜または非晶質Ｓｉ膜、あるいは、単結晶Ｓｉ膜、多
結晶Ｓｉ膜および非晶質Ｓｉ膜から成る群より選ばれた
少なくとも二種類の膜から成る積層膜である。さらにま
た、第２の電気伝導膜および／または第３の電気伝導膜
は、好適には、その形成時に不純物がドープされた単結
晶Ｓｉ膜、多結晶Ｓｉ膜または非晶質Ｓｉ膜、あるい
は、その形成時に不純物がドープされた単結晶Ｓｉ膜、
多結晶Ｓｉ膜および非晶質Ｓｉ膜から成る群より選ばれ
た少なくとも二種類の膜から成る積層膜である。
【００１８】
【作用】上述のように構成されたこの発明による半導体
装置の製造方法によれば、第２の開口の形成と第３の開
口の形成とを独立に行うようにしていることにより、第
２の開口の部分への第２の電気伝導膜の形成と第３の開
口の部分への第３の電気伝導膜の形成とを独立に行うこ
とができる。したがって、例えば、第２の開口をｎｐｎ
トランジスタのエミッタ層形成領域上に形成し、第３の
開口をｐｎｐトランジスタのエミッタ層形成領域上に形
成すれば、その形成時にｎ型不純物がドープされた第２
の電気伝導膜を不純物拡散源として用いて半導体基板中
にｎ型不純物を拡散させることによりｎｐｎトランジス
タのエミッタ層を形成することができるとともに、その
形成時にｐ型不純物がドープされた第３の電気伝導膜を
不純物拡散源として用いて半導体基板中にｐ型不純物を
拡散させることによりｐｎｐトランジスタのエミッタ層
を形成することができる。すなわち、この発明による半
導体装置の製造方法によれば、その形成時に不純物がド
ープされた半導体膜を不純物拡散源として用いてエミッ
タ層を形成する技術との整合性が良好である。そして、
これによって、相補型バイポーラトランジスタの高性能
化を図ることができ、サブハーフミクロンのバイポーラ
−ＣＭＯＳの製造プロセスへの適合性を良好とし、高性
能の相補型バイポーラＬＳＩ、高性能の相補型バイポー
ラ−ＣＭＯＳＬＳＩの実現が可能となる。
装置の製造方法によれば、第２の開口の形成と第３の開
口の形成とを独立に行うようにしていることにより、第
２の開口の部分への第２の電気伝導膜の形成と第３の開
口の部分への第３の電気伝導膜の形成とを独立に行うこ
とができる。したがって、例えば、第２の開口をｎｐｎ
トランジスタのエミッタ層形成領域上に形成し、第３の
開口をｐｎｐトランジスタのエミッタ層形成領域上に形
成すれば、その形成時にｎ型不純物がドープされた第２
の電気伝導膜を不純物拡散源として用いて半導体基板中
にｎ型不純物を拡散させることによりｎｐｎトランジス
タのエミッタ層を形成することができるとともに、その
形成時にｐ型不純物がドープされた第３の電気伝導膜を
不純物拡散源として用いて半導体基板中にｐ型不純物を
拡散させることによりｐｎｐトランジスタのエミッタ層
を形成することができる。すなわち、この発明による半
導体装置の製造方法によれば、その形成時に不純物がド
ープされた半導体膜を不純物拡散源として用いてエミッ
タ層を形成する技術との整合性が良好である。そして、
これによって、相補型バイポーラトランジスタの高性能
化を図ることができ、サブハーフミクロンのバイポーラ
−ＣＭＯＳの製造プロセスへの適合性を良好とし、高性
能の相補型バイポーラＬＳＩ、高性能の相補型バイポー
ラ−ＣＭＯＳＬＳＩの実現が可能となる。
【００１９】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。なお、実施例の全図において、同
一または対応する部分には同一の符号を付す。図１〜図
６はこの発明の一実施例による相補型バイポーラトラン
ジスタの製造方法を示す。
照しながら説明する。なお、実施例の全図において、同
一または対応する部分には同一の符号を付す。図１〜図
６はこの発明の一実施例による相補型バイポーラトラン
ジスタの製造方法を示す。
【００２０】この一実施例による相補型バイポーラトラ
ンジスタの製造方法においては、図１に示すように、ま
ず、ｐ型Ｓｉ基板１中にｎ+ 型埋め込み層２およびｐ+
型埋め込み層３を形成する。これらのｎ+ 型埋め込み層
２およびｐ+ 型埋め込み層３は、例えば、ｐ型Ｓｉ基板
１中に例えばアンチモン（Ｓｂ）のようなｎ型不純物お
よび例えばホウ素（Ｂ）のようなｐ型不純物をそれぞれ
選択的に拡散させることにより形成される。次に、ｐ型
Ｓｉ基板１上に例えば０．５〜１．０μｍの厚さのｎ型
Ｓｉエピタキシャル層４を形成する。次に、ｐｎｐトラ
ンジスタ形成領域のｎ型Ｓｉエピタキシャル層４中に例
えばＢのようなｐ型不純物を選択的にイオン注入するこ
とによりｐウエル５を形成する。次に、ｎｐｎトランジ
スタ形成領域のｎ型Ｓｉエピタキシャル層４中に例えば
リン（Ｐ）やヒ素（Ａｓ）のようなｎ型不純物を選択的
にイオン注入することによりｎ+ 型層６を形成するとと
もに、ｐｎｐトランジスタ形成領域のｐウエル５中に例
えばＢのようなｐ型不純物を選択的にイオン注入するこ
とによりｐ+ 型層７を形成する。
ンジスタの製造方法においては、図１に示すように、ま
ず、ｐ型Ｓｉ基板１中にｎ+ 型埋め込み層２およびｐ+
型埋め込み層３を形成する。これらのｎ+ 型埋め込み層
２およびｐ+ 型埋め込み層３は、例えば、ｐ型Ｓｉ基板
１中に例えばアンチモン（Ｓｂ）のようなｎ型不純物お
よび例えばホウ素（Ｂ）のようなｐ型不純物をそれぞれ
選択的に拡散させることにより形成される。次に、ｐ型
Ｓｉ基板１上に例えば０．５〜１．０μｍの厚さのｎ型
Ｓｉエピタキシャル層４を形成する。次に、ｐｎｐトラ
ンジスタ形成領域のｎ型Ｓｉエピタキシャル層４中に例
えばＢのようなｐ型不純物を選択的にイオン注入するこ
とによりｐウエル５を形成する。次に、ｎｐｎトランジ
スタ形成領域のｎ型Ｓｉエピタキシャル層４中に例えば
リン（Ｐ）やヒ素（Ａｓ）のようなｎ型不純物を選択的
にイオン注入することによりｎ+ 型層６を形成するとと
もに、ｐｎｐトランジスタ形成領域のｐウエル５中に例
えばＢのようなｐ型不純物を選択的にイオン注入するこ
とによりｐ+ 型層７を形成する。
【００２１】次に、図２に示すように、例えば選択酸化
法（ＬＯＣＯＳ法）によりｎ型Ｓｉエピタキシャル層４
の表面に例えば４００〜８００ｎｍの厚さのＳｉＯ2 膜
から成るフィールド絶縁膜８を選択的に形成して素子間
分離を行った後、このフィールド絶縁膜８の直下の部分
におけるｎ型Ｓｉエピタキシャル層４中に素子間分離用
のｐ+ 型層９を形成する。なお、このｐ+ 型層９は、ｐ
ウエル５と同時に形成するようにしてもよい。次に、例
えばＣＶＤ法により全面に例えば１００ｎｍ程度の厚さ
のＳｉＯ2 膜のような絶縁膜１０を形成した後、ｎｐｎ
トランジスタ形成領域およびｐｎｐトランジスタ形成領
域のこの絶縁膜１０の所定部分を例えば反応性イオンエ
ッチング（ＲＩＥ）法のようなドライエッチング法によ
りエッチング除去して開口１０ａ、１０ｂを形成する。
法（ＬＯＣＯＳ法）によりｎ型Ｓｉエピタキシャル層４
の表面に例えば４００〜８００ｎｍの厚さのＳｉＯ2 膜
から成るフィールド絶縁膜８を選択的に形成して素子間
分離を行った後、このフィールド絶縁膜８の直下の部分
におけるｎ型Ｓｉエピタキシャル層４中に素子間分離用
のｐ+ 型層９を形成する。なお、このｐ+ 型層９は、ｐ
ウエル５と同時に形成するようにしてもよい。次に、例
えばＣＶＤ法により全面に例えば１００ｎｍ程度の厚さ
のＳｉＯ2 膜のような絶縁膜１０を形成した後、ｎｐｎ
トランジスタ形成領域およびｐｎｐトランジスタ形成領
域のこの絶縁膜１０の所定部分を例えば反応性イオンエ
ッチング（ＲＩＥ）法のようなドライエッチング法によ
りエッチング除去して開口１０ａ、１０ｂを形成する。
【００２２】次に、例えばＣＶＤ法により全面に例えば
１００〜２００ｎｍの厚さの多結晶Ｓｉ膜を形成した
後、例えばイオン注入法により、ｎｐｎトランジスタの
ベース電極形成領域を含む所定部分のこの多結晶Ｓｉ膜
中に例えばＢのようなｐ型不純物を導入するとともに、
ｐｎｐトランジスタのベース電極形成領域を含む所定部
分のこの多結晶Ｓｉ膜中に例えばＰやＡｓのようなｎ型
不純物を導入する。次に、この多結晶Ｓｉ膜を例えばＲ
ＩＥ法のようなドライエッチング法により加工して、図
３に示すように、ｎｐｎトランジスタのベース電極に対
応する形状を有するｐ+ 型多結晶Ｓｉ膜１１およびｐｎ
ｐトランジスタのベース電極に対応した形状を有するｎ
+ 型多結晶Ｓｉ膜１２をそれぞれ形成する。この後、例
えばＣＶＤ法により全面に例えば２００〜４００ｎｍの
厚さのＳｉＯ2 膜のような絶縁膜１３を形成する。
１００〜２００ｎｍの厚さの多結晶Ｓｉ膜を形成した
後、例えばイオン注入法により、ｎｐｎトランジスタの
ベース電極形成領域を含む所定部分のこの多結晶Ｓｉ膜
中に例えばＢのようなｐ型不純物を導入するとともに、
ｐｎｐトランジスタのベース電極形成領域を含む所定部
分のこの多結晶Ｓｉ膜中に例えばＰやＡｓのようなｎ型
不純物を導入する。次に、この多結晶Ｓｉ膜を例えばＲ
ＩＥ法のようなドライエッチング法により加工して、図
３に示すように、ｎｐｎトランジスタのベース電極に対
応する形状を有するｐ+ 型多結晶Ｓｉ膜１１およびｐｎ
ｐトランジスタのベース電極に対応した形状を有するｎ
+ 型多結晶Ｓｉ膜１２をそれぞれ形成する。この後、例
えばＣＶＤ法により全面に例えば２００〜４００ｎｍの
厚さのＳｉＯ2 膜のような絶縁膜１３を形成する。
【００２３】次に、図４に示すように、ｎｐｎトランジ
スタのベース層およびエミッタ層形成領域のこの絶縁膜
１３およびｐ+ 型多結晶Ｓｉ膜１１を例えばＲＩＥ法の
ようなドライエッチング法により順次エッチング除去し
て開口１４を形成する。この開口１４が形成された後の
ｐ+ 型多結晶Ｓｉ膜１１によりベース電極１５が構成さ
れる。次に、例えばＣＶＤ法により全面に例えば１０〜
２０ｎｍの厚さの絶縁膜（図示せず）を形成した後、こ
の絶縁膜を介して開口１４を通じてｎ型Ｓｉエピタキシ
ャル層４中に例えばＢのようなｐ型不純物をイオン注入
することによりｐ型ベース領域１６を形成する。次に、
例えばＣＶＤ法により全面に例えば４００〜６００ｎｍ
の厚さの絶縁膜を形成した後、この絶縁膜を例えばＲＩ
Ｅ法のような異方性ドライエッチング法によって基板表
面と垂直方向にエッチバックする。これによって、開口
１４の側壁に絶縁膜から成るサイドウォールスペーサ１
７が形成される。このサイドウォールスペーサ１７は、
ベース電極１５と後述のエミッタ電極１８との分離のた
めのものである。次に、例えばＣＶＤ法により全面に例
えばＰがドープされたｎ+ 型多結晶Ｓｉ膜を形成した
後、このｎ+ 型多結晶Ｓｉ膜を例えばＲＩＥ法のような
ドライエッチング法により加工して、このｎ+型多結晶
Ｓｉ膜から成るエミッタ電極１８を形成する。この後、
例えばＣＶＤ法により全面に例えば１００〜２００ｎｍ
の厚さのＳｉＯ2 膜のような絶縁膜１９を形成する。
スタのベース層およびエミッタ層形成領域のこの絶縁膜
１３およびｐ+ 型多結晶Ｓｉ膜１１を例えばＲＩＥ法の
ようなドライエッチング法により順次エッチング除去し
て開口１４を形成する。この開口１４が形成された後の
ｐ+ 型多結晶Ｓｉ膜１１によりベース電極１５が構成さ
れる。次に、例えばＣＶＤ法により全面に例えば１０〜
２０ｎｍの厚さの絶縁膜（図示せず）を形成した後、こ
の絶縁膜を介して開口１４を通じてｎ型Ｓｉエピタキシ
ャル層４中に例えばＢのようなｐ型不純物をイオン注入
することによりｐ型ベース領域１６を形成する。次に、
例えばＣＶＤ法により全面に例えば４００〜６００ｎｍ
の厚さの絶縁膜を形成した後、この絶縁膜を例えばＲＩ
Ｅ法のような異方性ドライエッチング法によって基板表
面と垂直方向にエッチバックする。これによって、開口
１４の側壁に絶縁膜から成るサイドウォールスペーサ１
７が形成される。このサイドウォールスペーサ１７は、
ベース電極１５と後述のエミッタ電極１８との分離のた
めのものである。次に、例えばＣＶＤ法により全面に例
えばＰがドープされたｎ+ 型多結晶Ｓｉ膜を形成した
後、このｎ+ 型多結晶Ｓｉ膜を例えばＲＩＥ法のような
ドライエッチング法により加工して、このｎ+型多結晶
Ｓｉ膜から成るエミッタ電極１８を形成する。この後、
例えばＣＶＤ法により全面に例えば１００〜２００ｎｍ
の厚さのＳｉＯ2 膜のような絶縁膜１９を形成する。
【００２４】次に、図５に示すように、ｐｎｐトランジ
スタのベース層およびエミッタ層形成領域の絶縁膜１
９、絶縁膜１３およびｎ+ 型多結晶Ｓｉ膜１２を例えば
ＲＩＥ法のようなドライエッチング法により順次エッチ
ング除去して開口２０を形成する。この開口２０が形成
された後のｎ+ 型多結晶Ｓｉ膜１２によりベース電極２
１が構成される。次に、例えばＣＶＤ法により全面に例
えば１０〜２０ｎｍの厚さの絶縁膜（図示せず）を形成
した後、この絶縁膜を介して開口２０を通じてｐウエル
５中に例えばＰやＡｓのようなｎ型不純物をイオン注入
することによりｎ型ベース層２２を形成する。次に、例
えばＣＶＤ法により全面に例えば４００〜６００ｎｍの
厚さの絶縁膜を形成した後、この絶縁膜を例えばＲＩＥ
法のような異方性ドライエッチング法によって基板表面
と垂直方向にエッチバックする。これによって、開口２
０の側壁に絶縁膜から成るサイドウォールスペーサ２３
が形成される。このサイドウォールスペーサ２３は、ベ
ース電極２１と後述のエミッタ電極２４との分離のため
のものである。次に、例えばＣＶＤ法により全面に例え
ばＢがドープされたｐ+ 型多結晶Ｓｉ膜を形成した後、
このｐ+ 型多結晶Ｓｉ膜を例えばＲＩＥ法のようなドラ
イエッチング法により加工して、このｐ+ 型多結晶Ｓｉ
膜から成るエミッタ電極２４を形成する。
スタのベース層およびエミッタ層形成領域の絶縁膜１
９、絶縁膜１３およびｎ+ 型多結晶Ｓｉ膜１２を例えば
ＲＩＥ法のようなドライエッチング法により順次エッチ
ング除去して開口２０を形成する。この開口２０が形成
された後のｎ+ 型多結晶Ｓｉ膜１２によりベース電極２
１が構成される。次に、例えばＣＶＤ法により全面に例
えば１０〜２０ｎｍの厚さの絶縁膜（図示せず）を形成
した後、この絶縁膜を介して開口２０を通じてｐウエル
５中に例えばＰやＡｓのようなｎ型不純物をイオン注入
することによりｎ型ベース層２２を形成する。次に、例
えばＣＶＤ法により全面に例えば４００〜６００ｎｍの
厚さの絶縁膜を形成した後、この絶縁膜を例えばＲＩＥ
法のような異方性ドライエッチング法によって基板表面
と垂直方向にエッチバックする。これによって、開口２
０の側壁に絶縁膜から成るサイドウォールスペーサ２３
が形成される。このサイドウォールスペーサ２３は、ベ
ース電極２１と後述のエミッタ電極２４との分離のため
のものである。次に、例えばＣＶＤ法により全面に例え
ばＢがドープされたｐ+ 型多結晶Ｓｉ膜を形成した後、
このｐ+ 型多結晶Ｓｉ膜を例えばＲＩＥ法のようなドラ
イエッチング法により加工して、このｐ+ 型多結晶Ｓｉ
膜から成るエミッタ電極２４を形成する。
【００２５】ここで、このエミッタ電極２４を形成する
ためのドライエッチング時には、ｎｐｎトランジスタの
エミッタ電極１８の上に形成された絶縁膜１９が保護膜
として機能するため、このエミッタ電極１８はエッチン
グされない。なお、絶縁膜１９は、ｐｎｐトランジスタ
のエミッタ電極２４とベース電極２１との分離用のサイ
ドウォールスペーサ２３の形成時にオーバーエッチング
が行われるために、その膜種や厚さなどを適切に設定す
る必要がある。例えば、絶縁膜１９をＳｉＯ2膜により
形成し、サイドウォールスペーサ２３をＳｉＮ膜により
形成する場合には、サイドウォールスペーサ２３を形成
する際のＲＩＥをＳｉＯ2 に対するＳｉＮのエッチング
選択比が高い条件で行うことにより、サイドウォールス
ペーサ２３の形成時のオーバーエッチングによる絶縁膜
１９の厚さの減少を防止することができる。
ためのドライエッチング時には、ｎｐｎトランジスタの
エミッタ電極１８の上に形成された絶縁膜１９が保護膜
として機能するため、このエミッタ電極１８はエッチン
グされない。なお、絶縁膜１９は、ｐｎｐトランジスタ
のエミッタ電極２４とベース電極２１との分離用のサイ
ドウォールスペーサ２３の形成時にオーバーエッチング
が行われるために、その膜種や厚さなどを適切に設定す
る必要がある。例えば、絶縁膜１９をＳｉＯ2膜により
形成し、サイドウォールスペーサ２３をＳｉＮ膜により
形成する場合には、サイドウォールスペーサ２３を形成
する際のＲＩＥをＳｉＯ2 に対するＳｉＮのエッチング
選択比が高い条件で行うことにより、サイドウォールス
ペーサ２３の形成時のオーバーエッチングによる絶縁膜
１９の厚さの減少を防止することができる。
【００２６】次に、図６に示すように、熱処理を行うこ
とにより、ｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極１
８中の例えばＰやＡｓのようなｎ型不純物をｐ型ベース
層１６中に拡散させてｎ+ 型エミッタ層２５を形成する
とともに、ｐ+ 型多結晶Ｓｉ膜から成るベース電極１５
中の例えばＢのようなｐ型不純物をｎ型Ｓｉエピタキシ
ャル層４中に拡散させて、ｐ型ベース層１６と接続され
たｐ+ 型ベースコンタクト層２６を形成する。また、ｐ
+ 型多結晶Ｓｉ膜から成るエミッタ電極２４中の例えば
Ｂのようなｐ型不純物をｎ型ベース層２２中に拡散させ
てｐ+ 型エミッタ層２７を形成するとともに、ｎ+ 型多
結晶Ｓｉ膜から成るベース電極２１中の例えばＰやＡｓ
のようなｎ型不純物をｐウエル５中に拡散させてｎ型ベ
ース層２２と接続されたｎ+ 型ベースコンタクト層２８
を形成する。
とにより、ｎ+ 型多結晶Ｓｉ膜から成るエミッタ電極１
８中の例えばＰやＡｓのようなｎ型不純物をｐ型ベース
層１６中に拡散させてｎ+ 型エミッタ層２５を形成する
とともに、ｐ+ 型多結晶Ｓｉ膜から成るベース電極１５
中の例えばＢのようなｐ型不純物をｎ型Ｓｉエピタキシ
ャル層４中に拡散させて、ｐ型ベース層１６と接続され
たｐ+ 型ベースコンタクト層２６を形成する。また、ｐ
+ 型多結晶Ｓｉ膜から成るエミッタ電極２４中の例えば
Ｂのようなｐ型不純物をｎ型ベース層２２中に拡散させ
てｐ+ 型エミッタ層２７を形成するとともに、ｎ+ 型多
結晶Ｓｉ膜から成るベース電極２１中の例えばＰやＡｓ
のようなｎ型不純物をｐウエル５中に拡散させてｎ型ベ
ース層２２と接続されたｎ+ 型ベースコンタクト層２８
を形成する。
【００２７】この場合、ｎ+ 型エミッタ層２５、ｐ型ベ
ース層１６、ｐ+ 型ベースコンタクト層２６、ｎ型Ｓｉ
エピタキシャル層４から成るコレクタ層、ベース電極１
５、エミッタ電極１８などにより二層多結晶Ｓｉ構造の
ｎｐｎトランジスタが構成され、また、ｐ+ 型エミッタ
層２７、ｎ型ベース層２２、ｎ+ 型ベースコンタクト層
２８、ｐウエル５から成るコレクタ層、ベース電極２
１、エミッタ電極２４などにより二層多結晶Ｓｉ構造の
ｐｎｐトランジスタが構成される。
ース層１６、ｐ+ 型ベースコンタクト層２６、ｎ型Ｓｉ
エピタキシャル層４から成るコレクタ層、ベース電極１
５、エミッタ電極１８などにより二層多結晶Ｓｉ構造の
ｎｐｎトランジスタが構成され、また、ｐ+ 型エミッタ
層２７、ｎ型ベース層２２、ｎ+ 型ベースコンタクト層
２８、ｐウエル５から成るコレクタ層、ベース電極２
１、エミッタ電極２４などにより二層多結晶Ｓｉ構造の
ｐｎｐトランジスタが構成される。
【００２８】この後、図示は省略するが、層間絶縁膜の
形成、この層間絶縁膜へのコンタクトホールの形成、Ａ
ｌなどから成る配線の形成などの工程を経て、目的とす
る相補型バイポーラトランジスタを完成させる。
形成、この層間絶縁膜へのコンタクトホールの形成、Ａ
ｌなどから成る配線の形成などの工程を経て、目的とす
る相補型バイポーラトランジスタを完成させる。
【００２９】以上のように、この一実施例によれば、ｎ
ｐｎトランジスタのエミッタ層形成領域上への開口１４
の形成とｐｎｐトランジスタのエミッタ層形成領域上へ
の開口２０の形成とを独立に行っていることにより、ｎ
ｐｎトランジスタのエミッタ層形成用の不純物拡散源お
よびエミッタ電極として機能するｎ+ 型多結晶Ｓｉ膜の
形成とｐｎｐトランジスタのエミッタ層形成用の不純物
拡散源およびエミッタ電極として機能するｐ+ 型多結晶
Ｓｉ膜の形成とを独立に行うことができる。このため、
この一実施例においては、ＣＶＤ法による多結晶Ｓｉ膜
の形成時に不純物をドープし、この不純物がドープされ
た多結晶Ｓｉ膜を不純物拡散源として用いてエミッタ層
を形成する技術との整合性が良好であり、この技術が支
障なく相補型バイポーラトランジスタの製造プロセスに
採り入れられている。これによって、相補型バイポーラ
トランジスタの高性能化を図ることができるとともに、
熱処理温度の低温化を図り、サブハーフミクロンのバイ
ポーラ−ＣＭＯＳの製造プロセスへの適合性を良好と
し、高性能の相補型バイポーラＬＳＩ、高性能の相補型
バイポーラ−ＣＭＯＳＬＳＩの実現が可能となる。
ｐｎトランジスタのエミッタ層形成領域上への開口１４
の形成とｐｎｐトランジスタのエミッタ層形成領域上へ
の開口２０の形成とを独立に行っていることにより、ｎ
ｐｎトランジスタのエミッタ層形成用の不純物拡散源お
よびエミッタ電極として機能するｎ+ 型多結晶Ｓｉ膜の
形成とｐｎｐトランジスタのエミッタ層形成用の不純物
拡散源およびエミッタ電極として機能するｐ+ 型多結晶
Ｓｉ膜の形成とを独立に行うことができる。このため、
この一実施例においては、ＣＶＤ法による多結晶Ｓｉ膜
の形成時に不純物をドープし、この不純物がドープされ
た多結晶Ｓｉ膜を不純物拡散源として用いてエミッタ層
を形成する技術との整合性が良好であり、この技術が支
障なく相補型バイポーラトランジスタの製造プロセスに
採り入れられている。これによって、相補型バイポーラ
トランジスタの高性能化を図ることができるとともに、
熱処理温度の低温化を図り、サブハーフミクロンのバイ
ポーラ−ＣＭＯＳの製造プロセスへの適合性を良好と
し、高性能の相補型バイポーラＬＳＩ、高性能の相補型
バイポーラ−ＣＭＯＳＬＳＩの実現が可能となる。
【００３０】以上、この発明の一実施例について具体的
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
に説明したが、この発明は、上述の実施例に限定される
ものではなく、この発明の技術的思想に基づく各種の変
形が可能である。
【００３１】例えば、上述の一実施例において、ｎ+ 型
多結晶Ｓｉ膜１１およびｐ+ 型多結晶Ｓｉ膜１２の形成
用の多結晶Ｓｉ膜を形成した後に、この多結晶Ｓｉ膜の
大粒径化を行うことにより、ｎｐｎトランジスタおよび
ｐｎｐトランジスタのベース抵抗の低減を図ることが可
能である。この大粒径化は、具体的には、多結晶Ｓｉ膜
にＳｉをイオン注入した後、熱処理により固相成長を行
わせる方法や、ＣＶＤ法により非晶質Ｓｉ膜を形成した
後、熱処理により固相成長を行わせる方法などにより行
うことができる。
多結晶Ｓｉ膜１１およびｐ+ 型多結晶Ｓｉ膜１２の形成
用の多結晶Ｓｉ膜を形成した後に、この多結晶Ｓｉ膜の
大粒径化を行うことにより、ｎｐｎトランジスタおよび
ｐｎｐトランジスタのベース抵抗の低減を図ることが可
能である。この大粒径化は、具体的には、多結晶Ｓｉ膜
にＳｉをイオン注入した後、熱処理により固相成長を行
わせる方法や、ＣＶＤ法により非晶質Ｓｉ膜を形成した
後、熱処理により固相成長を行わせる方法などにより行
うことができる。
【００３２】
【発明の効果】以上述べたように、この発明によれば、
第２の開口の形成と第３の開口の形成とを独立に行って
いるので、その形成時に不純物がドープされた半導体膜
を不純物拡散源として用いてエミッタ層を形成する技術
との整合性が良好である。これによって、高性能の相補
型バイポーラトランジスタを製造することができるなど
の利点を得ることができる。
第２の開口の形成と第３の開口の形成とを独立に行って
いるので、その形成時に不純物がドープされた半導体膜
を不純物拡散源として用いてエミッタ層を形成する技術
との整合性が良好である。これによって、高性能の相補
型バイポーラトランジスタを製造することができるなど
の利点を得ることができる。
【図１】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図２】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図３】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図４】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図５】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図６】この発明の一実施例による相補型バイポーラト
ランジスタの製造方法を説明するための断面図である。
ランジスタの製造方法を説明するための断面図である。
【図７】従来の相補型バイポーラトランジスタの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図８】従来の相補型バイポーラトランジスタの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】従来の相補型バイポーラトランジスタの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図１０】従来の相補型バイポーラトランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図１１】従来の相補型バイポーラトランジスタの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
２ ｎ+ 型埋め込み層 ３ ｐ+ 型埋め込み層 ４ ｎ型Ｓｉエピタキシャル層 ５ ｐウエル ８ フィールド絶縁膜 １０、１３、１９ 絶縁膜 １１ ｐ+ 型多結晶Ｓｉ膜 １２ ｎ+ 型多結晶Ｓｉ膜 １０ａ、１０ｂ、１４、２０ 開口 １５、２１ ベース電極 １６ ｐ型ベース領域 １７、２３ サイドウォールスペーサ １８、２４ エミッタ電極 ２２ ｎ型ベース領域 ２５ ｎ+ 型エミッタ層 ２６ ｐ+ 型ベースコンタクト層 ２７ ｐ+ 型エミッタ層 ２８ ｎ+ 型ベースコンタクト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (7)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、 上記第１の絶縁膜の所定部分に第１の開口を形成する工
程と、 上記第１の絶縁膜上および上記第１の開口の部分の上記
半導体基板上に第１の電気伝導膜を形成する工程と、 上記第１の電気伝導膜を所定形状に加工する工程と、 上記第１の電気伝導膜を覆うように第２の絶縁膜を形成
する工程と、 上記第２の絶縁膜および上記第１の電気伝導膜の所定部
分に第２の開口を形成する工程と、 上記第２の開口の側壁に第３の絶縁膜を形成する工程
と、 上記第２の開口を覆うように第２の電気伝導膜を形成す
る工程と、 上記第２の電気伝導膜上に第４の絶縁膜を形成する工程
と、 上記第２の絶縁膜、上記第４の絶縁膜および上記第１の
電気伝導膜の所定部分に第３の開口を形成する工程と、 上記第３の開口の側壁に第５の絶縁膜を形成する工程
と、 上記第３の開口を覆うように第３の電気伝導膜を形成す
る工程とを有する半導体装置の製造方法。 - 【請求項２】 上記第１の電気伝導膜を形成した後に、
上記第２の開口が形成される部分を含む所定部分の上記
第１の電気伝導膜に第１伝導型の不純物を導入するとと
もに、上記第３の開口が形成される部分を含む所定部分
の上記第１の電気伝導膜に第２伝導型の不純物を導入す
る工程をさらに有し、 上記第２の電気伝導膜は第２伝導型であり、上記第３の
電気伝導膜は第１伝導型であることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 上記第２の開口を形成した後に、上記第
２の開口を通じて上記半導体基板中に第１伝導型の不純
物を導入する工程と、 上記第３の開口を形成した後に、上記第３の開口を通じ
て上記半導体基板中に第２伝導型の不純物を導入する工
程と、 熱処理を行うことにより上記第１の電気伝導膜中の第１
伝導型の不純物、上記第１の電気伝導膜中の第２伝導型
の不純物、上記第２の電気伝導膜中の第２伝導型の不純
物および上記第３の電気伝導膜中の第１伝導型の不純物
を上記半導体基板中に拡散させる工程とをさらに有する
ことを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項４】 上記第１の電気伝導膜、上記第２の電気
伝導膜および上記第３の電気伝導膜は単結晶Ｓｉ膜、多
結晶Ｓｉ膜または非晶質Ｓｉ膜であることを特徴とする
請求項１、２または３記載の半導体装置の製造方法。 - 【請求項５】 上記第１の電気伝導膜、上記第２の電気
伝導膜および上記第３の電気伝導膜は単結晶Ｓｉ膜、多
結晶Ｓｉ膜および非晶質Ｓｉ膜から成る群より選ばれた
少なくとも二種類の膜から成る積層膜であることを特徴
とする請求項１、２または３記載の半導体装置の製造方
法。 - 【請求項６】 上記第２の電気伝導膜および／または上
記第３の電気伝導膜はその形成時に不純物がドープされ
た単結晶Ｓｉ膜、多結晶Ｓｉ膜または非晶質Ｓｉ膜であ
ることを特徴とする請求項１、２または３記載の半導体
装置の製造方法。 - 【請求項７】 上記第２の電気伝導膜および／または上
記第３の電気伝導膜はその形成時に不純物がドープされ
た単結晶Ｓｉ膜、多結晶Ｓｉ膜および非晶質Ｓｉ膜から
成る群より選ばれた少なくとも二種類の膜から成る積層
膜であることを特徴とする請求項１、２または３記載の
半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22724894A JP3551489B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
| KR1019950025585A KR960009211A (ko) | 1994-08-29 | 1995-08-21 | 반도체장치의 제조방법 |
| US08/520,704 US5629219A (en) | 1994-08-29 | 1995-08-29 | Method for making a complementary bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22724894A JP3551489B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870047A true JPH0870047A (ja) | 1996-03-12 |
| JP3551489B2 JP3551489B2 (ja) | 2004-08-04 |
Family
ID=16857845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22724894A Expired - Fee Related JP3551489B2 (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629219A (ja) |
| JP (1) | JP3551489B2 (ja) |
| KR (1) | KR960009211A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3409618B2 (ja) * | 1996-12-26 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| DE19742624A1 (de) * | 1997-09-26 | 1999-04-22 | Siemens Ag | Herstellverfahren für einen vertikalen Bipolartransistor |
| KR100524997B1 (ko) * | 2004-01-02 | 2005-10-31 | 삼성전자주식회사 | 상보형 바이폴라 접합 트랜지스터의 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04150017A (ja) * | 1990-10-12 | 1992-05-22 | Toshiba Corp | 半導体装置の製造方法 |
-
1994
- 1994-08-29 JP JP22724894A patent/JP3551489B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-21 KR KR1019950025585A patent/KR960009211A/ko not_active Application Discontinuation
- 1995-08-29 US US08/520,704 patent/US5629219A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3551489B2 (ja) | 2004-08-04 |
| US5629219A (en) | 1997-05-13 |
| KR960009211A (ko) | 1996-03-22 |
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