KR100524997B1 - 상보형 바이폴라 접합 트랜지스터의 제조방법 - Google Patents

상보형 바이폴라 접합 트랜지스터의 제조방법 Download PDF

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Abstract

상보형 바이폴라 접합 트랜지스터의 제조방법을 제공한다. 본 발명은 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역에 다결정 실리콘막을 형성하고, 상기 다결정 실리콘막에 N형 불순물 및 P형 불순물을 주입하고 확산시켜 P형 베이스 영역 및 N형 베이스 영역 내에 각각 N형 에미터 영역 및 P형 에미터 영역을 형성한다. 이어서, 상기 다결정 실리콘막을 패터닝하여 N형 에미터 전극 및 P형 에미터 전극을 동시에 형성한다. 이와 같이 본 발명은 다결정 실리콘막을 이용하여 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극과 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 따로 따로 형성하지 않고 한번의 증착 및 식각 공정으로 동시에 형성한다.

Description

상보형 바이폴라 접합 트랜지스터의 제조방법{Method for fabricating a complementary bipolar junction transistor}
본 발명은 바이폴라 접합 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 상보형 바이폴라 접합 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor)에 비해 전류 구동 능력이 크고 동작 속도가 빠르기 때문에, 최근에는 각 제품의 특정한 부분을 모스 전계 효과 트랜지스터 대신에 바이폴라 접합 트랜지스터를 사용하는 예가 증가하고 있다. 아울러서, 상기 바이폴라 접합 트랜지스터는 고속의 데이터 처리 및 고성능을 구현하기 위하여 PNP 바이폴라 접합 트랜지스터 및 NPN 바이폴라 접합 트랜지스터가 실리콘 기판에 같이 집적된 상보형 바이폴라 트랜지스터가 이용되고 있다.
그런데, 종래의 상보형 바이폴라 접합 트랜지스터는 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극 및 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극을 따로 따로 형성한다. 즉, 종래의 상보형 바이폴라 접합 트랜지스터는 실리콘 기판의 제1 부분에 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극을 형성한 후, 실리콘 기판의 제2 부분에 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 형성한다. 이렇게 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극 및 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 따로 따로 형성하면 제조 공정이 매우 복잡하고 상보형 바이폴라 접합 트랜지스터를 정밀하게 제조하는 것이 쉽지 않다는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안한 것으로써, PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극과 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극을 동시에 형성할 수 있는 상보형 바이폴라 접합 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 상보형 바이폴라 접합 트랜지스터의 제조방법은 실리콘 기판의 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역에 각각 N형 매몰층 및 P형 매몰층을 형성하는 것을 포함한다.
상기 N형 매몰층 및 P형 매몰층이 형성된 실리콘 기판의 전면에 N형 에피층을 형성한 후, 상기 PNP 바이폴라 접합 트랜지스터 영역의 N형 에피층에 P형 콜렉터 영역을 형성한다. 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에피층에 상기 N형 매몰층과 전기적으로 연결되는 N형 콜렉터 영역을 형성한 후, 상기 N형 에피층, N형 콜렉터 영역 및 P형 콜렉터 영역에 필드 영역을 형성하여 액티브 영역을 한정한다.
상기 PNP 바이폴라 접합 트랜지스터 영역 및 NPN 바이폴라 접합 트랜지스터 영역의 액티브 영역에 각각 P형 베이스 영역 및 N형 베이스 영역을 형성한 후, 상기 P형 베이스 영역 및 N형 베이스 영역의 표면 일부를 노출하는 콘택홀을 갖는 제1 다결정 실리콘막 패턴을 형성한다.
상기 제1 다결정 실리콘막 패턴이 형성된 실리콘 기판의 전면에 상기 콘택홀에 매몰되도록 제2 다결정 실리콘막을 형성한다. 이어서, 상기 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막에 각각 N형 불순물 및 P형 불순물을 주입하고 확산시켜 상기 P형 베이스 영역 및 N형 베이스 영역 내에 각각 N형 에미터 영역 및 P형 에미터 영역을 형성한다.
상기 제2 다결정 실리콘막 및 제1 다결정 실리콘막 패턴을 패터닝하여 N형 에미터 전극 및 P형 에미터 전극을 동시에 형성한다.
이상과 같이 본 발명은 다결정 실리콘막을 이용하여 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극과 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 따로 따로 형성하지 않고 한번의 증착 및 식각 공정으로 동시에 형성한다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1 내지 도 11은 본 발명에 의한 상보형 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역이 정의된 실리콘 기판(101)에 N형 매몰층(103, N-type buried layer)) 및 P형 매몰층(105, P-type buried layer)을 형성한다. 다시 말해, 실리콘 기판(101)의 제1 부분(NPN) 및 제2 부분(PNP)에 각각 N형 매몰층(103) 및 P형 매몰층(105)을 형성한다. 상기 제1 부분(NPN)은 NPN 바이폴라 접합 트랜지스터 영역이며, 상기 제2 부분(PNP)은 PNP 바이폴라 접합 트랜지스터 영역이다.
상기 N형 매몰층(103)은 실리콘 기판(101)의 제1 부분에 N형 불순물을 이온주입한 후 열처리 공정을 통해 활성화시켜 형성한다. 예컨대, 상기 N형 매몰층(103)은 N형 불순물, 예컨대 비소(As)나 인(P)을 30KeV 내지 40KeV의 에너지와, 1E15/cm2 내지 6E15/cm2의 도즈량으로 이온주입한 후 열처리 공정을 통해 활성화시켜 형성한다.
상기 P형 매몰층(105)은 실리콘 기판(101)의 제2 부분에 P형 불순물을 이온주입한 후 열처리 공정을 통해 활성화시켜 형성한다. 예컨대, 상기 P형 매몰층(105)은 P형 불순물, 예컨대 보론(B)을 40KeV 내지 100KeV의 에너지와, 5E13/cm2 내지 1E14/cm2의 도즈량으로 이온주입한 후 열처리 공정을 통해 활성화시켜 형성한다.
상기 PNP 바이폴라 접합 트랜지스터 영역의 P형 매몰층(105)의 하부에는 상기 P형 매몰층(105)을 감싸도록 N형 수직 매몰층(107, N-type vertical buried layer)을 형성한다. 상기 N형 수직 매몰층(107)은 NPN 바이폴라 접합 트랜지스터 영역과의 전기적 분리를 위하여 형성한다.
도 2를 참조하면, 상기 N형 매몰층 및 P형 매몰층이 형성된 실리콘 기판(101)의 전면에 에피택셜 공정을 이용하여 N형 에피층(109)을 형성한다. 상기 N형 에피층(109)은 1.7㎛ 내지 3㎛의 두께로 형성한다. 상기 N형 에피층(109)은 PNP 바이폴라 접합 트랜지스터 및 NPN 바이폴라 접합 트랜지스터의 액티브 영역 형성을 위해 형성한다.
도 3을 참조하면, 상기 PNP 바이폴라 접합 트랜지스터 영역의 N형 에피층(109)에 P형 불순물을 주입하여 웰 형태로 P형 콜렉터 영역(111, p-type collector region)을 형성한다.
다음에, 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에피층(109)에 상기 N형 매몰층과 전기적으로 연결되는 N형 콜렉터 영역(115)을 형성한다. 상기 N형 콜렉터 영역(115)은 N형 불순물, 예컨대 비소나 인을 70KeV 내지 80KeV의 에너지와, 5E15/cm2 내지 1E16/cm2의 도즈량으로 이온주입하여 형성한다. 상기 N형 콜렉터 영역(115)은 PNP 바이폴라 접합 트랜지스터와 전기적 분리를 위해서도 이용된다.
이어서, N형 에피층(109), N형 콜렉터 영역(115)과 및 P형 콜렉터 영역(111) 에 액티브 영역 및 전극 영역을 한정하기 위해 필드 영역(116)을 형성한다. 상기 필드 영역(116)은 필드 산화막으로 형성한다. 상기 필드 영역(116)이 형성되지 않은 부분은 액티브 영역이나 전극 영역이 된다. 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 콜렉터 영역(115)의 표면 양측에는 필드 영역이 형성된다.
도 4를 참조하면, PNP 바이폴라 접합 트랜지스터 영역 및 NPN 바이폴라 접합 트랜지스터 영역의 액티브 영역에 각각 P형 불순물 및 N형 불순물을 주입한 후 열처리 공정을 통하여 활성화시켜 P형 베이스 영역(117a, P-type base region) 및 N형 베이스 영역(117b, N-type base region)을 형성한다.
다시 말해, PNP 바이폴라 접합 트랜지스터 영역에는 사진공정을 이용하여 선택적으로 P형 불순물을 주입하고 열처리 공정을 통하여 P형 베이스 영역(117a)을 형성한다. 상기 P형 베이스 영역(117a)은 P형 불순물, 예컨대 보론을 70KeV 내지 80KeV의 에너지와, 1E14/cm2 내지 3E14/cm2의 도즈량으로 이온주입하여 형성한다.
상기 NPN 바이폴라 접합 트랜지스터 영역에는 사진공정을 이용하여 선택적으로 N형 불순물을 주입하고 열처리 공정을 통하여 N형 베이스 영역(117b)을 형성한다. 상기 N형 베이스 영역(117a)은 N형 불순물, 예컨대 비소나 인을 35KeV 내지 40KeV의 에너지와, 1E13/cm2 내지 1.5E13/cm2의 도즈량으로 이온주입하여 형성한다.
도 5를 참조하면, P형 베이스 영역(117a) 및 N형 베이스 영역(117b)이 형성된 실리콘 기판(101)의 전면에 제1 다결정 실리콘막(119)을 형성한다. 이어서, 상기 P형 베이스 영역(117a) 및 N형 베이스 영역(117b)의 제1 다결정 실리콘막(119) 상에 상기 P형 베이스 영역(117a) 및 N형 베이스 영역(117b)의 상부 일부를 노출하는 제1 포토레지스트 패턴(121)을 형성한다. 상기 제1 포토레지스트 패턴(121)은 에미터 영역을 한정하기 위해 형성한다.
도 6을 참조하면, 상기 제1 포토레지스트 패턴(121)을 식각 마스크로 상기 제1 다결정 실리콘막(119)을 식각하여 P형 베이스 영역(117a) 및 N형 베이스 영역(117b)의 표면 일부 노출하는 콘택홀(118)을 갖는 제1 다결정 실리콘막 패턴(119a)을 형성한다. 상기 콘택홀(118)은 후에 NPN 바이폴라 접합 트랜지스터 및 PNP 바이폴라 접합 트랜지스터의 에미터 영역이 될 부분이다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(121)을 제거한다. 이어서, 상기 제1 다결정 실리콘막 패턴(119a)이 형성된 실리콘 기판(101)의 전면에 제2 다결정 실리콘막(120)을 형성한다. 상기 제2 다결정 실리콘막(120)은 상기 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터의 콘택홀(118)에도 매몰되도록 형성된다.
도 8을 참조하면, 상기 제2 다결정 실리콘막(120) 상에 상기 NPN 바이폴라 접합 트랜지스터 영역을 덮고, PNP 바이폴라 접합 트랜지스터 영역을 오픈하는 제2 포토레지스트 패턴(123)을 형성한다.
이어서, 상기 제2 포토레지스트 패턴을 마스크로 상기 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)에 P형 불순물을 주입한다. 상기 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)은 P형 불순물, 예컨대 보론(Boron)이 40KeV 내지 80KeV의 에너지와, 5E15/cm2 내지 1E16/cm2의 도즈량, 바람직하게는 E16/cm2 정도의 도즈량으로 주입된다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(123)을 제거한다. 이어서, 상기 제2 다결정 실리콘막(120) 상에 상기 PNP 바이폴라 접합 트랜지스터 영역을 덮고, NPN 바이폴라 접합 트랜지스터 영역을 오픈하는 제3 포토레지스트 패턴(125)을 형성한다.
이어서, 상기 제3 포토레지스트 패턴(125)을 마스크로 상기 NPN 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)에 N형 불순물을 주입한다. NPN 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)은 N형 불순물, 예컨대 비소(As)나 인(P)이 40KeV 내지 80KeV의 에너지와, 9E15/cm2 내지 1E16/cm2의 도즈량, 바람직하게는 E16/cm2 정도의 도즈량으로 주입된다.
도 10을 참조하면, 상기 제3 포토레지스트 패턴(125)을 제거한다. 이어서, 열처리 공정을 통해 상기 제2 다결정 실리콘막(120)에 포함된 N형 불순물 및 P형 불순물을 각각 상기 P형 베이스 영역(117a) 및 N형 베이스 영역(117b)으로 확산시킨다. 상기 N형 불순물 및 P형 불순물의 열처리 공정은 900℃ 내지 1100℃의 온도에서 수행한다.
이렇게 되면, NPN 바이폴라 접합 트랜지스터 영역의 N형 에미터 영역(127a, (N-type emitter region)) 및 PNP 바이폴라 접합 트랜지스터 영역의 P형 에미터 영역(127b, P-type emitter region)이 형성된다. 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에미터 영역(127a) 및 PNP 바이폴라 접합 트랜지스터 영역의 P형 에미터 영역(127b)의 접합 깊이는 0.1 내지 0.2㎛로 형성된다.
본 실시예에서는 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)에 각각 N형 및 P형 불순물을 이온주입한 다음에, 열처리 공정을 통하여 N형 에미터 영역(127a) 및 P형 에미터 영역(127b)을 형성한다. 그러나, NPN 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)에 N형 불순물을 이온주입한 후 열처리하여 N형 에미터 영역(127a)을 형성하고, 다음에 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막(120)에 P형 불순물을 이온주입한 후 열처리하여 P형 에미터 영역(127b)을 형성할 수도 있다.
상기 NPN 바이폴라 접합 트랜지스터 영역은 N형 에미터 영역(127a), P형 베이스 영역(117a), N형 콜렉터 영역(115, N형 콜렉터 영역)이 형성되어 NPN 바이폴라 접합 트랜지스터를 형성한다. 그리고, 상기 PNP 바이폴라 접합 트랜지스터 영역은 P형 에미터 영역(127b), N형 베이스 영역(117b), P형 콜렉터 영역(111)을 형성함으로써 수직형(vertical) PNP 바이폴라 접합 트랜지스터를 형성한다.
계속하여, 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에미터 영역(127a) 및 PNP 바이폴라 접합 트랜지스터 영역의 P형 에미터 영역(127b) 상부의 제2 다결정 실리콘막(120) 상에 제4 포토레지스트 패턴(129)을 형성한다.
도 11을 참조하면, 상기 제4 포토레지스트 패턴(129)을 식각 마스크로 상기 제2 다결정 실리콘막(120) 및 제1 다결정 실리콘막 패턴(119a)을 순차적으로 식각하여 N형 에미터 전극(120a) 및 P형 에미터 전극(120b)을 동시에 형성한다. 즉, 상기 NPN 바이폴라 접합 트랜지스터 영역에는 N형 에미터 전극(120a)이 형성되며, PNP 바이폴라 접합 트랜지스터 영역에는 P형 에미터 전극(120b)이 형성된다.
상기 제2 다결정 실리콘막(120) 식각시에 제1 다결정 실리콘막 패턴(119a)도 식각되어 참조번호 119b로 표시한 제1 다결정 실리콘막 패턴이 형성된다. 제1 다결정 실리콘막 패턴(119a)의 식각으로 인하여 NPN 바이폴라 접합 트랜지스터 영역의 P형 베이스 영역(117a)과 N형 콜렉터 영역(115)의 표면, 및 PNP 바이폴라 접합 트랜지스터 영역의 N형 베이스 영역(117b), P형 콜렉터 영역(111)의 표면이 모두다 노출된다.
다음에, 상기 제4 포토레지스트 패턴(129)을 제거한다. 이어서, 상기 NPN 바이폴라 접합 트랜지스터 영역의 P형 베이스 영역(117a), N형 불순물 영역(115, N형 콜렉터 영역)과, PNP 바이폴라 접합 트랜지스터 영역의 N형 베이스 영역(117b), P형 웰(111, P형 콜렉터 영역) 상에 절연막(미도시)을 개재하여 전극(미도시)을 형성함으로써 상보형 바이폴라 접합 트랜지스터를 완성한다.
상술한 바와 같이 본 발명은 다결정 실리콘막을 이용하여 NPN 바이폴라 접합 트랜지스터의 N형 에미터 전극과 PNP 바이폴라 접합 트랜지스터의 P형 에미터 전극을 따로 따로 형성하지 않고 한번의 증착 및 식각 공정으로 동시에 형성할 수 있다.
또한, 본 발명은 수직형 PNP 바이폴라 접합 트랜지스터의 P형 에미터 영역을 얕은 접합으로 형성하여 고성능의 PNP 바이폴라 접합 트랜지스터를 구현할 수 있다.
도 1 내지 도 11은 본 발명에 의한 상보형 바이폴라 접합 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.

Claims (9)

  1. 실리콘 기판의 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역에 각각 N형 매몰층 및 P형 매몰층을 형성하는 단계;
    상기 N형 매몰층 및 P형 매몰층이 형성된 실리콘 기판의 전면에 N형 에피층을 형성하는 단계;
    상기 PNP 바이폴라 접합 트랜지스터 영역의 N형 에피층에 P형 콜렉터 영역을 형성하는 단계;
    상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에피층에 상기 N형 매몰층과 전기적으로 연결되는 N형 콜렉터 영역을 형성하는 단계;
    상기 N형 에피층, N형 콜렉터 영역 및 P형 콜렉터 영역에 필드 영역을 형성하여 액티브 영역을 한정하는 단계;
    상기 PNP 바이폴라 접합 트랜지스터 영역 및 NPN 바이폴라 접합 트랜지스터 영역의 액티브 영역에 각각 P형 베이스 영역 및 N형 베이스 영역을 형성하는 단계;
    상기 P형 베이스 영역 및 N형 베이스 영역의 표면 일부를 노출하는 콘택홀을 갖는 제1 다결정 실리콘막 패턴을 형성하는 단계;
    상기 제1 다결정 실리콘막 패턴이 형성된 실리콘 기판의 전면에 상기 콘택홀에 매몰되도록 제2 다결정 실리콘막을 형성하는 단계;
    상기 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막에 각각 N형 불순물 및 P형 불순물을 주입하고 확산시켜 상기 P형 베이스 영역 및 N형 베이스 영역 내에 각각 N형 에미터 영역 및 P형 에미터 영역을 형성하는 단계; 및
    상기 제2 다결정 실리콘막 및 제1 다결정 실리콘막 패턴을 패터닝하여 N형 에미터 전극 및 P형 에미터 전극을 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 PNP 바이폴라 접합 트랜지스터 영역의 P형 매몰층의 하부에는 상기 P형 매몰층을 감싸도록 N형 수직 매몰층이 더 형성되어 있는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 제1 다결정 실리콘막 패턴을 형성하는 단계는,
    상기 P형 베이스 영역 및 N형 베이스 영역이 형성된 실리콘 기판의 전면에 제1 다결정 실리콘막을 형성하는 단계와,
    상기 P형 베이스 영역 및 N형 베이스 영역 상부의 제1 다결정 실리콘막의 상부 일부를 노출하는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 상기 제1 다결정 실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  4. 제1항에 있어서, 상기 NPN 바이폴라 접합 트랜지스터 영역의 N형 에미터 영역 및 PNP 바이폴라 접합 트랜지스터 영역의 P형 에미터 영역의 접합 깊이는 0.1 ∼0.2㎛로 형성하는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  5. 제1항에 있어서, 상기 제2 다결정 실리콘막 식각시에 제1 다결정 실리콘막 패턴도 식각되어 P형 베이스 영역, N형 콜렉터 영역, N형 베이스 영역 및 P형 콜렉터 영역의 표면이 모두다 노출되는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  6. 제1항에 있어서, 상기 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막은 보론(Boron)이 40KeV 내지 80KeV의 에너지와, 5E15/cm2 내지 1E16/cm2의 도즈량으로 주입되는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  7. 제1항에 있어서, 상기 NPN 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막은 비소(As)나 인(P)이 40KeV 내지 80KeV의 에너지와, 9E15/cm2 내지 1E16/cm2의 도즈량으로 주입되는 것을 특징으로 상보형 바이폴라 접합 트랜지스터의 제조방법.
  8. 제1항에 있어서, 상기 N형 에미터 영역 및 P형 에미터 영역은,
    상기 NPN 바이폴라 접합 트랜지스터 영역 및 PNP 바이폴라 접합 트랜지스터 영역의 제2 다결정 실리콘막에 각각 N형 불순물 및 P형 불순물을 주입하는 단계와,
    상기 제2 다결정 실리콘막에 포함된 N형 불순물 및 P형 불순물을 열처리 공정을 이용하여 상기 콘택홀을 통해 상기 실리콘 기판으로 확산시켜 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
  9. 제8항에 있어서, 상기 N형 불순물 및 P형 불순물을 열처리하는 공정은 900℃ 내지 1100℃의 온도에서 수행하는 것을 특징으로 하는 상보형 바이폴라 접합 트랜지스터의 제조방법.
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