JPH11121639A - Ｎ形ウエル補償注入が行われたＢｉＣＭＯＳ集積回路とその製造法 - Google Patents

Ｎ形ウエル補償注入が行われたＢｉＣＭＯＳ集積回路とその製造法

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JPH11121639A
JPH11121639A JP10237905A JP23790598A JPH11121639A JP H11121639 A JPH11121639 A JP H11121639A JP 10237905 A JP10237905 A JP 10237905A JP 23790598 A JP23790598 A JP 23790598A JP H11121639 A JPH11121639 A JP H11121639A
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impurities
collector
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Frank S Johnson
エス．ジョンソン フランク
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Abstract

(57)【要約】 【課題】 Ｎ形ウエル補償注入が行われたＢｉＣＭＯＳ
集積回路とその製造法を提供する。 【解決手段】 ＢｉＣＭＯＳ集積回路の前記製造法に従
い、半導体基板の中に複数個のＮ形ウエル領域が形成さ
れる。少なくともいくつかのＮ形ウエル領域はバイポー
ラ・トランジスタの少量の不純物が添加されたコレクタ
領域を有し、一方他のＮ形ウエル領域はＭＯＳトランジ
スタのＮ形ウエル領域を有する。少なくともいくつかの
Ｎ形ウエル領域を電気的に分離するために、複数個の分
離領域が形成される。前記バイポーラ・トランジスタの
少なくともいくつかの少量の不純物が添加されたコレク
タ領域に、Ｐ形不純物が注入される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
半導体の処理法に関する。さらに詳細にいえば、本発明
はＮ形ウエル補償注入が行われたＢｉＣＭＯＳ集積回路
とその製造法に関する。
【０００２】
【発明が解決しようとする課題】ＢｉＣＭＯＳ集積回路
は、バイポーラ・トランジスタとＭＯＳトランジスタと
の両方を有する。ＢｉＣＭＯＳの典型的に用いられてい
る製造工程では、Ｎ形ウエル添加不純物分布は、ＰＭＯ
ＳデバイスとＮＰＮデバイスとの両方に関する制約によ
り決定される。Ｎ形ウエルの添加不純物分布に影響を与
えることがあるＰＭＯＳデバイスに対する要請には、ソ
ース／ドレイン・パンチ・スルー電圧や、ラッチ・アッ
プ不感性、モート・モート・パンチ・スルー分離閾値電
圧およびＮ形ウエル基板ブレークダウン電圧が含まれ
る。ＰＭＯＳデバイスに対するこれらの要請を満たすに
は、ＮＰＮバイポーラ・デバイスの関連する特性を犠牲
にすることがしばしば起こる。特にＮＰＮトランジスタ
は、ベース・コレクタ・ブレークダウン電圧や、ベース
・コレクタ接合静電容量、および／またはコレクタ電流
密度の点で、特性が劣化することがある。
【０００３】
【課題を解決するための手段】本発明では、ＢｉＣＭＯ
Ｓ集積回路のＮＰＮトランジスタの特性を改良するため
に、Ｎ形ウエル補償注入が用いられる。本発明の１つの
特徴は、ＢｉＣＭＯＳ回路の製造法である。半導体基板
の中に複数個のＮ形ウエル領域が形成される。この場
合、少なくともいくつかのＮ形ウエル領域はバイポーラ
・トランジスタの少量の不純物が添加されたコレクタ領
域を有し、そして少なくともいくつかのＮ形ウエル領域
はＭＯＳトランジスタのＮ形ウエル領域を有する。少な
くともいくつかのＮ形ウエル領域を電気的に分離するた
めに、複数個の分離領域が形成される。バイポーラ・ト
ランジスタの少量の不純物が添加された少なくともいく
つかのコレクタ領域の中に、Ｐ形不純物が注入される。
本発明はいくつかの重要な技術的利点を有する。本発明
により少量の不純物が添加されたコレクタ領域の不純物
添加に関してさらによい制御が可能であるので、ＢｉＣ
ＭＯＳ集積回路のＮＰＮデバイスはさらによい特性を有
するように製造することができ、一方ＰＭＯＳデバイス
の特性を最適にすることができる。特に本発明により、
ベース・コレクタ接合の静電容量および／またはアーリ
電圧の制御が可能である。ベース・コレクタ接合の静電
容量を制御することができるので、ＢｉＣＭＯＳ集積回
路の中のバイポーラ・トランジスタは、従来のＢｉＣＭ
ＯＳ集積回路に比べて、さらに高いカット・オフ周波数
とさらに小さなコレクタ抵抗値を有するように製造する
ことができる。本発明により、極く少数個の付加的工程
段階を加えるだけで、これらの利点を達成することがで
きる。
【０００４】
【発明の実施の形態】添付図面を参照しての下記説明に
より、本発明およびその利点をさらによく理解すること
ができるであろう。
【０００５】本発明の好ましい実施例およびその利点
は、図１および図２を参照することにより最もよく理解
することができる。図１および図２において、同等な部
品および対応する部品には同等な番号が付されている。
【０００６】図１は、製造途中のＢｉＣＭＯＳ集積回路
の一部分の横断面図である。さらに具体的にいえば、図
１はバイポーラ・トランジスタ１０を示した図である。
バイポーラ・トランジスタ１０は、エミッタ１４、ベー
ス１６およびコレクタ１８を有する。バイポーラ・トラ
ンジスタ１０は基板１２の中に作成される。
【０００７】エミッタ１４にはＮ形不純物が多量に添加
されており、一方ベース１６にはＰ形不純物が多量に添
加されている。コレクタ１８にはＮ形不純物が添加され
ている。けれどもコレクタ１８は、異なる領域における
また異なる不純物が添加された領域である。コレクタ接
触体領域１９および埋込みコレクタ領域２４の中では、
コレクタ１８は不純物が多量に添加された領域である。
少量の不純物が添加されたコレクタ領域２６の中では、
コレクタ１８は少量の不純物が添加された領域である。
図１に示された集積回路を製造する初期の段階の期間中
に、半導体基板１２の中に複数個のＮ形ウエル領域が作
成される。これらのＮ形ウエル領域の少なくともいくつ
かは、ＰＭＯＳトランジスタのＮ形ウエル領域を形成す
るであろう。図１に示されているように、これらのＮ形
ウエル領域の１つが、バイポーラ・トランジスタ１０の
少量の不純物が添加されたコレクタ領域２６を形成す
る。
【０００８】ベース１６とコレクタ接触体領域１９は、
分離酸化物２０により分離される。分離酸化物２０はま
た、隣接するデバイスからバイポーラ・トランジスタ１
０を分離する。フォトレジスト層２２がパターンに作成
されそしてエッチングが行われて、バイポーラ・トラン
ジスタ１０のエミッタ１４およびベース１６以外の全部
を被覆するマスクが作成される。
【０００９】もしバイポーラ・トランジスタ１０が高い
アーリ電圧ＶΛを有することが要請されるならば、Ｎ形
ウエルの形成の期間中に生成した少量の不純物が添加さ
れたコレクタ領域２６の添加不純物分布を補償するため
に、少量の不純物が添加されたコレクタ領域２６にホウ
素のようなＰ形不純物の注入を行うことができる。この
実施例では、少量の不純物が添加されたコレクタ領域２
６の外因性ベース領域３０と真性ベース領域３２との両
方に、Ｐ形不純物による注入が行われる。少量の不純物
が添加されたコレクタ領域２６の外因性ベース領域３０
は、ベース領域１６の事実上内側に配置された少量の不
純物が添加されたコレクタ領域２６で構成されるが、こ
の外因性ベース領域３０はエミッタ１４の内側のベース
領域１６には配置されない。少量の不純物が添加された
コレクタ領域２６の真性ベース領域３２は、ベース１６
とエミッタ１４との両方の内側に配置された少量の不純
物が添加されたコレクタ領域２６の部分で構成される。
【００１０】バイポーラ・トランジスタ１０に注入を行
うのにホウ素が用いられるけれども、本発明の範囲内に
おいて、他のＰ形不純物を用いることもできる。本発明
を用いて、ＢｉＣＭＯＳ集積回路の選定されたバイポー
ラ・トランジスタ１０に対して注入を行うことができ
る。もし一定のバイポーラ・トランジスタだけが高いア
ーリ電圧を有することが要請されるならば、これらのバ
イポーラ・トランジスタ１０にだけ注入が行われるであ
ろう。ＢｉＣＭＯＳ集積回路の他のバイポーラ・トラン
ジスタ１０およびＣＭＯＳトランジスタは、この注入工
程の期間中、フォトレジスト層２２によりマスクされる
であろう。
【００１１】本発明は、Ｐ形不純物の注入を実行するの
に従来の注入技術を用いることができる。このような技
術では、注入されるイオンのエネルギを調整することに
よりおよび注入されるイオンの数を制御することによ
り、添加不純物の分布を制御することができる。注入さ
れたイオンの分布は、通常、ガウス型の形状を有する。
本発明に従い少量の不純物が添加されたコレクタ領域２
６に注入を行う時、ガウス型のイオン注入分布のピーク
は外因性ベース・ウエル接合２８の下にあることが好ま
しい。注入に対して選定されるイオン濃度は、Ｎ形ウエ
ルの注入の時に生成した少量の不純物が添加されたコレ
クタ領域２６の中の添加不純物分布を補償することに直
接に依存するであろう。イオン濃度のピークは、Ｎ形ウ
エルの形成の期間中に生成した少量の不純物が添加され
たコレクタ領域２６の中のＮ形添加不純物の濃度に正確
に整合することが好ましい。バイポーラ・トランジスタ
１０に対して要求される特性に応じて多重イオン注入を
用いることにより、要求されたデバイス特性に向けて添
加不純物分布をさらに精密に設計し調整することができ
る。
【００１２】本発明によるＰ形不純物の注入は、製造工
程の種々の時点で行うことができる。例えば、ＭＯＳデ
バイスに対するゲート・スタック・パターンおよびエッ
チングの後、しかしベース領域１６の形成の前に、注入
を実行することができるであろう。またはそれとは異な
って、ベース領域１６の形成の後にＰ形不純物の注入を
行うことができる。このように本発明は、製造工程の種
々の段階において柔軟性をもって注入を実施することが
できる。
【００１３】図２は、本発明に従って作成された製造途
中のＢｉＣＭＯＳ集積回路の一部分の横断面図である。
この実施例ではバイポーラ・トランジスタ１０は、エミ
ッタ・ポリシリコン層３４と誘電体領域３６とをさらに
有する。ポリシリコン層３４の上に、フォトレジスト層
３８が配置される。
【００１４】この実施例では、少量の不純物が添加され
たコレクタ領域２６の外因性ベース領域３０の中に、Ｐ
形不純物の注入が行われる。図１に関連して説明した注
入の場合のように、ホウ素または他の任意のＰ形不純物
を注入のために用いることができる。また図１に関連し
て説明したように、注入されるイオンのエネルギとイオ
ンの数を変えることにより、注入される添加不純物の分
布を制御することができる。また、注入分布のピーク濃
度は、少量の不純物が添加されたコレクタ領域２６のＮ
形不純物濃度と精密に整合するであろう。さらに複雑な
添加不純物の分布を構成するために、多重注入を用いる
ことができる。
【００１５】図２に関連して説明した注入はまた、図１
に関連して説明したような注入と一緒に用いることがで
きる。多重注入を実行することにより、少量の不純物が
添加されたコレクタ領域２６の真性領域と外因性領域と
の両方に関係するある場合においておよび少量の不純物
が添加されたコレクタ領域２６の真性領域だけに関係す
る他の場合において、バイポーラ・トランジスタ１０の
デバイス特性をさらに注意深く制御することができる。
【００１６】図２に関連して説明したような注入を実行
することにより、少量の不純物が添加されたコレクタ領
域２６の真性ベース領域３２は少量の不純物が添加され
たＮ形材料のままである。したがって、真性ベース領域
３２は小さなコレクタ抵抗値を有し、したがって大きな
コレクタ電流が可能になるであろう。外因性ベース領域
３０の中への注入はベース・コレクタ接合の静電容量を
小さくし、そしてこのことはバイポーラ・トランジスタ
１０の最大動作周波数を増大させるであろう。少量の不
純物が添加されたコレクタ領域２６の外因性ベース領域
３０にだけの注入はまた周縁の静電容量を小さくし、そ
してベース・コレクタのブレークダウン電圧を増大させ
る。外因性ベース領域３０に多重注入を用いることによ
り、少量の不純物が添加されたコレクタ領域２６のさら
に広い部分に対して補償を行うことが可能になり、そし
て電界をさらに小さくし、そしてブレークダウン電圧を
さらに改善し、そしてコレクタ・ベース接合の静電容量
をさらに小さくすることが可能になるであろう。
【００１７】本発明の注入はＢｉＣＭＯＳ製造工程の種
々の段階で行うことができるけれども、１つの例のＢｉ
ＣＭＯＳ製造工程を下記で説明する。少量の不純物が添
加されたＰ形半導体基板１２をまず用意し、この基板の
中に一連のＮ形ウエルを作成する。Ｎ形ウエルの作成の
後、ＬＯＣＯＳ分離または浅いトレンチ分離のような他
の分離法のいずれかを用いて、隣接するデバイスとの間
に分離領域を作成する。この分離領域が作成された後、
ゲート・スタック・パターンおよびエッチングがＭＯＳ
トランジスタに対して実行される。このエッチングによ
り、図１に示されているように、バイポーラ・トランジ
スタのベース領域およびコレクタ領域が露出される。こ
の段階において、少量の不純物が添加されたコレクタ領
域２６の外因性ベース領域３０と真性ベース領域３２と
の両方の注入を行うことができる。またはそれとは異な
って、ベース領域１６および／またはエミッタ領域１４
の作成の後に、注入を行うことができる。次に、誘電体
領域３６を作成した後、ポリ・エミッタ層３４をパター
ンに作成しそしてエッチングを行う。ポリ・エミッタ３
４の形成の後、ベース１６の領域が露出されて残るよう
に、フォトレジストの層がパターンに作成されそしてエ
ッチングが行われる。この段階において、少量の不純物
が添加されたコレクタ領域２６の外因性ベース領域３０
の注入を、図２に関連して前記で説明したように実行す
ることができる。このような注入の後、ゲートのパター
ン作成およびソース領域とドレイン領域との注入を行う
ことにより、ＭＯＳトランジスタが完成する。本発明の
範囲内において、他のＢｉＣＭＯＳ処理工程を用いるこ
ともできる。
【００１８】多くのＢｉＣＭＯＳ処理工程の場合、付加
的なマスク段階を用いないで、注入を実行することがで
きる。例えば、ベース・ポリ・エッチングのためのエッ
チング停止層を有する２重ポリ・バイポーラ・トランジ
スタを備えたＢｉＣＭＯＳ処理工程の場合、エッチング
停止層のパターン作成とレジスト・ストリップとの間の
エッチング停止層に対して、注入を自己整合して行うこ
とができる。真性エミッタ領域を定めるためのポリシリ
コン・エミッタ・エッチングを用いた単一のポリシリコ
ン処理工程の場合、エミッタ・ポリシリコン・エッチン
グの前またはすぐ後に注入を実行することができる。本
発明の範囲内において、真性デバイスのパターン作成ま
たは外因性デバイスのパターン作成のいずれかに対する
自己整合した注入を実行する他の方法を用いることがで
きる。
【００１９】本発明がＮＰＮトランジスタの場合につい
て説明されそして図示されたが、本発明はＰＮＰトラン
ジスタに対してもまた用いることができる。ＰＮＰトラ
ンジスタの場合、その構造は図１および図２に示された
構造と類似しているまたは同等であるが、その材料形が
示された構造体の材料形と相補的である点が異なる。基
板１２は少量の不純物が添加された深いＮ形領域で分離
することができ、それにより少量の不純物が添加された
Ｐ形基板を用いることができる。本発明の注入は、リン
および／またはヒ素子のようなＮ形材料であるであろ
う。
【００２０】本発明が詳細に説明されたけれども、本発
明の範囲内において、種々の変更、置き換えおよび修正
の可能であることが理解されるはずである。
【００２１】以上の説明に関して更に以下の項を開示す
る。 （１） 少なくともいくつかのＮ形ウエル領域がバイポ
ーラ・トランジスタの少量の不純物が添加されたコレク
タ領域を有しおよび少なくともいくつかのＮ形ウエル領
域がＭＯＳトランジスタのＮ形ウエル領域を有する半導
体基板の中に、複数個のＮ形ウエル領域を作成する段階
と、少なくともいくつかのＮ形ウエル領域を電気的に分
離するための複数個の分離領域を作成する段階と、バイ
ポーラ・トランジスタの少量の不純物が添加された少な
くともいくつかのコレクタ領域の中に、Ｐ形不純物を注
入する段階と、を有するＢｉＣＭＯＳを製造する方法。 （２） 第１項記載の方法において、前記注入段階がバ
イポーラ・トランジスタの少量の不純物が添加された少
なくともいくつかのコレクタ領域の外因性ベース領域と
真性ベース領域との両方の中にＰ形不純物を注入する段
階、をさらに有する前記方法。 （３） 第１項記載の方法において、前記注入段階がバ
イポーラ・トランジスタの少量の不純物が添加された少
なくともいくつかのコレクタ領域の外因性ベース領域の
中にＰ形不純物を注入する段階、をさらに有する前記方
法。 （４） 第３項記載の方法において、前記注入段階の前
にＭＯＳトランジスタのＮ形ウエル領域の外側にゲート
・スタック層を作成する段階、をさらに有する前記方
法。 （５） 第３項記載の方法において、前記注入段階の前
にバイポーラ・トランジスタのベース領域を作成する段
階、をさらに有する前記方法。 （６） 第４項記載の方法において、前記注入段階の前
にバイポーラ・トランジスタのエミッタを作成する段
階、をさらに有する前記方法。 （７） 第１項記載の方法において、前記注入段階がバ
イポーラ・トランジスタの少量の不純物が添加された少
なくともいくつかのコレクタ領域の中に、第１エネルギ
を有する第１個数のイオンを注入することにより、Ｐ形
不純物の注入を行う段階と、バイポーラ・トランジスタ
の少量の不純物が添加された少なくともいくつかのコレ
クタ領域の中に、第２エネルギを有する第２個数のイオ
ンを注入することにより、Ｐ形不純物の注入を行う段階
と、を有する、前記方法。
【００２２】（８） 前記半導体基板の上に作成された
複数個のＭＯＳトランジスタと、半導体基板の上に作成
されたバイポーラ・トランジスタであって、前記バイポ
ーラ・トランジスタがベース領域と、前記ベース領域の
内側に配置された少量の不純物が添加されたコレクタ領
域とを有し、および前記バイポーラ・トランジスタの少
量の不純物が添加された前記コレクタ領域の一部分にＰ
形不純物が注入されている、前記バイポーラ・トランジ
スタと、を有する、ＢｉＣＭＯＳ回路。 （９） 第８項記載のＢｉＣＭＯＳ回路において、前記
ベース領域が真性ベース領域と外因性ベース領域とをさ
らに有し、および前記外因性ベース領域の内側に配置さ
れた前記バイポーラ・トランジスタの少量の不純物が添
加されたコレクタ領域の一部分にＰ形不純物が注入され
ている、前記ＢｉＣＭＯＳ回路。 （１０） 第８項記載のＢｉＣＭＯＳ回路において、前
記ベース領域が真性ベース領域と外因性ベース領域とを
さらに有し、および前記真性ベース領域と前記外因性ベ
ース領域との両方の内側に配置された前記バイポーラ・
トランジスタの少量の不純物が添加されたコレクタ領域
の一部分にＰ形不純物が注入されている、前記ＢｉＣＭ
ＯＳ回路。
【００２３】（１１） Ｎ形ウエル補償注入を有するＢ
ｉＣＭＯＳ集積回路とその製造法が開示される。ＢｉＣ
ＭＯＳ集積回路の前記製造法に従い、半導体基板の中に
複数個のＮ形ウエル領域が形成される。少なくともいく
つかのＮ形ウエル領域はバイポーラ・トランジスタの少
量の不純物が添加されたコレクタ領域を有し、一方他の
Ｎ形ウエル領域はＭＯＳトランジスタのＮ形ウエル領域
を有する。少なくともいくつかのＮ形ウエル領域を電気
的に分離するために、複数個の分離領域が形成される。
前記バイポーラ・トランジスタの少なくともいくつかの
少量の不純物が添加されたコレクタ領域に、Ｐ形不純物
が注入される。
【図面の簡単な説明】
【図１】本発明に従って製造された製造途中のＢｉＣＭ
ＯＳ集積回路の横断面図。
【図２】本発明を用いて製造された製造途中のＢｉＣＭ
ＯＳ集積回路の横断面図。
【符号の説明】
１０ バイポーラ・トランジスタ １２ 半導体基板 １６ ベース領域 ２６ 少量の不純物が添加されたコレクタ領域 ３０ 外因性ベース領域 ３２ 真性ベース領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 少なくともいくつかのＮ形ウエル領域が
    バイポーラ・トランジスタの少量の不純物が添加された
    コレクタ領域を有しおよび少なくともいくつかのＮ形ウ
    エル領域がＭＯＳトランジスタのＮ形ウエル領域を有す
    る半導体基板の中に、複数個のＮ形ウエル領域を作成す
    る段階と、 少なくともいくつかのＮ形ウエル領域を電気的に分離す
    るための複数個の分離領域を作成する段階と、 バイポーラ・トランジスタの少量の不純物が添加された
    少なくともいくつかのコレクタ領域の中に、Ｐ形不純物
    を注入する段階と、を有するＢｉＣＭＯＳ回路を製造す
    る方法。
  2. 【請求項２】 半導体基板の上に作成された複数個のＭ
    ＯＳトランジスタと、 前記半導体基板の上に作成されたバイポーラ・トランジ
    スタであって、前記バイポーラ・トランジスタがベース
    領域と、前記ベース領域の内側に配置された少量の不純
    物が添加されたコレクタ領域とを有し、および前記バイ
    ポーラ・トランジスタの少量の不純物が添加された前記
    コレクタ領域の一部分にＰ形不純物が注入されている、
    前記バイポーラ・トランジスタと、を有する、ＢｉＣＭ
    ＯＳ回路。
JP10237905A 1997-07-21 1998-07-21 Ｎ形ウエル補償注入が行われたＢｉＣＭＯＳ集積回路とその製造法 Pending JPH11121639A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024869B1 (ko) * 2003-03-21 2011-03-31 매그나칩 반도체 유한회사 반도체소자 및 그 제조방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761162B2 (ja) * 2002-03-27 2006-03-29 ローム株式会社 バイポーラトランジスタ及びこれを用いた半導体装置
US6576487B1 (en) 2002-04-19 2003-06-10 Advanced Micro Devices, Inc. Method to distinguish an STI outer edge current component with an STI normal current component
US7989232B2 (en) * 2006-09-12 2011-08-02 Texas Instruments Incorporated Method of using electrical test structure for semiconductor trench depth monitor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3662627D1 (en) * 1985-06-03 1989-05-03 Siemens Ag Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate
JPH07101717B2 (ja) * 1987-03-27 1995-11-01 日本電気株式会社 半導体装置の製造方法
JP2607616B2 (ja) * 1988-04-25 1997-05-07 富士通株式会社 半導体装置の製造方法
US5089429A (en) * 1989-06-22 1992-02-18 David Sarnoff Research Center, Inc. Self-aligned emitter bicmos process
US5079182A (en) * 1990-04-02 1992-01-07 National Semiconductor Corporation Bicmos device having self-aligned well tap and method of fabrication
GB2255226B (en) * 1991-04-23 1995-03-01 Intel Corp Bicmos process for counter doped collector
US5605849A (en) * 1994-10-07 1997-02-25 National Semiconductor Corporation Use of oblique implantation in forming base of bipolar transistor
US5726069A (en) * 1994-12-02 1998-03-10 National Semiconductor Corporation Use of oblique implantation in forming emitter of bipolar transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024869B1 (ko) * 2003-03-21 2011-03-31 매그나칩 반도체 유한회사 반도체소자 및 그 제조방법

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