KR100274065B1 - 씨모스 공정에서 고속 바이폴라 트랜지스터를 제조하는 방법 - Google Patents
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Abstract
고주파 바이폴라 트랜지스터의 제조는 최소의 추가 비용을 들이면서 CMOS 공정에 합체된다. 바이폴라 디바이스의 폴리실리콘 에미터 및 MOS 디바이스의 폴리 실리콘 게이트는 개별 폴리실리콘 층을 사용함으로써, 바이폴라 에미터 및 MOS 게이트가 서로 독립적으로 도우핑되는 것을 허용한다. 그러한 공정 스킴은 MOS 디바이스가 부분분할되는 것을 필요로 하지 않는다.
Description
발명의 분야
본 발명은 집적 회로를 제조하는 방법에 관한 것이며, 구체적으로 기술하면 최소의 추가 비용을 들이면서 씨모스 ( CMOS ) 공정내에 고주파 바이폴라 트랜지스터 구조를 합체시키는 방법에 관한 것이다.
관련기술의 설명
1980 년 중반이래로, 동일 칩상에 바이폴라 및 CMOS 집적 회로 디바이스 구조를 공정들이 활용가능하게 되었다. 미국 특허 제 5,001,081 호 및 제 5,124,817 호 모두에는 단일 폴리실리콘 구조를 사용하여 바이폴라 및 CMOS 디바이스를 제조하는 공정 ( 즉, 소위 BiCMOS 공정 ) 이 개시되어 있다.
초기 세대 BiCMOS 공정에서 사용된 단일 폴리실리콘 스킴은 이해할 수 있는 비용 이점을 지니면서, MOS 트랜지스터의 게이트 및 바이폴라 트랜지스터의 에미터를 모두 형성하기 위해 하나의 폴리실리콘 층을 사용하는 이점을 지닌다. 불행하게도, 폴리실리콘 에미터 및 폴리실리콘 게이트 두께사이의 내장된 오프세트는 최소의 에미터/베이스 접합 깊이를 제한하는 공정 윈도우를 초래시킴으로써, 고주파에 대한 바이폴라 트랜지스터의 크기 조정을 초래시킨다. 더군다나, 바이폴라 에미터 및 MOS 게이트에 대한 단일 폴리실리콘 층은 폴리실리콘 도우핑, 예를들면 POCl3또는 자체 도우핑의 기타 수단에 대한 주입된 폴리실리콘 층을 수반한다. 주입된 폴리실리콘은 고저항율 ( POCl2공정 또는 자체 도우핑과 같이 폴리실리콘내로 도우펀트를 공급하는 기타 수단이 보다 높은 도우펀트 농도, 결과적으로 낮은 저항율을 공급할 수 있음 ) 을 수반한다. 그러므로, 가장 최근의 기술적 수준의 CMOS 공정에서의 주입된 폴리실리콘 게이트 층은 폴리실리콘 게이트 시이트 저항을 낮추도록 반드시 살리사이드를 필요로 한다. 그것은 BiCMOS ( 특히 고성능 폴리실리콘 에미터 바이폴라 트랜지스터를 갖는 ) 로서의 고려로부터 여러 CMOS 공정을 배척한다. 고성능 바이폴라 트랜지스터의 경우, 폴리실리콘 에미터의 도우펀트 농도는 재생가능한 특성을 유지하도록 정확히 제어되어야 한다는 점에 유념하여야 한다. 폴리실리콘의 주입은 양호하게 제어된 도우펀트 농도를 공급하는 데 활용가능한 주요 선택이다.
그러나, 이러한 폴리실리콘 BiCMOS 공정의 단점들이 인식되어 왔다. 예를들면, 제목이 " A 0.4 Micron Fully Complimentary BiCMOS Technology for Advanced Logic and Microprocessor Applications " 이며 IEDM - 91, 85 - 88 면에 실린 Sun 과 그의 동료명의의 논문에는 비교적 복잡한 스킴에 다수의 폴리실리콘 층을 사용하는 BiCMOS 공정이 기재되어 있다.
다른 공보로서, 제목이 " An Advanced 0.4 ㎛ BiCMOS Technology for High Performance ASIC Applications " 이며 IEDM - 91, 97 - 100 면에 실린 kirchgessner 와 그의 동료명의의 논문에는 단일 폴리실리콘 층 스킴과 연관된 몇가지 제약들을 해결하려는 시도들이 기재되어 있다. kirchgessner 와 그의 동료의 공정에서, 베이스 영역내의 폴리실리콘 에칭은 산화물상에서 정지함으로써, 폴리실리콘 에미터 및 게이트 두께사이의 내장 오프세트를 방지한다. 그러나, 이러한 스킴의 분명한 결점은 폴리실리콘 에미터 오버랩에 의해 에미터 개구부상에 만들어지는 에미터 맨틀하부의 고저항 베이스 영역이다. 이러한 맨틀 ( mantle ) 은 깊은 서브 미크론 ( sub - micron ) 공정에서의 에미터 폭에 필적할 수 있다. 추가적인 베이스 저항은 NPN바이폴라 디바이스의 고주파 성능에 치명적일 수 있다.
본 발명은 선행기술과 연관된 제약들을 완화시키는 단일 공정 스킴을 제공하는 데 그 목적이 있다.
도 1A - 1P 는 본 발명의 개념에 따라 씨모스 ( CMOS ) 공정에서 바이폴라 트랜지스터를 제조하는 방법을 예시하는 부분단면도.
도 2A - 2E 는 본 발명의 개념에 따라 CMOS 공정에서 바이폴라 트랜지스터 구조를 제조하는 변형 방법을 예시하는 부분 단면도.
바이폴라 트랜지스터 구조의 적극적인 크기 조정을 허용하면서, 본 발명의 단일 공정은 여전히 단일의 CMOS 공정 제조 순서를 유지한다. 그러한 방법에 의하면, 폴리실리콘 에미터 및 폴리실리콘 게이트는 개별 폴리실리콘 층을 사용함으로써, 폴리실리콘 에미터 및 MOS 게이트가 서로 독립적으로 도우핑되는 것을 허용한다. 이는 CMOS 트랜지스터 구조, 특히 PMOS 디바이스상의 어떠한 제약도 제거한다. 예를들면, 이러한 BiCMOS 공정의 부가적인 크기 조정은 예를들면 매몰 - 표면 채널 PMOS 의 CMOS 구조의 전개에 의해 구속받지 않는다. 개시된 공정 순서의 최종 단면이 살리사이드화될 바이폴라 및 MOS 디바이스를 도시하고는 있지만, 그러한 스킴은 살리사이드화될 MOS 디바이스를 필요로 하지 않는다.
본 발명의 공정에 대한 추가적인 이점이 몇가지 있다. 이는 여러 혼합된 신호 및 아날로그 기능에 흔히 필요한 내장된 폴리실리콘 - 폴리실리콘 선형 캐패시터를 제공한다. 그러한 스킴은 또한 살리사이드를 형성하는 것을 보다 용이하게 한다. 첫째로, 이는 실리사이드의 형성에 이르기까지 ONO 층을 보유함으로써 실리사이드화에 대한 폴리실리콘 게이트의 표면 특성을 개선시키는 데, 산화 사이클에 반복적으로 노출되는 도우핑된 폴리실리콘 층은 실리사이드화하는데 어려운 산화된 입자 ( grain ) 경계를 갖는 거친 표면을 전개시킨다. 둘째로, 이는 얇은 폴리실리콘 게이트 층의 사용을 허용하는 데, 얇은 폴리실리콘 층은 극히 제한된 열적 예산을 갖는 깊은 서브 미크론 CMOS 공정에 바람직스럽고, 그 이유는 얇은 폴리실리콘 층이 도우핑하기에 보다 용이하며 또한 웨이퍼 기하학적 위상을 감소시키기에 용이함으로써, 평탄화시키기에 보다 용이하기 때문이다.
그러나, 얇은 폴리실리콘 게이트 층상의 살리사이드 형성은 그 자체의 도전을 제공하는 데, 특히 두꺼운 실리사이드에 대한 게이트 산화물상의 밀착, 및 소오스/드레인 영역으로부터 산화물 스페이서 측으로의 실리콘의 타고 뻗음 ( crawl out ) 은 궁극적으로 게이트 및 소오스/드레인 영역사이의 전기적 단락을 초래시킨다. 이들 문제점 모두는 보다 높은 급속 열 어닐 ( RTA ) 온도에 의해 더욱 악화된다. 단락의 유사성은 소오스/드레인에 대한 산화물 스페이서 측의 폴리실리콘 게이트 상부간의 거리에 정비례한다. 본 발명의 이점은 ONO 층의 두께와 동등한 산화물 스페이서의 상부로부터의 폴리실리콘 게이트 요부가 그러한 거리를 증가시킴으로써, 단락의 유사성을 감소시킨다는 것이다. 동일 내용은 또한 폴리실리콘 에미터 - 베이스 단락에도 적용되고 동일 이유로 해서 폴리실리콘 에미터는 또한 ONO 층에 합치될 수 있다는 점에 유념해야 한다. 그러나, 단락의 유사성이 하나의 다이 ( die ) 상의 트랜지스터의 수에 비례하기때문에, 폴리실리콘 에미터를 ONO 로 개장 ( retrofit ) 하든 않하든 그 용도 및 폴리실리콘 에미터 두께에 의존한다.
본 발명의 특징 및 이점의 보다 양호한 이해는 본 발명의 개념이 사용되는 예시적인 실시예를 보여주는 이하 상세한 설명 및 첨부된 도면을 참조하면 실현될 것이다.
실시예
본 발명의 개념에 따라 집적 회로 구조를 제조하는 공정은 지금부터 도 1A - 1P 에 제공된 부분 단면도와 연관지어 기술될 것이다. 특정 공정 파라메타가 어떠한 경우에도 제공되어 있지는 않지만, 당업자라면 제조하는 특정 디바이스 구조에 따라 달라지는 이러한 파라메타에 관계없이 본 발명의 개념이 적용될 수 있다고 인식할 것이다.
도 1A 는 상부에 형성된 실리콘 산화물 층 (102) 을 지니는 P - [ 100 ] 실리콘 기판 (100) 을 도시한 것이다. P + 매몰층 (104) 및 N + 매몰층 (106) 은 종래의 집적 회로 제조기법에 따라 상기 기판 (100) 내에 형성된다. 그후 대략 6000Å 두께의 P - 에피택셜 실리콘 층은 웨이퍼상에 형성되어, 결과적으로 도 1B 에 도시된 구조가 된다.
N - 웰 영역 (110) 을 형성하도록 N - 웰 주입단계이후에, 복합 산화물 층 ( 도시되지 않음 ) 은 웨이퍼의 표면상에 형성되고 전계 산화물 분리 영역 (112) 은 종래의 반도체 집적 회로 공정 기법에 따라 형성된다. 그후, 초기적인 최적의 싱커 ( sinker ) 주입이 이행되어 예비적인 N + 싱커 영역 (114) 을 제공하고, P - 웰, VTM및 PMOS VT주입은 웨이퍼의 CMOS 영역에서 이행된다.
그후 게이트 산화물 층 (116) 은 능동 디바이스 영역상에 성장되어 결과적으로 도 1C 에 도시된 구조가 된다.
도 1D 에 도시된 바와 같이, 제 1 폴리실리콘 ( 폴리 1 ) 층 (118) 은 그후 데포지트되고 종래의 기법, 예컨대 POCl3도우핑을 사용하여 선택된 도전 레벨로 도우핑된다. 그후, 산화물/질화물/산화물 ( ONO ) 층 (120) 은 도우핑된 폴리 1 층 (118) 상에 형성된다.
다음에, 도 1E 에 도시된 바와 같이, 포토레지스트 ( PR ) 마스크 (122) 는 N - 웰 (110) 을 노출시키도록 한정된다. 노출된 폴리 1 (118) 은 에칭되고 베이스 주입이 N - 형 베이스 영역 (124) 을 한정하도록 이행된다. 베이스 영역 (124) 상의 게이트 산화물 (116) 은 그후 습식 에칭되고 제 2 폴리실리콘 ( 폴리 2 ) 층 (126) 이 데포지트되어 결과적으로 도 1F 에 도시된 구조가 된다.
도 1G 에 도시된 바와 같이, 에미터 주입은 그후 디바이스상의 어느 부분이든 이행되어 폴리 2 층 (126) 을 바람직한 도전 레벨로 도우핑시킨다.
도 1H 를 참조하면, 에미터 마스크 ( 도시되지 않음 ) 는 그후 형성되고 제 2 폴리 실리콘 층 (126) 이 에칭되어 베이스 영역 (124) 상의 도우핑된 폴리 2 에미터 (126) 를 형성한다. 에미터 마스크는 그후 벗겨내고 게이트 마스크 ( 도시되지 않음 ) 가 형성되어, 폴리 1 층 (116) 이 도 1I 에 도시된 바와같이, MOS 디바이스용으로 상부 ONO (120) 를 갖는 폴리 1 게이트 영역 (118) 을 한정하도록 에칭된다.
그후의 공정은 종래의 공정 기법에 따라 이행된다. 즉, 도 1J 에 도시된 바와같이, 폴리실리콘 게이트 봉입 산화물 (130) 은 도 1H 구조상에 형성된다. PLDD 마스크 (132) 및 연계 ( link ) 주입 단계가 그후 이행된다. 도 1K 에 도시된 바와같이, 이 다음에 NLDD 마스크 (136) 및 주입 단계가 이행된다. 그후, 스페이서 산화물 층이 데포지트되고 도 1C 에 도시된 바와같이, 폴리실리콘 에미터 (126) 의 측벽 및 폴리실리콘 게이트 (118) 의 측벽상에 측벽 스페이서 (140) 를 형성하도록 에칭된다.
도 1M 을 참조하면, N + 및 P + 소오스/드레인 마스크 주입 단계는 이행되고 바이폴라 디바이스 영역은 포토레지스트에 의해 보호받는다. 다음에, 외인성 베이스 마스크 (144) 는 형성되고 외인성 베이스 주입은 바이폴라 영역에서 이행된다. 이 다음으로는 최종의 어닐 처리를 위한 선택적인 종래의 실리사이드 모듈 및 급속 열 처리 ( RTP ) 단계들이 이행되어 결과적으로 도 10 에 도시된 구조가 된다.
최종의 처리공정에서, 제 1 TEOS 층 (148) 이 데포지트되고 화학 및 기계적으로 폴리싱 ( polishing ) 된다. 그후, 접촉 마스크가 형성되어 에칭되고 TEOS 층 (148) 은 접촉 개구부를 제공하도록 에칭된다. 그후, 제 1 금속층 (150) 은 노출된 살리사이드 영역에 대한 접촉을 제공하도록 형성, 마스킹 및 에칭된다. 제 2 유전 재료층 (152) 은 화학기계적인 폴리싱 ( CMP ) 처리를 받으며, 스핀 - 온 글라스 ( spin - on glass ; SOG ) 는 또한 선택적인 것이다. 바이어 ( via ) 마스크 및 에칭 단계 다음에는 제 1 금속 플러그에 대한 접촉을 제공하도록 제 2 금속 층 (154) 에 데포지트된다. 제 2 금속 마스크 및 에칭단계이후에, 불활성화 스핀 온 글라스 및 질화물 층은 형성되고, 불활성화 부분이 에칭백되어 결과적으로 도 1P 에 도시된 최종 디바이스 구조가 된다. 그러한 공정은 다수의 금속 상호 접속 층을 형성시킬 수 있다.
도 1A - 1P 와 연관지어 상기에 기술된 공정내에 합체될 수 있는 선택적인 공정 모듈에서, 도 2A 에 도시된 바와같이, 도 1D 를 포함하여 도 1D 에 이르기까지 상기에 기술된 공정으로부터의 초래되는 구조로부터 시작하면, 폴리 1 N + 주입 마스크 (200) 는 도 1D 구조상에 형성되어 분리 산화물 영역 (112) 상의 폴리 1 층 (118) 및 ONO (120) 을 노출시킨다. 그후, N + 주입이 이행되어 낮은 캐패시터 플레이트 (202) 및 포토레지스트 (204) 를 형성하도록 이행된다.
다음에, 도 2B 에는 상기에 기술된 바와같이 베이스 마스크, 폴리 1 에칭, 베이스 주입 및 바이폴라 산화물 에칭 단계가 이행되는 공정이 도시되어 있다.
다음으로, 상기에 기술된 공정에 연이어, 제 2 폴리실리콘 층이 데포지트된다.
그후, 에미터 마스크 및 에칭단계가 이행된다. 에미터 마스크 및 에칭단계는 캐패시터의 상부 플레이트가 에미터 에칭시 형성되도록 캐패시터의 하부 플레이트상의 폴리 2 층의 마스킹 단계를 포함한다.
다음으로, 상기에 기술된 공정으로 되돌아가서, 폴리게이트 마스크 및 에칭단계는 CMOS 디바이스의 게이트 영역을 형성하도록 이행된다.
도 2E 는 폴리 - 폴리 캐패시터 및 폴리 레지스터와 아울러, NP 디바이스용 폴리 2 에미터 및 CMOS 디바이스용 폴리 1 게이트를 모두 포함하는 최종의 구조를 도시한 것이다.
본원에 기술된 발명 및 실시예에 대한 여러 변형들이 본 발명을 실시하는 데 사용될 수 있다는 점을 이해하여야 한다. 따라서, 첨부된 청구범위는 본 발명의 범위를 한정하며 이들 청구범위 및 등가범위에 속하는 구조 및 방법은 본 발명에 포함하고자 의도된 것이다.
본 발명에 따른 고주파 바이폴라 트랜지스터의 제조는 최소의 추가 비용을 들이면서 CMOS 공정에 합체된다. 또한, 바이폴라 디바이스의 폴리실리콘 에미터 및 MOS 디바이스의 폴리실리콘 게이트는 개별 폴리실리콘 층을 사용함으로써, 바이폴라 에미터 및 MOS 게이트가 서로 독립적으로 도우핑되는 것을 허용한다. 따라서, 그러한 스킴은 MOS 디바이스가 부분분할되는 것을 필요로 하지 않는 효과가 있다.
Claims (2)
- 실리콘 기판내에 바이폴라 트랜지스터 구조를 제조하는 방법으로서, 상기 실리콘 기판은 제 1 도전 형태를 지니는 제 1 기판 영역 및 상기 제 1 도전 형태와는 반대인 제 2 도전 형태를 지니는 제 2 기판 영역을 포함하며, 상기 제 1 기판 영역은 상부에 형성된 제 1 도전 형태를 지니는 제 1 에피택셜 실리콘 영역을 지니고, 상기 제 2 기판 영역은 내부에 형성된 제 2 도전 형태를 지니는 제 2 에피택셜 실리콘 영역을 지니는, 실리콘 기판내의 바이폴라 트랜지스터 구조의 제조방법에 있어서,상기 제 1 및 제 2 에피택셜 실리콘 영역상에 실리콘 산화물 층을 형성하는 단계 ;실리콘 산화물 층상에 제 1 폴리 실리콘 층을 형성하는 단계 ;제 1 폴리실리콘 층을 선택된 도전레벨로 도우핑하는 단계 ;도우핑된 제 1 폴리실리콘 층상에 유전재료 층을 형성하는 단계 ;제 2 에피택셜 실리콘 영역상에 형성된 실리콘 산화물을 노출시키면서 제 1 에피택셜 실리콘 영역상의 실리콘 산화물상에 제 1 폴리실리콘 층 및 유전재료를 남겨두도록 제 2 에피택셜 실리콘 영역으로부터 도우핑된 제 1 폴리실리콘 층 및 유전재료를 제거하는 단계 ;제 2 에피택셜 실리콘 영역에 제 2 도전 형태를 지니는 베이스 영역을 형성하도록 제 2 에피택셜 실리콘 영역에 제 2 도전 형태의 도우펀트를 도입하는 단계 ;제 2 에피택셜 실리콘 영역으로부터 실리콘 산화물을 제거하는 단계 ;제 2 에피택셜 실리콘 영역내에 형성된 베이스 영역상에 및 제 1 에피택셜 실리콘 영역상의 유전재료상에 제 2 폴리실리콘 층을 형성하는 단계 ;제 2 폴리실리콘 층을 선택된 도전 레벨로 도우핑하는 단계 ;베이스 영역상에 도우핑된 폴리 2 에미터 영역을 한정하고 제 1 에피택셜 실리콘 영역상의 제 2 폴리실리콘 층을 제거하도록 제 2 폴리실리콘 층을 에칭하는 단계 ;도우핑된 폴리 1 게이트 영역 및 상부 유전재료를 한정하도록 제 1 에피택셜 실리콘 영역상의 도우핑된 폴리실리콘 층 및 유전재료를 에칭하는 단계로서, 상기 도우핑된 폴리 1 게이트 영역은 실리콘 산화물에 의해 제 1 에피택셜 실리콘 영역과 분리되는 단계를 포함하는, 실리콘 기판내의 바이폴라 트랜지스터 구조의 제조방법.
- 제 1 항에 있어서, 도우핑된 제 1 폴리실리콘 층상에 유전 재료를 형성하는 단계후에, 도우핑된 제 1 폴리실리콘 층의 하나이상의 선택된 영역내로 추가적인 도우펀트를 도입시키는 단계를 부가적으로 포함하는, 실리콘 기판내의 바이폴라 트랜지스터 구조의 제조방법.
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