KR100624925B1 - 폴리 게이트 인버젼 트랜지스터 - Google Patents
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Abstract
본 발명은 소자의 on 상태를 폴리 인버젼 모드에서 동작시킬 수 있도록 하여 게이트 공핍에 의한 게이트 전압의 감쇄를 억제한 폴리 게이트 인버젼 트랜지스터에 관한 것으로, p형 반도체 기판;상기 p형 반도체 기판의 소자 격리 영역에 형성되는 필드 산화막을 포함한 전면에 형성되는 게이트 산화막;상기 게이트 산화막상에 저농도 n형 불순물이 도핑되어 형성되고 게이트 전압인가시에 하부 및 일측에 공핍층이 생기고 하부의 공핍층과 게이트 산화막 사이에 인버젼 영역이 생기는 게이트 전극 제 2 영역;상기 게이트 전극 제 2 영역과 접하여 게이트 산화막상에 고농도 p형 이온이 주입되어 형성되고 게이트 전압이 인가될때 인버젼되는 영역과 게이트 전압 인가 부분을 연결시켜주는 게이트 전극 제 1 영역;상기 게이트 전극 제 1,2 영역상에 형성되어 게이트 전압이 직접 인가되는 게이트 전극 제 3 영역을 포함하여 구성된다.
게이트 인버젼
Description
도 1은 종래 기술의 반도체 소자의 구조 단면도
도 2는 본 발명에 따른 반도체 소자의 구조 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 필드 산화막
23. 28.31. 공핍 영역 24. 소오스 영역
25. 게이트 산화막 26. 게이트 전극 제 1 영역
27. 인버젼 영역 29. 게이트 전극 제 2 영역
30. 게이트 전극 제 3 영역
본 발명은 반도체 소자에 관한 것으로, 소자의 on 상태를 폴리 인버젼 모드에서 동작시킬 수 있도록 하여 게이트 공핍에 의한 게이트 전압의 감쇄를 억제한 폴리 게이트 인버젼 트랜지스터에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 트랜지스터에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 소자의 구조 단면도이다.
도 1은 폴리 게이트 공핍(poly gate depletion)에 의한 유효 게이트 전압의 감소를 설명하기 위한 n 폴리 게이트 구조의 트랜지스터를 나타낸 것이다.
반도체 기판(1)상에 게이트 산화막(4)이 형성되고 게이트 산화막(4)상에 게이트 전극(6)이 형성된다.
그리고 상기 게이트 전극(6)의 양측에 소오스 및 드레인이 구성된다.
도 1에서는 소오스(3) 영역쪽만을 도시한 것이고 (2)(5)번 영역은 게이트에 전압을 인가하는 경우 디플리션되는 영역이다.
상기 게이트 전극(6)에 (+) 전압이 인가되는 nMOS 트랜지스터는 폴리 디플리션에 의한 게이트 전압의 손해가 크게 나타날 수 있다.
게이트 산화막(4)의 두께가 5nm 이고, 게이트 전극(6)을 구성하는 n-poly의 농도가 1×1020/cm3이면 게이트 인가 전압 2.5V에서 폴리 디플리션(도 1의 (5)영역)에 의해 일어나는 포텐셜(potential) 감쇄가 0.08V가 된다.
만약, 게이트 산화막(4)의 두께가 4nm이면, 게이트 전극(6)에 2.0V가 인가되는 경우 폴리 디플리션에 의해 0.08V가 감쇄된다.
전류의 크기는 게이트 오버드라이브(=VGeff -VT)에 의해 결정되므로 이와 같은 포텐셜의 감쇄는 약 5%의 전류 감쇄에 해당된다.
이와 같은 종래 기술의 트랜지스터는 다음과 같은 문제가 있다.
최근의 초미세 소자에서는 게이트 산화막의 유효 두께(Equivalent tox)를 실제 산화막 두께(Physical tox)보다 크게 하기 때문에 게이트 폴리 디플리션 현상이 일어난다.
종래 기술의 트랜지스터는 이와 같은 폴리 디플리션에 의한 게이트 전압의 감쇄를 막지 못한다.
이는 전류 구동 능력(Current Drivability)시켜 소자의 동작 특성을 열화시킨다.
본 발명은 이와 같은 종래 기술의 트랜지스터의 문제를 해결하기 위한 것으로, 소자의 on 상태를 폴리 인버젼 모드에서 동작시킬 수 있도록 하여 게이트 공핍에 의한 게이트 전압의 감쇄를 억제한 폴리 게이트 인버젼 트랜지스터를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 폴리 게이트 인버젼 트랜지스터는 p형 반도체 기판;상기 소자분리막을 포함한 p형 반도체 기판상에 형성되는 게이트 산화막;상기 게이트 산화막상에 저농도 n형 불순물이 도핑되어 형성되고 게이트 전압인가시에 하부 및 일측에 공핍층이 생기고 하부의 공핍층과 게이트 산화막 사이에 인버젼 영역이 생기는 게이트 전극 제 2 영역;상기 게이트 전극 제 2 영역과 접하여 게이트 산화막상에 고농도 p형 이온이 주입되어 형성되고 게이트 전압이 인가될때 인버젼되는 영역과 게이트 전압 인가 부분을 연결시켜주는 게이트 전극 제 1 영역;상기 게이트 전극 제 1,2 영역상에 형성되어 게이트 전압이 직접 인가되는 게이트 전극 제 3 영역을 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 폴리 게이트 인버젼 트랜지스터에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 소자의 구조 단면도이다.
본 발명에 따른 폴리 게이트 인버젼 트랜지스터는 폴리 디플리션이 과도하여 발생하는 폴리 인버젼 상태를 이용하여 의도적으로 폴리 인버젼 모드로 소자를 동작시키는 것이다.
그 구성은 p형의 반도체 기판(21)의 소자 격리 영역에 형성되는 필드 산화막(22)과, 필드 산화막(22)을 포함한 반도체 기판(21)에 형성되는 게이트 산화막(25)과, 상기 게이트 산화막(25)상에 형성되는 게이트 전극 제 1 영역(26) 및 게이트 전극 제 2 영역(29)과, 상기 게이트 전극 제 1,2 영역(26)(29)상에 형성되는 게이트 전극 제 3 영역(30)과, 상기 게이트 전극 제 1,2,3 영역(26)(29)(30)으로 이루어진 게이트 전극의 양측 반도체 기판(21)의 표면내에 구성되는 소오스/드레인 영역으로 구성된다.
도 2에서는 소오스 영역(24)만 도시하였다.
상기 게이트 전극 제 1 영역(26)은 전체 게이트 전극에서 p+ 이온이 도핑된 영역으로 게이트 전압이 인가될때 인버젼되는 영역과 게이트 전압 인가 부분을 연결시켜주는 역할을 한다.
그리고 게이트 전극 제 2 영역(29)은 상기 게이트 전극 제 1 영역(26)과 양 분되어 게이트 전극을 구성하는 부분으로 1×1018/cm3정도의 낮은 불순물 농도를 갖는 n-poly로 이루어진 부분이다.
그리고 게이트 전극 제 3 영역(31)은 상기 게이트 전극 제 1,2 영역(26)(29)상에 구성되어 직접 게이트 전압이 인가되는 부분으로 텅스텐으로 구성된다.
상기 n-poly 부분은 게이트 전압 인가시에 p-poly로 이루어진 게이트 전극 제 1 영역(26)과의 계면및 n-poly 부분의 하부에 공핍 영역(28)(31)이 생긴다.
그리고 n-poly 부분의 하부에 생기는 공핍 영역(28)과 게이트 산화막(25)과의 계면에는 인버젼 영역(27)이 발생한다.
상기 인버젼 영역(27)은 게이트 전극 제 1 영역(26)에 의해 텅스텐으로 이루어진 게이트 전극 제 3 영역(30)과 연결된다.
그리고 상기 게이트 전극 제 1 영역(26)은 필드 산화막(22)상에 위치된다.
그리고 게이트 전압 인가시에 소오스 영역(24) 하측의 반도체 기판(21)내에는 공핍 영역(23)이 생긴다.
이와 같은 구성을 갖는 폴리 게이트 인버젼 트랜지스터는 다음과 같은 공정으로 형성된다.
먼저, 반도체 기판(21)의 소자 격리 영역에 필드 산화막(22)을 형성하고, 상기 필드 산화막(22)에 의해 정의된 활성 영역에 게이트 산화막(25)을 형성한다.
그리고 게이트 폴리층으로 1×1018/cm3의 낮은 농도로 불순물이 도핑된 n-poly를 증착한다.
이어, 액티브 마스크의 역상으로 포토리소그래피 공정을 진행하여 상기 게이트 폴리층의 일부 영역(액티브 마스크의 역상이므로 필드 산화막(22)상에만)에 고농도의 p형 불순물을 주입한다.
그리고 상기 게이트 폴리층상에 텅스텐층을 증착하고 게이트 패터닝 공정을 진행하여 게이트 전극 제 1,2,3 영역(26)(29)(30)으로 이루어진 게이트 전극을 형성한다.
그리고 게이트 전극 양측의 반도체 기판(21) 표면내에 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.
이와 같은 공정으로 n MOS 트랜지스터를 형성하는 경우 p MOS 트랜지스터의 게이트 전극에도 낮은 도핑농도를 갖는 n poly로 구성되지만, n MOS 트랜지스터에서 일어나는 디플리션 문제는 p MOS 트랜지스터에서는 일어나지 않는다.
본 발명에 따른 폴리 게이트 인버젼 트랜지스터는 게이트 전압인가시에 발생하는 디플리션을 이용하여 최초 인가 전압이 감쇄없이 그대로 채널 영역으로 인가되도록한 것이다.
이는 게이트 전압이 직접 인가되는 게이트 전극 제 3 영역(30)과 디플리션을 이용한 인버젼 영역(27)이 p-poly로 이루어진 게이트 전극 제 1 영역(26)에 의해 연결되기 때문이다.
즉, 본 발명에 따른 폴리 게이트 인버젼 트랜지스터는 폴리 디플리션을 의도적으로 과도하게 일으켜 게이트 폴리 계면에 인버젼층이 형성되도록 하고, 이 인버젼층에 온전한 게이트 전압이 걸릴 수 있도록한 것이다.
폴리 디플리션을 의도적으로 과도하게 일으키기 위하여 게이트 도핑 농도를 낮게 한다.
이와 같은 본 발명에 따른 폴리 게이트 인버젼 트랜지스터는 다음과 같은 효과가 있다.
폴리 디플리션에 의한 게이트 전압의 감쇄를 막을 수 있으므로 최초 게이트 전압이 그대로 게이트 산화막에 인가된다.
이는 전류 구동 능력을 향상시켜 소자의 동작 신뢰성을 높이는 효과가 있다.
Claims (4)
- 필드 산화막에 의해 정의된 활성영역을 갖는 p형 반도체 기판;상기 필드 산화막을 포함한 반도체 기판상에 형성되는 게이트 산화막;상기 게이트 산화막상에 저농도 n형 불순물이 도핑되어 형성되어 게이트 전압 인가시에 하부 및 일측에 공핍층이 생기고 상기 하부의 공핍층과 상기 게이트 산화막 사이에 인버젼 영역이 생기는 게이트 전극 제 2 영역;상기 게이트 전극 제 2 영역과 접하며 상기 게이트 산화막상에 고농도형 불순물이 도핑되어 형성되어 게이트 전압이 인가될 때 인버젼되는 영역과 게이트 전압이 인가되는 부분을 연결시켜주는 게이트 전극 제 1 영역;상기 게이트 전극 제 1, 2 영역상에 형성되어 게이트 전압이 직접 인가되는 게이트 전극 제 3 영역을 포함하여 구성되는 것을 특징으로 하는 폴리 게이트 인버젼 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극 제 3 영역에 게이트 전압이 인가되면 상기 게이트 전극 제 1 영역과 상기 인버젼 영역이 연결되어 게이트 전압의 감쇄없이 최초 인가되는 게이트 전압이 상기 게이트 산화막으로 인가되는 것을 특징으로 하는 폴리 게이트 인버젼 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극 제 2 영역은 상기 게이트 전극 제 1 영역과 양분되어 게이트 전극을 구성하는 부분으로 1×1018/cm3정도의 불순물 농도를 갖는 n-poly로 이루어진 것을 특징으로 하는 폴리 게이트 인버젼 트랜지스터.
- 제 1 항에 있어서, 상기 게이트 전극 제 1 영역은 상기 필드 산화막상에 위치되는 것을 특징으로 하는 폴리 게이트 인버젼 트랜지스터.
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